KR100784094B1 - 반도체 소자의 절연막 형성 방법 - Google Patents

반도체 소자의 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 절연막 형성 방법에 관한 것으로, 특히 트렌치가 형성된 반도체 기판이 제공되는 단계, 상기 트렌치의 일부가 채워지도록 제1 절연막을 형성하되 증착과 식각 공정을 함께 진행하여 상기 제1 절연막의 측벽이 경사지도록 상기 제1 절연막을 형성하는 단계, 및 상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함함으로써, HARP(High Aspect Ratio Process) 공정을 이용한 제1 절연막을 증착하는 동안 바이어스를 인가하면서 아르곤 이온(Ar+) 또는 헬륨 이온(He+)을 이용한 스퍼터링 식각(Sputtering Etch)을 함께 진행하여 증착이 이루어지는 제1 절연막의 측벽 경사각을 조절하여 심(seam) 발생을 억제하고, 스퍼터링 식각에 의해 식각된 제1 절연막의 일부가 트렌치 저면으로 재증착되면서 트렌치 저면에서의 증착 속도가 증가되어 심(seam) 발생 확률을 보다 더 낮추어 트렌치 매립 특성을 향상시킬 수 있다.
HARP(High Aspect Ratio Process), O3-TEOS, 스퍼터링 식각, 심(seam)

Description

반도체 소자의 절연막 형성 방법{Method of forming a dielectric layer in semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 도전막 106 : 버퍼 산화막
108 : 질화막 110 : 하드 마스크
112 : 소자 분리 마스크 114 : 트렌치
116, 116a : 제1 절연막 118 : 제2 절연막
본 발명은 반도체 소자의 절연막 형성 방법에 관한 것으로, 특히 심(seam)이 발생되는 것을 억제하여 트렌치 매립 특성을 향상시킬 수 있는 반도체 소자의 절연 막 형성 방법에 관한 것이다.
반도체 소자를 이루기 위해서는 기판 내에 트랜지스터, 비트라인 또는 금속배선 등의 복수의 단위소자가 집적되어야 하며, 이들은 특정 동작을 위한 회로 구성을 위해 전기적으로 접속되는 것 이외에는 서로 절연되어야 한다. 이렇듯 단위소자간의 절연을 위해서 절연막이 사용되고 있으며, 그 대표적인 예가 주로 산화막 계열의 물질막을 이용하는 층간절연막이다.
절연막으로는 BPSG(Boron Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 USG(Undoped Silicate Glass)막 등을 단독 또는 조합하여 시용하였다.
한편, 반도체 소자의 고집적화가 진행됨에 따라 각 패턴과 패턴 사이의 간격은 줄어드는 반면 그 수직 높이는 증가하게 되고, 이에 따라 종횡비(Aspect ratio)는 증가하게 된다. 종횡비의 증가는 절연막 증착시 좁은 틈새를 매립하는데 있어서, 갭-필(gap-fill) 불량을 초래할 수 있다.
최근에는 갭-필 특성이 우수한 절연막으로 HDP(High Density Plasma) 산화막이 사용되고 있다. 그러나, HDP 산화막은 그 명칭에 나타난 바와 같이 고밀도의 플라즈마를 사용하므로, HDP 산화막 증착시 고밀도의 플라즈마에 의해 하부의 패턴(예컨대, 게이이트전극 패턴)에 대한 플라즈마 어택(attack)이 발생하게 된다.
따라서, 플라즈마에 의한 절연막 증착시 발생하는 문제점을 극복하기 위해 HARP(High Aspect Ratio Process) 기술이 도입되었다. HARP 공정은 AMAT 사의 갭 필 공정으로서, O3-TEOS막을 증착하는 공정인데, 종래의 O3 -TEOS와는 달리 오존의 량을 극소량으로하여 형성되는 막으로서 표면 의존성 없이 단일한 막을 가지는 양호한 막을 형성할 수 있으나, 마주보는 측벽에서 증착되는 O3-TEOS막이 서로 맞닿아 심(seam)이 형성된다. 이로 인해 후속 공정으로 습식 식각 공정을 진행하는 경우 비정상적인 식각형상이 나타나는 문제가 발생한다.
본 발명은 트렌치의 마주보는 측벽에 형성되는 절연막이 맞닿는 것을 방지하여 심(seam) 발생을 억제함으로써, 트렌치 매립 특성을 향상시킬 수 있는 반도체 소자의 절연막 형성 방법에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 절연막 형성 방법은, 트렌치가 형성된 반도체 기판이 제공되는 단계, 상기 트렌치의 일부가 채워지도록 제1 절연막을 형성하되 증착과 식각 공정을 함께 진행하여 상기 제1 절연막의 측벽이 경사지도록 상기 제1 절연막을 형성하는 단계, 및 상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한 다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위해 순차적으로 도시한 공정단면도이다.
도 1a를 참조하면, 활성 영역에 게이트 절연막(102), 플로팅 게이트용 전자 저장막(104) 및 소자 분리 마스크(112)가 형성된 반도체 기판(100)이 제공된다. 소자 분리 마스크(112)는 버퍼 산화막(106), 질화막(108) 및 하드 마스크(110)의 적층 구조로 형성될 수 있다. 하드 마스크(110)는 질화물, 산화물, SiON 또는 아모퍼스 카본으로 형성될 수 있다. 한편, 전자 저장막(104)은 폴리실리콘막, 금속막, 폴리실리콘막과 금속막의 적층막으로 형성될 수 있으며, 바람직하게 폴리실리콘막으로 형성된다.
도 1b를 참조하면, 소자 분리 영역의 소자 분리 마스크(112), 전자 저장막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부가 식각되어 트렌치(114)가 형성된다. 보다 구체적으로 설명하면 다음과 같다. 소자 분리 마스크(112) 상에 포토레지스트(미도시)를 도포하고 노광 및 현상 공정을 실시하여 소자 분리 영역의 소자 분리 마스크(112)를 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정으로 소자 분리 마스크(112)의 소자 분리 영역을 식각한다. 이후, 포토레지스트 패턴을 제거한다. 계속해서, 소자 분리 마스크(112)를 이용한 식각 공정으로 전자 저장막(104) 및 게이트 절연막(102)을 식각한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 질화막(108), 버퍼 산화막(106), 전자 저장막(104) 및 게이트 절연막(102)을 식각하는 과정에서 하드 마스크(110)도 소정의 두께만큼 식각된다. 이어서, 노출된 소자 분리 영역의 반도체 기판(100)이 식각 공정으로 식각되어 트렌치(114)가 형성된다.
도 1c 및 도 1d를 참조하면, 트렌치(114)를 형성하기 위한 식각 공정에 의해 트렌치(114)의 측벽 및 저면에 발생된 식각 손상을 치유하기 위하여 측벽 산화(Wall Oxidation) 공정이 더 실시될 수 있다. 이로써, 산화 공정을 통해 트렌치(114)의 측벽 및 저면이 산화되어 식각 손상층이 측벽 산화막(미도시)으로 형성된다. 이렇게 형성된 측벽 산화막은 후속한 공정에서 스퍼터링에 의해 소자 특성이 저하되는 것을 방지한다.
이어서, 트렌치(114)의 일부가 채워지도록 트렌치(114)를 포함하는 전체 구조 상부의 표면을 따라 절연 물질을 증착하여 제1 절연막(116)을 형성한다.
구체적으로, 제1 절연막(116)은 갭 필(gap-fill) 특성이 우수한 HARP(High Aspect Ratio Process) 절연막으로 형성하며, 바람직하게는 O3-TEOS로 이루어진 HARP 절연막으로 형성한다. 이때, 제1 절연막(116)이 증착되면서 트렌치(114)의 마주보는 측벽에 증착되는 제1 절연막(116)이 맞닿아 심(seam)이 발생되는 것을 방지하기 위하여, 아르곤 이온(Ar+) 또는 헬륨 이온(He+)을 이용한 스퍼터링 식각(sputtering etch)이 함께 진행되도록 바이어스(Bias)를 인가하면서 제1 절연 막(116)을 형성한다. 이렇게, 제1 절연막(116)의 증착과 스퍼터링 식각을 함께 진행함에 따라 제1 절연막(116)의 측벽(특히, 상부 측벽)에서 제1 절연막(116)이 일부 식각되면서 경사지게 증착된다.
일반적으로 HARP 절연막 증착 시 측벽 경사각을 85도 이하로 유지할 경우 심(seam)이 발생되지 않으므로, 제1 절연막(116)의 측벽 경사각이 79도 내지 85도가 되도록 바이어스 파워를 조절하여 스퍼터링 식각을 함께 진행한다. 이때 바이어스 파워는 100W 내지 1000W을 인가하는 것이 바람직하다.
본 발명에 따른 HARP 절연막은 O3-TEOS 형성 공정을 적용하지만, 통상적인 O3-TEOS 형성 공정과는 다르다. 즉, 통상적인 O3-TEOS 형성 공정은 High O3-TEOS 또는 Low O3-TEOS를 사용하거나 이들을 조합하여 사용하였고, High O3-TEOS는 O3의 양이 많을 경우 높은 표면 감도(High surface sensitivity)로 인하여 막질이 떨어지는 경향이 있으며, HARP는 O3-TEOS의 양을 아주 적게하여 핵형성층(Nucleation layer)을 형성시키기 때문에 표면 감도가 없는 동질의(Homogeneous) 핵형성층을 형성시킬 수 있으며, 이후 증착율(Deposition rate)을 높여 갭-필을 하면 생산성(Throughput)을 향상시킬 수 있다.
한편, 스퍼터링 식각으로 인해 제1 절연막(116)이 식각되면서 일부가 트렌치(114) 저면에 재증착되어 제1 절연막(116a)을 형성한다. 반면, 트렌치(114) 저면에 재증착되지 않은 제1 절연막(116)의 일부는 펌핑 아웃(pumping out)되어 외부로 배출된다.
스퍼터링 식각 시 바이어스 파워를 인가하게 되면 반도체 기판(100)의 온도가 일부 상승할 수 있으므로, 반도체 기판(100)을 클램핑(clamping)하여 냉각시키면서 일정한 온도를 유지하도록 한다.
이렇게, 스퍼터링 식각을 함께 진행하여 제1 절연막(116)의 측벽 경사각을 79도 내지 85도를 유지함으로써, 트렌치(114)의 마주보는 측벽에서 제1 절연막(116)이 하부부터 맞닿아 심(seam) 발생을 감소시킬 수 있다. 또한, 식각 제1 절연막(116)이 트렌치(114)의 저면으로 재증착되면서 트렌치(114) 저면에서의 증착 속도가 증가되어 심의 발생 확률을 보다 더 낮추어 트렌치(114) 매립 특성을 향상시킬 수 있다.
아울러, 제1 절연막(116)의 상부는 양의 기울기(positive slope)를 갖게 되어 후속한 공정에서 절연막을 적층하여 트렌치(114)를 매립하기에 유리한 프로파일로 형성된다.
도 1e를 참조하면, 트렌치(114)가 완전히 채워지도록 제1 절연막(116) 및 재증착된 절연막(116a) 상에 절연 물질을 증착하여 제2 절연막(118)을 형성한다. 제2 절연막(118)은 PE-산화막(Plasma Enhanced-Oxide), SOG(Spin On Glass)막, HDP(High Density Plasma) 산화막 및 O3-TEOS막 중 선택되는 어느 하나로 형성할 수 있다. 이때, 제1 절연막(116)이 79도 내지 85도의 측벽 경사각을 갖음으로써 적층물의 측벽에 잔류된 제1 절연막(116)의 프로파일 개선을 통해 종횡비가 증가되어 제2 절연막(118) 증착 시 갭 필 특성이 더욱 향상될 수 있다.
도시하지는 않았으나, 이후 제2 절연막(118)을 소자 분리 마스크(112)의 질화막(108)이 노출되는 시점까지 평탄화하여 소자 분리 영역에 소자 분리막(미도시)을 형성하고, 소자 분리막을 리세스(recess)시켜 유효 산화막 높이(Effective Field oxide Height; EFH)를 제어한다.
본 발명에서는 설명의 편의를 위하여 반도체 소자의 소자 분리막 형성 방법에 한정하여 설명하였으나, 스퍼터링을 동반하는 O3-TEOS막 형성 방법은 전도성 라인 사이를 갭 필 하기 위한 절연막 형성 방법에 적용할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이 본 발명은 다음과 같은 효과가 있다.
첫째, O3-TEOS로 이루어지는 HARP 절연막을 증착하는 동안 바이어스를 인가하면서 아르곤 이온(Ar+) 또는 헬륨 이온(He+)을 이용한 스퍼터링 식각을 함께 진행하여 증착이 이루어지는 HARP 절연막의 측벽 경사각을 조절함으로써, 트렌치의 마주보는 측벽에 형성되는 HARP 절연막이 맞닿아 발생되는 심(seam) 발생을 억제할 수 있다.
둘째, 스퍼터링 식각에 의해 식각된 HARP 절연막의 일부가 트렌치 저면으로 재증착되면서 트렌치 저면에서의 증착 속도가 증가되어 심(seam)의 발생 확률을 보다 더 낮출 수 있다.
셋째, HARP 절연막이 측벽 경사각을 갖음으로써 종횡비가 증가되어 이후에 트렌치 내에 형성될 절연막의 갭 필 특성을 향상시킬 수 있다.

Claims (10)

  1. 트렌치가 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치의 일부가 채워지도록 제1 절연막을 형성하되 증착과 식각 공정을 함께 진행하여 상기 제1 절연막의 측벽이 경사지도록 상기 제1 절연막을 형성하는 단계; 및
    상기 트렌치가 채워지도록 상기 제1 절연막 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 절연막 형성 방법.
  2. 제 1 항에 있어서, 상기 식각 공정을 실시하는 단계에서,
    상기 제1 절연막에서 식각된 제1 절연막의 일부가 상기 트렌치에 재증착되는 반도체 소자의 절연막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 HARP(High Aspect Ratio Process) 절연막으로 형성하는 반도체 소자의 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 절연막은 O3-TEOS로 이루어지는 HARP 절연막으로 형성하는 반도체 소자의 절연막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 절연막의 측벽은 79도 내지 85도로 경사지는 반도체 소자의 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 식각 공정은 스퍼터링 식각 방식으로 진행되는 반도체 소자의 절연막 형성 방법.
  7. 제 6 항에 있어서,
    상기 스퍼터링 식각이 진행되도록 상기 제1 절연막 형성 시 100W 내지 1000W의 바이어스 파워를 인가하는 반도체 소자의 절연막 형성 방법.
  8. 제 6 항에 있어서,
    상기 스퍼터링 식각은 아르곤 이온(Ar+) 또는 헬륨 이온(He+)을 이용하는 반도체 소자의 절연막 형성 방법.
  9. 제 1 항에 있어서,
    상기 제2 절연막은 PE-산화막, SOG막, HDP 산화막 및 O3-TEOS막 중 어느 하나로 형성하는 반도체 소자의 절연막 형성 방법.
  10. 제 1 항에 있어서, 상기 제1 절연막 형성 전,
    상기 트렌치의 측벽 산화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 절연막 형성 방법.
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한국공개특허번호 10-2001-0025924

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