JP3780362B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、ボイド（Ｖｏｉｄ）形成による自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、ＳＡＣと記す）工程のマージン改善方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増大することに伴って、フォトレジストを利用したパターン形成工程自体のマージンと重ね合せ精度（Ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）を安定的に確保することが困難となった。これによりＳＡＣ工程が導入された（例えば、特許文献１参照。）。
【０００３】
ＳＡＣ工程は、パターニングすることにおいて別途のマスクを使用せず既に蒸着された物質を利用してエッチングする方式であり、コストダウンに大きな役割を果たすものであって、ＳＡＣ工程自体は、種々の方法を使用しているが、代表的な方法には、窒化膜をエッチング防止膜に使用する。
【０００４】
図１は、窒化膜をエッチング防止膜に使用するＳＡＣ形成工程を示す断面図であって、基板１０上に複数のゲート電極１１を形成し、ゲート電極１１の側壁にスペーサ１３を形成し、ゲート電極１１上部にＳＡＣ工程時、ゲート電極の損失を防止するための窒化膜系のエッチング防止膜、すなわち、ハードマスク１２を形成し、層間絶縁膜１４を蒸着した後、ストレージノード、またはビットラインなどのコンタクトプラグ形成のため、層間絶縁膜１４をＳＡＣ工程にしたがってエッチングした場合、「Ａ」部のようなハードマスク１２とゲート電極１１の損失が生じることを示している。
【０００５】
このようなＳＡＣ工程を行う時、基板１０下部の不純物接合領域まで露出されるように層間絶縁膜１４をエッチングするため、ハードマスク１２とゲート電極１１の損失を避けることは困難である。言い換えれば、エッチング工程時、下部層が完全に露出されるように、オーバーエッチングを行うべきであるが、この時、ゲート電極１１などの導電層の上部は、オープンされた状態になり継続的にエッチングのアタック（Ａｔｔａｃｋ）を受けることになって損失を受け、後続のプラグなどの導電性物質により露出された下部層との短絡を誘発して素子の電気的特性の劣化及び収率を低下させる要因となる。したがって、上述した問題点を根本的に改善するためには、高選択比が得られるエッチング条件が開発されなければならないが、現実的な困難さがあった。
【０００６】
【特許文献１】
特開２０００−４９１１２号公報（頁４−５、図４−図１０）
【０００７】
【発明が解決しようとする課題】
そこで、本発明は上記従来の自己整列コンタクト工程における問題点に鑑みてなされたものであって、本発明の目的は、自己整列コンタクト形成時比較的簡単な工程によりゲート電極及びハードマスクの損失を最小化するのに好適な半導体素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、複数の導電パターンが形成された半導体基板を用意するステップと、前記基板の導電パターンの表面プロファイルに沿って第１絶縁膜を形成するステップと、前記第１絶縁膜上に第２絶縁膜を形成すると同時に、隣接する前記導電パターン間にボイドを形成するステップと、前記第２絶縁膜上に第３絶縁膜を形成するステップと、前記第１、第２絶縁膜及び前記ボイドを覆う前記第３絶縁膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させるコンタクトホールを形成するステップとを含むことを特徴とする。
【０００９】
本発明は、ＳＡＣエッチング時、ハードマスク及び導電膜パターンの損失を防止するため、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を隣接する導電膜パターン間に蒸着しつつＴＥＯＳ膜内部にボイド（Ｖｏｉｄ）が誘発されるように形成することによって、以後の導電膜パターン間のＴＥＯＳ膜をエッチングしてコンタクトホールを形成するエッチング過程において、工程マージンを向上させて、導電膜パターン及びハードマスクの損失を防止できるようにすることにその特徴がある。
【００１０】
【発明の実施の形態】
次に、本発明に係る半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図２乃至図５は、本発明の一実施例に係る半導体素子の自己整列コンタクト形成工程を説明するための断面図である。
【００１１】
まず、図２に示すように、半導体素子をなすための種々の要素が形成された基板２０上に隣接する複数の導電パターンの例としてゲート電極２１を形成し、ゲート電極２１上にハードマスク２２を形成する。
【００１２】
ゲート電極２１は、導電パターンの一例であって、ゲート電極２１に置き換えてビットラインなどを形成することもできる。ゲート電極２１と基板２０との間には、酸化膜系のゲート絶縁膜（図示せず）を形成する。ゲート電極２１とハードマスク２２は、ポリシリコン、タングステン、またはタングステンシリサイドなどを単一層、または多重層のゲート電極用導電膜を形成し、ゲート電極用導電膜上にハードマスク用絶縁膜を形成した後、フォトエッチング工程を実施してゲート電極２１及びハードマスク２２を形成する。本発明の実施例においてハードマスク２２は、シリコン窒化膜またはシリコン酸窒化膜などを２０００〜８０００Åの厚さに蒸着して形成する。ハードマスク２２の形成は省略することもできる。
【００１３】
次いで、ゲート電極の側壁を保護するため、第１絶縁膜２３を形成する。第１絶縁膜２３は、シリコン窒化膜、またはシリコン酸窒化膜を利用して１００〜１０００Åの厚さに形成する。
次いで、第１絶縁膜２３の形成が完了した基板上、全面に第２絶縁膜２４を形成しつつ隣接するゲート電極２１間にボイド２５を形成する。
【００１４】
本発明の実施例では、第２絶縁膜２４をプラズマ化学気相蒸着によるＴＥＯＳ（以下、ＰＥ−ＴＥＯＳと記す）、または低圧化学気相蒸着によるＴＥＯＳ（以下、ＬＰ−ＴＥＯＳと記す）を利用して２０００〜８０００Å程度の厚さにＴＥＯＳ膜を蒸着して形成する。この時、１〜１０Ｔｏｒｒの圧力と、４００〜６００℃の温度下で１００〜５００ｓｃｃｍ流量のＳｉＨ４と、５００〜１０００ｓｃｃｍのＮ２Ｏを含む反応ソースを利用し、０．５〜２．０ｋＷのＲＦパワーを使用することによって、ボイド２５の発生を誘発する形成が容易となる。
【００１５】
上述したボイド２５は、後続ＳＡＣ工程時、エッチングターゲットを減少させて工程マージンを高める役割を果たし、上述したＴＥＯＳ以外にＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を使用して第２絶縁膜２４を形成することもできる。
【００１６】
次に、図３に示すように、第２絶縁膜２４上にＢＰＳＧ、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ ＳＩｌｉｃａｔｅＧｌａｓｓ）、またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜などを利用して第３絶縁膜２６を形成した後、第３絶縁膜２６上にコンタクト形成のためのフォトレジストパターン２７を形成し、フォトレジストパターン２７をエッチングマスクにした選択的エッチング工程を行って第３絶縁膜２６と第２絶縁膜２４をエッチングして第１絶縁膜２３を露出させる。この時、通常のＳＡＣ工程時に使用するフッ素系プラズマ、例えば、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、またはＣ５Ｆ１０を主エッチングガスとし、ここにＳＡＣ工程時にポリマーを発生させるためのガス、すなわち、ＣＨ２Ｆ２、Ｃ３ＨＦ５、またはＣＨＦ３などを添加し、キャリアガスに、Ｈｅ、Ｎｅ、Ａｒ、またはＸｅなどの非活性ガスを使用する。
【００１７】
次に、図４に示すように、基板２０表面が露出するように、そしてゲート電極の側壁に第１絶縁膜２３によるスペーサ２３Ａを形成するようにしながら第１絶縁膜２３を除去してコンタクトホール２８を形成する。
【００１８】
ここで、第１絶縁膜２３は、フォトレジストパターン２７を残したまま除去しても良いし、フォトレジストパターン２７を除去した後、ゲート電極パターンの上部にＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のような低ギャップ充填特性を持つ物質を蒸着、キャッピング（Ｃａｐｐｉｎｇ）した後、除去することもでき、ＵＳＧはエッチングマスクとして用いられる。
【００１９】
さらに又、コンタクトホール２８の底面のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｔｉｏｎ）は、エッチング特性の傾斜により減少するので、フッ酸系溶液を使用してコンタクトホール２８の底面のＣＤを十分確保した後、プラズマエッチングを行って除去することもできる。
【００２０】
隣接するゲート電極２１間にボイド２５が存在することによりコンタクトホール２８形成のためのエッチング過程でエッチング時間、及びガスフロー量を減少させることができるのみでなく、全体的な工程マージンが増加することになり、これによってゲート電極２１及びハードマスク２２の損失を防止できる。
【００２１】
次に、図５に示すように、コンタクトホール２８が埋め込まれるように、ポリシリコンなどのプラグ２９物質を蒸着した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平坦化工程を実施する。この時、ハードマスクが露出されるまで研磨を実施する。続いて、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｌｉｚａｔｉｏｎ Ｌａｙｅｒ）膜３０を形成する。
図５の場合、研磨過程でボイド２５上の第２絶縁膜２４（ＴＥＯＳ）が完全に除去された場合を示している。ＡＰＬ膜３０を形成してボイドが存在したゲート電極２１間の空間を埋め込む。
【００２２】
図６は、研磨後にもボイド２５上に第２絶縁膜２４（ＴＥＯＳ）が残留した場合に、ＡＰＬ膜３０を形成した状態を示している。
【００２３】
上述したように本発明では、埋め込み特性が不良なＴＥＯＳ膜を利用してＳＡＣが形成されるゲート電極間にボイドを形成することによって、ＳＡＣ形成のためのエッチング工程における工程マージンを高め、ゲート電極及びハードマスクの損失を最小化できる。
また、上述した実施例におけるコンタクトホール形成用マスクは、ホール型（Ｈｏｌｅ−ｔｙｐｅ）またはライン型（Ｌｉｎｅ−ｔｙｐｅ）等多様に適用可能である。
【００２４】
なお、この発明は上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２５】
【発明の効果】
上述したようになされた本発明によれば、コンタクト形成の時ゲート電極などのような導電膜パターン及びハードマスクの損失を防止でき、半導体素子の収率を顕著に向上させることのできる優れた効果がある。
【図面の簡単な説明】
【図１】従来の窒化膜をエッチング防止膜に使用するＳＡＣ形成工程を示す断面図である。
【図２】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図３】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図４】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図５】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図６】図５での平坦化工程でボイド上に第２絶縁膜が残留した場合を示す断面図である。
【符号の説明】
２０ 基板
２１ ゲート電極
２２ ハードマスク
２３ 第１絶縁膜
２３Ａ スペーサ
２４ 第２絶縁膜
２５ ボイド
２６ 第３絶縁膜
２７ フォトレジストパターン
２８ コンタクトホール
２９ プラグ
３０ ＡＰＬ膜
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、ボイド（Ｖｏｉｄ）形成による自己整列コンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ；以下、ＳＡＣと記す）工程のマージン改善方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が増大することに伴って、フォトレジストを利用したパターン形成工程自体のマージンと重ね合せ精度（Ｏｖｅｒｌａｙ ａｃｃｕｒａｃｙ）を安定的に確保することが困難となった。これによりＳＡＣ工程が導入された（例えば、特許文献１参照。）。
【０００３】
ＳＡＣ工程は、パターニングすることにおいて別途のマスクを使用せず既に蒸着された物質を利用してエッチングする方式であり、コストダウンに大きな役割を果たすものであって、ＳＡＣ工程自体は、種々の方法を使用しているが、代表的な方法には、窒化膜をエッチング防止膜に使用する。
【０００４】
図１は、窒化膜をエッチング防止膜に使用するＳＡＣ形成工程を示す断面図であって、基板１０上に複数のゲート電極１１を形成し、ゲート電極１１の側壁にスペーサ１３を形成し、ゲート電極１１上部にＳＡＣ工程時、ゲート電極の損失を防止するための窒化膜系のエッチング防止膜、すなわち、ハードマスク１２を形成し、層間絶縁膜１４を蒸着した後、ストレージノード、またはビットラインなどのコンタクトプラグ形成のため、層間絶縁膜１４をＳＡＣ工程にしたがってエッチングした場合、「Ａ」部のようなハードマスク１２とゲート電極１１の損失が生じることを示している。
【０００５】
このようなＳＡＣ工程を行う時、基板１０下部の不純物接合領域まで露出されるように層間絶縁膜１４をエッチングするため、ハードマスク１２とゲート電極１１の損失を避けることは困難である。言い換えれば、エッチング工程時、下部層が完全に露出されるように、オーバーエッチングを行うべきであるが、この時、ゲート電極１１などの導電層の上部は、オープンされた状態になり継続的にエッチングのアタック（Ａｔｔａｃｋ）を受けることになって損失を受け、後続のプラグなどの導電性物質により露出された下部層との短絡を誘発して素子の電気的特性の劣化及び収率を低下させる要因となる。したがって、上述した問題点を根本的に改善するためには、高選択比が得られるエッチング条件が開発されなければならないが、現実的な困難さがあった。
【０００６】
【特許文献１】
特開２０００−４９１１２号公報（頁４−５、図４−図１０）
【０００７】
【発明が解決しようとする課題】
そこで、本発明は上記従来の自己整列コンタクト工程における問題点に鑑みてなされたものであって、本発明の目的は、自己整列コンタクト形成時比較的簡単な工程によりゲート電極及びハードマスクの損失を最小化するのに好適な半導体素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、複数の導電パターンが形成された半導体基板を用意するステップと、前記基板の導電パターンの表面プロファイルに沿って第１絶縁膜を形成するステップと、前記第１絶縁膜上に第２絶縁膜を形成すると同時に、隣接する前記導電パターン間にボイドを形成するステップと、前記第２絶縁膜上に第３絶縁膜を形成するステップと、前記第１、第２絶縁膜及び前記ボイドを覆う前記第３絶縁膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させるコンタクトホールを形成するステップとを含むことを特徴とする。
【０００９】
本発明は、ＳＡＣエッチング時、ハードマスク及び導電膜パターンの損失を防止するため、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を隣接する導電膜パターン間に蒸着しつつＴＥＯＳ膜内部にボイド（Ｖｏｉｄ）が誘発されるように形成することによって、以後の導電膜パターン間のＴＥＯＳ膜をエッチングしてコンタクトホールを形成するエッチング過程において、工程マージンを向上させて、導電膜パターン及びハードマスクの損失を防止できるようにすることにその特徴がある。
【００１０】
【発明の実施の形態】
次に、本発明に係る半導体素子の製造方法の実施の形態の具体例を図面を参照しながら説明する。
図２乃至図５は、本発明の一実施例に係る半導体素子の自己整列コンタクト形成工程を説明するための断面図である。
【００１１】
まず、図２に示すように、半導体素子をなすための種々の要素が形成された基板２０上に隣接する複数の導電パターンの例としてゲート電極２１を形成し、ゲート電極２１上にハードマスク２２を形成する。
【００１２】
ゲート電極２１は、導電パターンの一例であって、ゲート電極２１に置き換えてビットラインなどを形成することもできる。ゲート電極２１と基板２０との間には、酸化膜系のゲート絶縁膜（図示せず）を形成する。ゲート電極２１とハードマスク２２は、ポリシリコン、タングステン、またはタングステンシリサイドなどを単一層、または多重層のゲート電極用導電膜を形成し、ゲート電極用導電膜上にハードマスク用絶縁膜を形成した後、フォトエッチング工程を実施してゲート電極２１及びハードマスク２２を形成する。本発明の実施例においてハードマスク２２は、シリコン窒化膜またはシリコン酸窒化膜などを２０００〜８０００Åの厚さに蒸着して形成する。ハードマスク２２の形成は省略することもできる。
【００１３】
次いで、ゲート電極の側壁を保護するため、第１絶縁膜２３を形成する。第１絶縁膜２３は、シリコン窒化膜、またはシリコン酸窒化膜を利用して１００〜１０００Åの厚さに形成する。
次いで、第１絶縁膜２３の形成が完了した基板上、全面に第２絶縁膜２４を形成しつつ隣接するゲート電極２１間にボイド２５を形成する。
【００１４】
本発明の実施例では、第２絶縁膜２４をプラズマ化学気相蒸着によるＴＥＯＳ（以下、ＰＥ−ＴＥＯＳと記す）、または低圧化学気相蒸着によるＴＥＯＳ（以下、ＬＰ−ＴＥＯＳと記す）を利用して２０００〜８０００Å程度の厚さにＴＥＯＳ膜を蒸着して形成する。この時、１〜１０Ｔｏｒｒの圧力と、４００〜６００℃の温度下で１００〜５００ｓｃｃｍ流量のＳｉＨ４と、５００〜１０００ｓｃｃｍのＮ２Ｏを含む反応ソースを利用し、０．５〜２．０ｋＷのＲＦパワーを使用することによって、ボイド２５の発生を誘発する形成が容易となる。
【００１５】
上述したボイド２５は、後続ＳＡＣ工程時、エッチングターゲットを減少させて工程マージンを高める役割を果たし、上述したＴＥＯＳ以外にＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜を使用して第２絶縁膜２４を形成することもできる。
【００１６】
次に、図３に示すように、第２絶縁膜２４上にＢＰＳＧ、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ ＳＩｌｉｃａｔｅＧｌａｓｓ）、またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜などを利用して第３絶縁膜２６を形成した後、第３絶縁膜２６上にコンタクト形成のためのフォトレジストパターン２７を形成し、フォトレジストパターン２７をエッチングマスクにした選択的エッチング工程を行って第３絶縁膜２６と第２絶縁膜２４をエッチングして第１絶縁膜２３を露出させる。この時、通常のＳＡＣ工程時に使用するフッ素系プラズマ、例えば、Ｃ２Ｆ４、Ｃ２Ｆ６、Ｃ３Ｆ８、Ｃ４Ｆ６、Ｃ５Ｆ８、またはＣ５Ｆ１０を主エッチングガスとし、ここにＳＡＣ工程時にポリマーを発生させるためのガス、すなわち、ＣＨ２Ｆ２、Ｃ３ＨＦ５、またはＣＨＦ３などを添加し、キャリアガスに、Ｈｅ、Ｎｅ、Ａｒ、またはＸｅなどの非活性ガスを使用する。
【００１７】
次に、図４に示すように、基板２０表面が露出するように、そしてゲート電極の側壁に第１絶縁膜２３によるスペーサ２３Ａを形成するようにしながら第１絶縁膜２３を除去してコンタクトホール２８を形成する。
【００１８】
ここで、第１絶縁膜２３は、フォトレジストパターン２７を残したまま除去しても良いし、フォトレジストパターン２７を除去した後、ゲート電極パターンの上部にＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のような低ギャップ充填特性を持つ物質を蒸着、キャッピング（Ｃａｐｐｉｎｇ）した後、除去することもでき、ＵＳＧはエッチングマスクとして用いられる。
【００１９】
さらに又、コンタクトホール２８の底面のＣＤ（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｔｉｏｎ）は、エッチング特性の傾斜により減少するので、フッ酸系溶液を使用してコンタクトホール２８の底面のＣＤを十分確保した後、プラズマエッチングを行って除去することもできる。
【００２０】
隣接するゲート電極２１間にボイド２５が存在することによりコンタクトホール２８形成のためのエッチング過程でエッチング時間、及びガスフロー量を減少させることができるのみでなく、全体的な工程マージンが増加することになり、これによってゲート電極２１及びハードマスク２２の損失を防止できる。
【００２１】
次に、図５に示すように、コンタクトホール２８が埋め込まれるように、ポリシリコンなどのプラグ２９物質を蒸着した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平坦化工程を実施する。この時、ハードマスクが露出されるまで研磨を実施する。続いて、ＡＰＬ（Ａｄｖａｎｃｅｄ Ｐｌａｎａｌｉｚａｔｉｏｎ Ｌａｙｅｒ）膜３０を形成する。
図５の場合、研磨過程でボイド２５上の第２絶縁膜２４（ＴＥＯＳ）が完全に除去された場合を示している。ＡＰＬ膜３０を形成してボイドが存在したゲート電極２１間の空間を埋め込む。
【００２２】
図６は、研磨後にもボイド２５上に第２絶縁膜２４（ＴＥＯＳ）が残留した場合に、ＡＰＬ膜３０を形成した状態を示している。
【００２３】
上述したように本発明では、埋め込み特性が不良なＴＥＯＳ膜を利用してＳＡＣが形成されるゲート電極間にボイドを形成することによって、ＳＡＣ形成のためのエッチング工程における工程マージンを高め、ゲート電極及びハードマスクの損失を最小化できる。
また、上述した実施例におけるコンタクトホール形成用マスクは、ホール型（Ｈｏｌｅ−ｔｙｐｅ）またはライン型（Ｌｉｎｅ−ｔｙｐｅ）等多様に適用可能である。
【００２４】
なお、この発明は上記の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００２５】
【発明の効果】
上述したようになされた本発明によれば、コンタクト形成の時ゲート電極などのような導電膜パターン及びハードマスクの損失を防止でき、半導体素子の収率を顕著に向上させることのできる優れた効果がある。
【図面の簡単な説明】
【図１】従来の窒化膜をエッチング防止膜に使用するＳＡＣ形成工程を示す断面図である。
【図２】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図３】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図４】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図５】本発明の一実施例に係る半導体素子の製造工程を説明する為の断面図である。
【図６】図５での平坦化工程でボイド上に第２絶縁膜が残留した場合を示す断面図である。
【符号の説明】
２０ 基板
２１ ゲート電極
２２ ハードマスク
２３ 第１絶縁膜
２３Ａ スペーサ
２４ 第２絶縁膜
２５ ボイド
２６ 第３絶縁膜
２７ フォトレジストパターン
２８ コンタクトホール
２９ プラグ
３０ ＡＰＬ膜
Claims (8)
- 複数の導電パターンが形成された半導体基板を用意するステップと、
前記基板の導電パターンの表面プロファイルに沿って第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第２絶縁膜を形成すると同時に、隣接する前記導電パターン間にボイドを形成するステップと、
前記第２絶縁膜上に第３絶縁膜を形成するステップと、
前記第１、第２絶縁膜及び前記ボイドを覆う前記第３絶縁膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させるコンタクトホールを形成するステップとを含むことを特徴とする半導体素子の製造方法。 - 前記第２絶縁膜を２０００〜８０００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２絶縁膜をＰＥ−ＴＥＯＳ、ＬＰ−ＴＥＯＳ、またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜により形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２絶縁膜を形成するステップは、１〜１０Ｔｏｒｒの圧力と、４００〜６００℃の温度下で実施することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２絶縁膜を形成するステップは、１００〜５００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ）流量のＳｉＨ４と、５００〜１０００ｓｃｃｍのＮ２Ｏを含む反応ソースを用い、０．５〜２．０ｋＷのＲＦパワーを使用することを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記第１絶縁膜をシリコン窒化膜、またはシリコン酸窒化膜により形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第３絶縁膜をＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、またはＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記コンタクトホールを形成するステップ後、
前記コンタクトホール内部を埋め込むプラグを形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
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