KR100640784B1 - 콘택 낫 오픈을 방지할 수 있는 반도체 소자 제조 방법 - Google Patents

콘택 낫 오픈을 방지할 수 있는 반도체 소자 제조 방법 Download PDF

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Abstract

본 발명은, 굴곡이 있는 기판 상에 콘택 플러그 형성을 위한 식각 공정시 기판이 리세스되어 식각 타겟이 증가하는 부분에서 콘택 낫 오픈이 발생하는 문제점을 해결할 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판을 선택적으로 리세스시켜 굴곡을 형성하는 단계; 상기 굴곡의 모서리 부분에 그 일부가 걸쳐지는 복수의 도전패턴을 형성하는 단계; 상기 굴곡에 의해 리세스된 도전패턴 사이의 기판에 제1전도막을 형성하는 단계; 상기 제1전도막이 형성된 전면에 층간절연막을 형성하는 단계; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 도전패턴 사이의 층간절연막을 선택적으로 제거하여 상기 리세스된 기판 상의 도전패턴 사이에서는 제1전도막을 노출시키고, 상기 리세스가 이루어지지 않은 도전패턴 사이에서는 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 매립하며 상기 도전패턴의 상부와 평탄화된 제2전도막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
SPE(Solid Phase Epitaxy), 셀콘택 플러그, STAR(STep gated Asymmetry Recess).

Description

콘택 낫 오픈을 방지할 수 있는 반도체 소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE CAPABLE OF PROTECTING CONTACT NOT OPEN}
도 1은 셀콘택 플러그 형성을 위한 오픈부가 형성된 반도체 소자를 도시한 단면도.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
G201 ∼ G204 : 게이트전극 패턴 200 : 기판
201 : 필드 산화막 203 : STAR 구조
204 : 게이트 절연막 205 : 게이트 전도막
206 : 게이트 하드마스크 207 : 스페이서
210 : 실리콘막 211 : 층간절연막
214 : 전도막
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, STAR(STep Gated Asymmetry Recess) 게이트전극을 반도체 소자에서의 셀콘택 플러그 형성 방법에 관한 것이다.
반도체 소자의 디자인 룰(Design rule)이 감소함에 따라 액티브(Active) 면적이 작아져 트랜지스터의 채널 길이(Channel length)가 감소된다. 채널 길이의 감소는 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서의 리프레시(Refresh) 특성 열화를 야기한다.
따라서, 감소한 채널 길이를 증가시키기 위하여 STI(Shallow Trench Isolation) 형성 후 액티브 영역 및 필드영역을 식각하는 STAR 식각 공정을 실시하여 게이트전극의 채널 형성 부분이 식각된 부분에 걸치도록 하여 채널 길이를 증가시키는 방식을 사용한다.
반도체 메모리 소자의 동작을 위해서는 트랜지스터의 소스/드레인 접합 부분과 비트라인 및 캐패시터의 스토리지노드와 전기적 접속이 이루어져야 한다. 이를 위해 좁아진 면적 상에서 최적의 집적도를 얻기 위해 콘택 플러그가 사용되고 있다.
셀콘택 플러그는 반도체 메모리 소자의 셀영역에서 스토리지노드 또는 비트라인과의 전기적 접속을 위해 기판의 소스/드레인 접합과 접속되는 플러그를 칭한다.
도 1은 셀콘택 플러그 형성을 위한 오픈부가 형성된 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 기판(100)에 필드 산화막(101)이 형성되어 있으며, 기판(100) 상에 게이트 하드마스크(104)/게이트 전도막(103)/게이트 산화막(102)의 적층 구조와 그 측벽의 스페이서(105)를 갖는 복수의 게이트전극(G1 ∼ G4)이 형성되어 있다.
복수의 게이트전극(G1 ∼ G4) 상에는 층간절연막(106)이 형성되어 있으며, 층간절연막(106)이 선택적으로 식각되어 복수의 게이트전극(G1 ∼ G4) 사이의 기판(100)을 노출시키는 오픈부(107)가 형성되어 있다.
도 1의 (a)는 통상적인 게이트전극 구조를 나타내며, 도 1의 (b)는 STAR 게이트전극 구조를 나타낸다.
디자인 룰이 감소함에 따라 게이트전극의 폭은 감소하는 반면, 식각시 그 수직 높이는 점차 증가하고 있다. 이는 종횡비(Aspect ratio)의 증가를 야기시켜 셀콘택 플러그 형성을 위한 오픈부 형성 공정시 콘택 낫 오픈(Contact not open)이나 게이트전극의 어택 등과 같은 불량의 원인이 된다.
특히, 도 1의 (b)와 같은 STAR 게이트전극 형태의 경우 앞서 설명한 바와 같이 채널 길이 증가를 위해 기판(100)을 선택적으로 식각하여 STAR 구조(108)를 갖도록 한다.
이 때, 주로 스토리지노드 콘택이 이루어지는 부분이 식각이 이루어져 'A'와 같은 게이트전극의 높이에 해당하는 식각 타겟이 발생하는 반면, 비트라인 콘택이 이루어지는 부분은 식각이 이루어지지 않아 'B'와 같은 식각 타겟이 발생한다.
따라서, STAR 구조를 채택하고 있는 도 1의 (b)와 같은 구조에서는 기판이 리세스되어 식각 타겟이 증가하는 'A'와 같은 부분에서 콘택 낫 오픈이 발생할 가능성이 증가한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 굴곡이 있는 기판 상에 콘택 플러그 형성을 위한 식각 공정시 기판이 리세스되어 식각 타겟이 증가하는 부분에서 콘택 낫 오픈이 발생하는 문제점을 해결할 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판을 선택적으로 리세스시켜 굴곡을 형성하는 단계; 상기 굴곡의 모서리 부분에 그 일부가 걸쳐지는 복수의 도전패턴을 형성하는 단계; 상기 굴곡에 의해 리세스된 도전패턴 사이의 기판에 제1전도막을 형성하는 단계; 상기 제1전도막이 형성된 전면에 층간절연막을 형성하는 단계; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 도전패턴 사이의 층간절연막을 선택적으로 제거하여 상기 리세스된 기판 상의 도전패턴 사이에서는 제1전도막을 노출시키고, 상기 리세스가 이루어지지 않은 도전패턴 사이에서는 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 매립하며 상기 도전패턴의 상부와 평탄화된 제2전도막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 기판을 선택적으로 리세스시켜 굴곡을 형성하는 단계; 상기 굴곡의 모서리 부분에 채널의 일부가 형성되는 복수의 게이트전극을 형성하는 단계; 상기 굴곡에 의해 리세스된 게이트전극 사이의 기판에 제1전도막을 형성하는 단계; 상기 제1전도막이 형성된 전면에 층간절연막을 형성하는 단계; 상기 게이트전극 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계; 상기 게이트전극 사이의 층간절연막을 선택적으로 제거하여 상기 리세스된 기판 상의 게이트전극 사이에서는 제1전도막을 노출시키고, 상기 리세스가 이루어지지 않은 게이트전극 사이에서는 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 매립하며 상기 게이트전극의 상부와 평탄화된 제2전도막을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은, 반도체 소자에서 채널 길이를 증가시켜 리프레시 특성을 향상시키기 위해 소자분리 공정을 실시한 후 게이트전극이 연결된 일부 지역의 액티브 및 필드영역을 식각하는 STAR 게이트전극을 형성할 경우 셀콘택 플러그 형성을 위한 식각 공정시 기판이 리세스된 영역(예컨대, 스토리지노드 콘택 영역)에서 식각 타겟이 증가하여 콘택 낫 오픈이 발생하는 문제점을 해결한다.
이를 위해 STAR 구조의 게이트전극을 형성한 후 STAR 구조에 따라 셀콘택 플러그 형성을 위한 식각 공정에서 식각 타겟이 증가하는 부분에만 SPE(Solid Phase Epitaxy) 공정을 적용하여 실리콘막을 일정 높이로 성장시킴으로써, 식각 타겟을 감소시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 일실시예에서는 반도체 소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다. 즉, 본 발명의 이하의 실시예에서는 음각 패턴을 형성하는 공정으로의 적용을 나타낸다고 할 수 있다.
도 2a에 도시된 바와 같이, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(200)에 필드 산화막(201)을 형성한다. 필드 산화막(201)은 통상의 소자 분리를 위한 LOCOS(LOCal Oxidation of Silicon) 방식 또는 STI(Shallow Trench Isolation) 방식을 이용할 수 있다.
필드 산화막(201)이 형성된 영역을 필드 영역이라 칭하고, 필드 산화막(201)이 형성되지 않은 영역을 액티브 영역이라 칭한다.
기판(200) 상에 STAR 구조 형성을 위한 마스크 패턴(202)을 형성한 후, 마스크 패턴(202)을 식각 배리어로 하는 선택적 식각 공정을 실시하여 기판(200)에 STAR 구조(203)를 형성한다. 이 때, 필드 산화막(201)도 일부 식각된다.
STAR 구조(203) 형성시 기판(200)의 리세스되는 타겟은 100Å ∼ 1000Å 정도로 유지하며, 식각 각도는 기판(200) 상부의 면과 30°∼ 120°의 범위를 갖도록 하는 것이 바람직하다.
이어서, 마스크 패턴(202)을 제거한다.
마스크 패턴(202)은 통상의 포토레지스트 패턴을 포함하는 것으로, 이를 제거할 때에는 포토레지스트 스트립(Photo resist strip) 공정을 적용한다.
이어서, 식각 부산물을 제거하기 위한 세정 공정을 실시한다.
도 2b에 도시된 바와 같이, 기판(200) 상에 게이트 하드마스크(206)/게이트 전도막(205)/게이트 절연막(204)이 적층된 게이트전극 패턴(G201 ∼ G204)을 형성한다.
게이트전극 패턴(G201 ∼ G204)의 채널 길이 증가를 위해 STAR 구조(203)에 의해 형성된 기판(200)의 요철 부분에 게이트전극 패턴(G201 ∼ G204)의 채널이 형성되도록 게이트전극 패턴(G201 ∼ G204)을 배치한다.
여기서, 게이트 절연막(204)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(205)은 폴리실리콘, W, WN, WSix의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(206)는 후속 콘택 형성을 위한 SAC 식각 공정에서 게이트 전도막(205)의 어택을 방지하고 SAC 식각 프로파일이 가능하도록 하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G201 ∼ G204) 사이의 기판(200)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이어서, 게이트전극 패턴(G201 ∼ G204)의 측벽에 스페이서(204)를 형성한 다음. 스페이서(204)가 형성된 전면에 후속 식각 공정에서 스페이서(204) 및 게이트전극 패턴(G201 ∼ G204) 등의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(도시하지 않음)을 형성한다. 이 때, 하부의 프로파일을 따라 식각정지막이 형성되도록 하는 것이 바람직하며, 식각정지막으로는 질화막 계열의 물질막을 이용한다.
도 2c에 도시된 바와 같이, 산화(Oxidation) 공정을 실시하여 노출된 게이트전극 패턴(G201 ∼ G204) 사이의 기판(200)에 산화막(208)을 형성한다.
통상, 기판(200)은 실리콘 재질을 사용하므로 산화막(208)은 실리콘의 산화로 형성된 실리콘산화막을 포함하게 된다.
이 때, 스페이서(207)와 게이트 하드마스크(206) 등은 질화막 계열이므로 산화 공정시 별다른 반응이 일어나지 않는다.
산화막(208)은 10Å ∼ 3000Å의 두께 범위로 형성하며, 열산화막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 방식을 이용한 산화막 또는 BPSG(Boro Phospho Silicate Glass)막 등을 포함한다.
즉, 상기한 산화 공정 뿐만 아니라 증착 방식을 이용한 후, 선택적 제거 공정을 통해 산화막(208)을 형성할 수 있다.
한편, 산화막(208) 대신 질화막을 사용할 수도 있다.
이어서, STAR 구조(203) 형성시 리세스된 게이트전극 패턴(G201 ∼ G204) 사이의 기판(200) 상부를 노출시키는 마스크 패턴(209)을 형성한다.
마스크 패턴(209)은 통상 포토 리소그라피 공정을 이용하여 형성하므로, 포토레지스트 패턴이라 칭할 수 있다.
따라서, STAR 구조(203) 형성시 리세스된 게이트전극 패턴(G201 ∼ G204) 사이의 산화막(208)이 노출된다.
마스크 패턴(209)을 식각 배리어로 하는 선택적 식각 공정으로 STAR 구조(203) 형성시 리세스된 게이트전극 패턴(G201 ∼ G204) 사이의 노출된 산화막(208)을 제거한다.
도 2d에 도시된 바와 같이, 마스크 패턴(209)을 제거한 다음, SPE 공정을 실시하여 STAR 구조(203) 형성시 리세스된 게이트전극 패턴(G201 ∼ G204) 사이의 기판(200)에 실리콘막(210)을 형성한다.
SPE 성장시 실리콘막(210)의 성장 높이는 100Å ∼ 2000Å 정도로 하는 것이 바람직하다.
이 때, STAR 구조(203) 형성시 기판(200)의 리세스된 높이에 따라 리세스가 이루어지지 않은 게이트전극 패턴(G201 ∼ G204) 사이의 기판(200, 예컨대, 비트라인 콘택 영역)에도 SPE 공정을 실시할 수 있으며, 이 경우에는 SPE 성장시 실리콘막의 성장 높이는 100Å ∼ 1000Å 정도로 하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 전체 구조 상부에 산화막 계열의 층간절연막(211)을 형성한다.
층간절연막(211)을 산화막 계열의 물질막으로 이용할 경우에는 BSG(Boro-Silicate-Glass)막, BPSG막, PSG(Phospho-Silicate-Glass)막, TEOS막, HDP 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 산화막 계열 이외에 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.
이어서, 게이트 하드마스크(206)가 노출되는 타겟으로 평탄화 공정을 실시한다.
평탄화시 전면식각과 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 각각 단독 또는 조합하여 사용할 수 있다.
따라서, STAR 구조(203) 형성시 리세스된 부분에서는 실리콘막(210)과 층간절연막(211)이 적층되어 있으며, 리세스되지 않은 부분에서는 산화막(208)과 층간절연막(211)이 적층되어 있으며, 필드 산화막(201) 상에서는 층간절연막(211) 만이 남아 있게 된다.
도 2f에 도시된 바와 같이, 전면에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 등의 노광원과 셀콘택 플러그용 오픈부의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(212)을 형성한다.
층간절연막(211)과 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막을 형성하나, 도면의 간략화를 위해 생략하였다. 여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기기의 물질을 이용하거나, SiON 등의 무기기를 이용할 수 있다.
또한, 포토레지스트의 증착 두께가 감소됨에 따라 식각 마스크로서의 기능이 약화되는 것을 방지하기 위해 반사방지막과 층간절연막 사이에 희생 하드마스크를 사용할 수도 있다.
희생 하드마스크로는 폴리실리콘막, 텅스텐막, 비결정성 탄소막, 질화막 등의 단독 또는 적층된 구조를 사용할 수 있다.
이어서, 포토레지스트 패턴(212)을 식각 배리어로 STAR 구조(203) 형성시 리세스된 부분에서는 층간절연막(211)을 식각하여 실리콘막(210)을 노출시키고, STAR 구조(203) 형성시 리세스되지 않은 부분에서는 층간절연막(211)과 산화막(208)을 식각하여 리세스되지 않은 기판(200)을 노출시키는 오픈부(213)를 형성한다.
이 때, 플로린(Fluorine)을 포함하는 가스를 이용한 플라즈마 식각을 이용한다.
포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(213)을 제거한 후, 세정 공정을 실시하여 식각 잔류물을 제거한다.
층간절연막(211)을 게이트 하드마스크(206)와 평탄화시켰으며, 기판(200)이 리세스된 부분에 실리콘막(210)을 일정 두께로 성장시켰으므로 오픈부(213) 형성기 식각 타겟이 감소하며, 이로 인해 콘택 낫 오픈 발생 확률은 현저하게 감소한다.
도 2g에 도시된 바와 같이, 콘택홀(213)이 형성된 프로파일을 따라 플러그 형성용 전도막(214)을 형성한다.
플러그 형성용 전도막(214)은 증착 방식을 이용한 폴리실리콘막이나 SPE 방식을 이용한 실리콘막 등을 포함할 수 있다.
게이트 하드마스크(206)가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 셀콘택 플러그를 형성한다.
평탄화 공정 시에는 전면식각 또는 CMP 방식을 각각 단독 또는 혼용하여 사용할 수 있다.
따라서, 기판(200)이 리세스된 부분에서는 셀콘택 플러그가 실리콘막(210)과 전도막(214)이 적층된 구조인 반면, 기판(200)이 리세스되지 않은 부분에서는 전도막(214)의 단독 구조를 이룬다.
한편, 앞서 설명한 바와 같이 기판(200)이 리세스되지 않은 부분에 SPE 공정을 실시할 경우, 부분에서도 실리콘막(210)과 전도막(214)이 적층된 구조를 이룰 것이다.
전술한 바와 같이 이루어지는 본 발명은, 기판의 리세스에 따라 식각 타겟이 증가한 부분을 SPE 공정을 통해 식각 타겟을 줄임으로써, STAR 구조의 게이트전극을 갖는 반도체 소자의 셀콘택 플러그 형성을 위한 오픈부 형성시 콘택 낫 오픈 현상을 억제할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 STAR 게이트전극 구조에 대해서만 언급하였으나, 이외에도 통상의 게이트전극 구조를 포함하는 구조에서 기판 자체의 굴곡에 의해 발생되는 식각 타겟의 불균형이 발생하는 부분에도 적용할 수 있다.
또한, 셀콘택 플러그 뿐만 아니라 모든 콘택 플러그 구조에 적용이 가능하다.
상술한 바와 같은 본 발명은, 플러그 형성시 콘택 낫 오픈 발생을 억제할 수 있어, 반도체 소자 제조시 결함 발생을 줄임으로써 수율을 향상시킬 수 있는 효과 가 있다.

Claims (13)

  1. 기판을 선택적으로 리세스시켜 굴곡을 형성하는 단계;
    상기 굴곡의 모서리 부분에 그 일부가 걸쳐지는 복수의 도전패턴을 형성하는 단계;
    상기 굴곡에 의해 리세스된 도전패턴 사이의 기판에 제1전도막을 형성하는 단계;
    상기 제1전도막이 형성된 전면에 층간절연막을 형성하는 단계;
    상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 도전패턴 사이의 층간절연막을 선택적으로 제거하여 상기 리세스된 기판 상의 도전패턴 사이에서는 제1전도막을 노출시키고, 상기 리세스가 이루어지지 않은 도전패턴 사이에서는 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및
    상기 오픈부를 매립하며 상기 도전패턴의 상부와 평탄화된 제2전도막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1전도막을 형성하는 단계는,
    상기 복수의 도전패턴 사이의 노출된 상기 기판에 절연막을 형성하는 단계 와,
    상기 리세스된 도전패턴 사이의 상기 절연막을 노출시키는 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각 배리어로 상기 노출된 절연막을 제거하여 상기 기판을 노출시키는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 노출된 기판에 접속되는 제1전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제 2 항에 있어서,
    상기 제1전도막을 형성하는 단계에서, SPE(Solid Phase Epitaxy) 방식을 이용하여 상기 제1전도막을 성장시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 기판은 실리콘 재질이며, 상기 제1전도막은 실리콘막인 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제 4 항에 있어서,
    상기 제1전도막을 100Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제 2 항에 있어서,
    상기 절연막은 산화막 또는 질화막을 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 절연막은 산화막을 포함하며, 상기 절연막을 형성하는 단계에서 산화 공정을 이용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 기판을 선택적으로 리세스시켜 굴곡을 형성하는 단계;
    상기 굴곡의 모서리 부분에 채널의 일부가 형성되는 복수의 게이트전극을 형성하는 단계;
    상기 굴곡에 의해 리세스된 게이트전극 사이의 기판에 제1전도막을 형성하는 단계;
    상기 제1전도막이 형성된 전면에 층간절연막을 형성하는 단계;
    상기 게이트전극 상부가 노출되는 타겟으로 평탄화 공정을 실시하는 단계;
    상기 게이트전극 사이의 층간절연막을 선택적으로 제거하여 상기 리세스된 기판 상의 게이트전극 사이에서는 제1전도막을 노출시키고, 상기 리세스가 이루어지지 않은 게이트전극 사이에서는 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및
    상기 오픈부를 매립하며 상기 게이트전극의 상부와 평탄화된 제2전도막을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1전도막을 형성하는 단계는,
    상기 복수의 게이트전극 사이의 노출된 상기 기판에 절연막을 형성하는 단계와,
    상기 리세스된 도전패턴 사이의 상기 절연막을 노출시키는 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴을 식각 배리어로 상기 노출된 절연막을 제거하여 상기 기판을 노출시키는 단계와,
    상기 마스크 패턴을 제거하는 단계와,
    상기 노출된 기판에 접속되는 제1전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1전도막을 형성하는 단계에서, SPE 방식을 이용하여 상기 제1전도막을 성장시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 기판은 실리콘 재질이며, 상기 제1전도막은 실리콘막인 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1전도막을 100Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  13. 제 8 항에 있어서,
    상기 리세스된 게이트전극 사이의 기판은 후속 스토리지노드 콘택이 형성되며, 상기 리세스되지 않은 게이트전극 사이의 기판은 후속 비트라인 콘택이 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
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