KR100772698B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 공정의 안정성을 확보하면서 콘택 영역을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 전도층 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 전면에 저유전율 희생막을 형성하는 단계; 상기 저유전율 희생막 상에 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 노출시키는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 선택적으로 제거하는 단계; 전면에 층간절연막을 형성하는 단계; 상기 저유전율 희생막이 노출되는 타겟으로 평탄화되도록 상기 희생 하드마스크 및 상기 층간절연막을 제거하는 단계; 및 노출된 상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
저유전율 희생막, 희생 하드마스크, 플러그, 반전된 마스크(Reverse tone mask).
Description
도 1은 셀콘택 플러그 형성을 위한 마스크 패턴이 형성된 반도체 소자를 도시한 평면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200: 기판 201 : 필드영역
202 : 액티브영역 203 : 게이트 절연막
204 : 게이트 전도막 205 : 게이트 하드마스크
209 : 층간절연막 211 : 스페이서
212 : 플러그
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 공정의 안정성을 확보하면서 콘택 영역을 증가시킬 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다.
반도체 소자는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 소자가 고 집적화 되면서 일정한 셀(Cell) 면적 상에 고 밀도로 소자들을 형성하여야 하며, 이로 인하여 단위 소자의 크기는 점차 줄어들고 있다.
특히, DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 소자에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다.
실제로, 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서, 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위한 기술들이 적용되고 있다.
비트라인 콘택과 스토리노드 콘택을 형성할 때 패턴의 미세화에 따라 기존에 사용하는 원형 타입(Type)의 콘택은 포토 리소그라피(Photo lithography) 공정 시 의 오정렬(Misalignment)과 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 방식의 식각 공정 시 발생하는 식각 프로파일 상의 경사 단면으로 인해 충분한 콘택 영역의 확보가 어렵다.
이를 개선하기 위해 T-타입(T-type) 또는 I-타입(I-type)의 마스크를 이용한 콘택 형성 공정이 적용되고 있다.
그러나, 패턴 사이즈가 더욱 작아짐에 따라 T-타입과 I-타입 역시 게이트전극이나 비트라인 등 도전패턴의 높이 증가와 이와 상반되는 스페이스 감소로 인한 종횡비(Aspect ratio)의 증가와. 오정렬 및 SAC 식각 시의 경사 단면으로 인한 충분한 콘택 영역의 확보가 힘든 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 공정의 안정성을 확보하면서 콘택 영역을 증가시킬 수 있는 반도체 소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 전면에 저유전율 희생막을 형성하는 단계; 상기 저유전율 희생막 상에 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 노출시키는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스크 를 식각마스크로 상기 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 선택적으로 제거하는 단계; 전면에 층간절연막을 형성하는 단계; 상기 저유전율 희생막이 노출되는 타겟으로 평탄화되도록 상기 희생 하드마스크 및 상기 층간절연막을 제거하는 단계; 및 노출된 상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 전도층 상에 복수의 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 전면에 저유전율 희생막을 형성하는 단계; 상기 저유전율 희생막 상에 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 노출시키는 희생 하드마스크를 형성하는 단계; 상기 희생 하드마스크를 식각마스크로 상기 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 선택적으로 제거하는 단계; 전면에 층간절연막을 형성하는 단계; 상기 도전패턴 상부가 노출되는 타겟으로 평탄화되도록 상기 희생 하드마스크와 상기 층간절연막 및 상기 저유전율 희생막을 제거하는 단계; 및 노출된 상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명은 포토레지스트 패턴/희생 하드마스크/저유전율 희생막 구조를 이용하며, 기존의 마스크와는 패턴의 상이 반전된 마스크(Reverse tone mask) 즉, 플러그 형성 영역 이외의 영역을 노출시키기 위한 마스크를 사용한다.
즉, 기존의 콘택홀 형성시 사용되는 마스크와 반대의 상으로 형성된 I-타입 또는 T-타입의 마스크를 이용하여 저유전율 희생막을 식각함으로써, 저유전율 희생막과 하부 물질인 산화막 또는 질화막 등과의 식각선택비를 최대한 활용할 수 있다. 이 때, 콘택홀 형성 영역은 저유전율 희생막에 의해 덮혀 있고, 나머지 영역이 오픈된 상태이다.
이어서, 저온 증착 방식을 이용하여 층간절연막을 증착하고, 저유전율 희생막을 제거함으로써, 콘택홀을 형성한 후, 콘택홀이 형성된 측면에 스페이서를 형성하고 플러그 물질을 증착한 후 아이솔레이션(Isolation) 공정을 실시한다.
저유전율 희생막은 고온에서 타거나 변형되는 특성으로 인해 저유전율 희생막 형성 후 산화막 등의 증착시 온도 문제가 까다롭다. 그러나, 저유전율 희생막 형성 후 증착하는 희생 하드마스크용 절연막과 층간절연막의 경우 저온 증착 방식을 이용함으로써 극복할 수 있다.
따라서, 본 발명을 적용할 경우 SAC 식각 공정으로 인한 경사 단면의 발생을 원천적으로 차단하여 수직한 식각 단면을 얻을 수 있어 콘택 영역을 보다 용이하게 증가시킬 수 있다.
또한, 저유전율 희생막 식각 가스가 산화막 또는 질화막 등이 절연막에 대해 거의 무한대의 식각 선택비를 가지므로, 저유전율 희생막의 식각 및 제거시 게이트전극 또는 비트라인 등 하부 구조의 손상을 방지할 수 있어 이들의 하드마스크 두께를 낮출 수 있게 함으로써, 게이트전극 또는 비트라인 등의 패턴 형성을 용이하게 한다.
포토레지스트 패턴으로는 희생 하드마스크용 절연막 만을 식각하면 되므로 포토레지스트 패턴의 두께를 낮출 수 있어, 포토 리소그라피 공정 마진을 증가시켜 미세 패턴 형성이 용이해진다.
종래의 경우 SAC 식각시 필드 산화막 또는 도전패턴 등의 어택을 방지하기 위해 질화막 계열의 식각정지막을 사용하였으나, 이는 스페이스를 오히려 감소시키는 역할을 하여 층간절연막 증착시 갭-필(Gap-fill) 불량을 유발하였다. 그러나, 본 발명은 저유전율 희생막 패터닝시 절연막에 대한 매우 높은 선택비로 인해 식각정지막의 증착을 생략할 수 있어, 층간절연막 증착시 갭-필 불량 문제를 해결할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 1은 셀콘택 플러그 형성을 위한 마스크 패턴이 형성된 반도체 소자를 도시한 평면도이다.
도 1을 참조하면, x축 방향으로 확장된 I-타입(또는 바 타입(Bar type))의 액티브 영역(ISO)이 복수개 형성되어 있다. 액티브 영역(ISO)은 소자분리(Isolation) 공정에 의해 필드영역과 구분된다.
y축 방향으로 확장된 라인 타입의 복수의 게이트전극(G1 ∼ G5)이 일정 간격으로 배치되어 있다. 게이트전극(G1 ∼ G5)은 액티브 영역(ISO)과 교차하는 방향으 로 액티브 영역(ISO) 상에 배치되며, 하나의 액티브 영역(ISO)에는 4개의 게이트전극(G1 ∼ G5)이 교차된다. x축 방향으로 확장된 I-타입의 마스크 패턴(LPC)이 일정 간격으로 배치되어 있다. 마스크 패턴(LPC)은 셀콘택 플러그 형성을 위해 액티브 영역(ISO)을 선택적으로 노출시키기 위한 것으로, 액티브 영역(ISO)과 엇갈린 열에 배치된다.
도면부호 'BLC'는 비트라인 콘택이 이루어질 부분이며, 도면부호 'SNC'는 스토리지노드 콘택이 이루어질 부분이다. 한편, 비트라인 콘택 형성시 정렬 여유도를 높이고 비트라인 콘택 저항을 줄이기 위해 액티브 영역(ISO)이 중축 부분에서 그 주변에 비해 넓은 폭을 갖도록 하여 마스크 패턴(LPC) 사이로 확장되도록 형성한다.
한편, 도 1에서는 마스크 패턴(LPC)이 I-타입인 것을 그 예로 하였으나, 이외에도 T-타입이나 라인 타입인 경우에도 동일하게 적용이 가능하다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 셀콘택 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 콘택 플러그 형성 공정을 살펴 본다.
여기서, 도 2a 내지 도 2f는 도 1을 a-a' 방향으로 절취한 단면에 해당한다.
도 2a에 도시된 바와 같이, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(200)에 필드 산화막을 형성하여 필드영역(201)과 액티브영역(202)을 구획한다.
기판(200) 상에 게이트 하드마스크(205)/게이트 전도막(204)/게이트 절연막(203)이 적층된 구조의 게이트전극 패턴(G1 ∼ G5)을 형성한다.
게이트 절연막(203)은 실리콘 산화막 또는 알루미늄 산화막 등의 통상적인 산화막 계열의 절연막을 이용한다.
게이트 전도막(204)은 통상 폴리실리콘, W, WN, WSix 등의 단독 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(205)는 후속 콘택 형성을 위해 콘택홀을 형성하는 과정에서 게이트 전도막(204)이 어택받는 것을 보호하기 위한 것으로서, 저유전율막과 식각 선택비를 가질 수 있는 모든 절연막을 사용할 수 있다.
그 대표적인 예로, 실리콘 산화막과 실리콘 산화질화막 및 실리콘 질화막 등이 있으며, 실리콘 산화질화막의 경우 실리콘을 과다 함유하는 것을 사용하는 것이 바람직하다.
게이트 하드마스크(205) 식각 시에는 수직한 식각 단면을 얻기 위해 CF4/O2/Ar 혼합 가스의 플라즈마를 이용하거나, CHF3/O2/Ar 혼합 가스의 플라즈마를 이용한다.
한편, 본 발명의 경우 저유전율 희생막과 산화막 또는 질화막과의 식각선택비가 크므로 게이트 하드마스크(205)의 두께를 종래에 비해 얇게 할 수 있다.
게이트전극 패턴(G1 ∼ G5) 사이의 액티브영역(202)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
게이트전극 패턴(G1 ∼ G5)이 형성된 프로파일을 따라 스페이서(도시하지 않음)를 형성한다.
종래의 경우 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 스페이서 및 게이트전극 패턴(G1 ∼ G5) 등의 하부 구조의 어택을 방지하기 위해 식각 정지의 역할을 하는 질화막 계열의 식각정지막을 형성하였으나, 본 발명은 이의 공정을 생략한다.
이어서, 게이트전극 패턴(G1 ∼ G5)이 형성된 전면에 저유전율 희생막(206a)을 형성한다.
후속 공정에 의해 가해지는 열에 의해 저유전율 희생막(206a)이 타거나 변형되는 것을 방지하기 위해 저유전율 희생막(206a) 증착 후 열처리 공정을 실시한다. 열처리시에는 400℃ 이하의 온도 구체적으로, 200℃ ∼ 400℃의 온도에서 실시한다.
저유전율 희생막(206a)으로는 SiLK, Flare, Velok, Cytoop, Alcap, BCB, Flowfill 등을 유기계와 SiC 등의 무기계 등이 사용된다.
저유전율 희생막(206a) 상에 희생 하드마스크용 절연막(207a)을 형성한다. 희생 하드마스크용 절연막(207a)은 증착 시 하부에 위치하는 저유전율 희생막(206a)이 변형되는 것을 방지하기 위해 400℃ 이하의 저온에서 증착이 가능한 물질을 사용한다. 아울러, 저유전율 희생막(206a)과 식각 선택비를 가질 수 있는 모든 절연막을 사용할 수 있다.
그 대표적인 예로, 350℃ 이하의 온도에서 증착한 PE-TEOS(Plasma Enhanced Chemical Vapor Deposition(PE-CVD)방식을 이용한 TEOS(Tetra Ethyl Ortho Silicate))막과 350℃ 이하의 온도에서 증착한 APL(Advanced Planarization Layer) 막 및 350℃ 이하의 온도에서 증착한 실리콘 산화질화막 등이 있다.
희생 하드마스크용 절연막(207a) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 등의 노광원과 셀콘택 플러그 형성을 위한 콘택홀 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(208)을 형성한다.
희생 하드마스크용 절연막(207a)과 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막을 형성하나, 도면의 간략화를 위해 생략하였다. 여기서, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기기의 물질을 이용하거나, SiON 등의 무기기를 이용할 수 있다.
이 때, I-타입의 마스크를 형상을 사용한다.
통상의 경우, 포토레지스트 패턴(208) 형성시 콘택홀 형성을 위한 영역 예컨대, 게이트전극 G3과 G4 사이의 액티브 영역(202)에 콘택홀이 형성되므로, G3과 G4 사이의 상부에서 오픈된 영역을 가져야 한다.
그러나, 본 발명에서는 이와는 반대로 G3과 G4 사이의 상부에만 포토레지스트 패턴(208)이 존재하고 그 이외의 영역에서 오픈된 영역을 갖도록 한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(208)을 식각마스크로 희생 하드마스크용 절연막(207a)을 식각하여 콘택홀 형성 영역만을 덮는 희생 하드마스크 (207b)를 형성한다.
포토레지스트 스트립 공정을 실시하여 포토레지스트 패턴(208)을 제거한 다음 세정 공정을 실시하여 식각 잔류물을 제거한다.
이어서, 희생 하드마스크(207b)를 식각마스크로 저유전율 희생막(206a)을 식각하여 콘택홀 형성 이외의 영역에서의 희생 하드마스크용 절연막(207a)을 제거함으로써, 콘택홀 형성 영역에서만 희생 하드마스크(207b)와 저유전율 희생막(206b)이 적층된 구조를 갖도록 한다.
저유전율 희생막(206b) 식각 시에는 하부 게이트전극 패턴(G1 ∼ G5)과 필드 산화막 등이 손상되지 않도록 산화막(예컨대, SiO2, Al2O3 또는 Ta2
O5 등) 및 질화막(예컨대, Si3N4 또는 SiON 등) 등의 절연막과 저유전율 희생막(206b)과의 식각 선택비가 우수한 식각 가스를 사용한다.
이 때, 제1식각 가스(주식각 가스)로는 O2, NO2, NO, CO, CO2, SO2
또는 O 등 산소를 포함하는 가스를 단독 또는 조합하여 사용한다.
또한, 식각 시 식각 단면을 개선하기 위하여 제2식각 가스로 NH3, N2H2, CH4, C2H2 또는 C2H4 등 수소를 포함하는 가스를 단독 또는 조합하여 사용한다.
여기에, 플라즈마의 균일도를 향상시키고 식각 단면을 조절하거나 식각 속도를 조절하기 위한 제3식각 가스로 N2를 사용한다.
아울러, 플라즈마의 균일도를 향상시키고 식각 단면을 조절하거나 식각 속도 를 조절하기 위한 제4식각 가스로 He, Ne, Ar 등의 불활성 가스를 단독 또는 조합하여 사용한다.
도 2c에 도시된 바와 같이, 전면에 층간절연막(209)을 형성한다.
층간절연막(209)은 희생 하드마스크용 절연막(207a)은 증착 시와 같이, 하부에 위치하는 저유전율 희생막(206b)이 변형되는 것을 방지하기 위해 400℃ 이하의 저온에서 증착이 가능한 물질을 사용한다. 아울러, 저유전율 희생막(206b)과 식각 선택비를 가질 수 있는 모든 절연막을 사용할 수 있다.
그 대표적인 예로, 350℃ 이하의 온도에서 증착한 HDP(High Density Plamsa) 장비를 이용한 USG(Undoped Silicate Glass)막과, 350℃ 이하의 온도에서 증착한 APL막 및 350℃ 이하의 온도에서 증착한 실리콘 산화질화막 등이 있다.
이어서, 저유전율 희생막(206b)이 노출되는 타겟으로 평탄화 공정을 실시한다.
평탄화 공정으로는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면 식각 방식을 단독 또는 조합하여 사용할 수 있다.
이 때, 게이트 하드마스크(205)가 노출되는 타겟까지 평탄화 공정을 진행할 수 있으며, 게이트 하드마스크(205) 보호를 위해 게이트전극 패턴(G1 ∼ G5) 상부에 평탄화 보호막을 사용할 수 있다. 평탄화 보호막으로는 질화막 계열의 절연막을 사용하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 콘택홀이 형성될 영역을 덮고 있는 저유전율 희생막(206b)을 제거함으로써, 콘택홀(210)을 형성한다.
따라서, 식각정지막을 사용하지 않아 콘택홀(210) 저면의 임계치수(Critical Dimension; 이하 CD라 함) 감소를 방지할 수 있으며, SAC 식각 공정으로 인한 콘택홀(210) 측면에서의 경사 단면 발생을 방지하여 도시된 바와 같이 수직한 식각 단면을 얻을 수 있다.
이 때, 습식 또는 건식의 방식을 이용할 수 있다.
건식의 경우 도 2b의 공정에서 사용한 가스를 사용하며, 습식의 경우 H2O2와 H2SO4 및 순수가 혼합된 케미컬을 사용한다.
도 2e에 도시된 바와 콘택홀(210)이 형성된 전체 프로파일을 따라 스페이서용 절연막을 증착한 다음, 전면 식각을 실시함으로써 콘택홀(210)이 형성된 게이트전극 패턴 G3과 G4의 측벽과 층간절연막(209)의 측벽에 스페이서(211)를 형성한다.
스페이서용 절연막으로는 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막 계열의 절연막을 사용한다.
스페이서(211)는 LDD(Lightly Doped Drain) 이온주입시 마스크로 사용되고 후속 셀콘택 플러그와 게이트전극(G3, G4) 간의 전기적 단락을 방지하는 역할을 한다.
도 2f에 도시된 바와 같이, 전면에 콘택홀(210)을 충분히 매립하도록 플러그 형성용 전도막을 형성한 다음, 게이트 하드마스크(205)가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션(Isolation)이 이루어진 셀콘택 플러그(212)를 형성한다.
플러그 형성용 전도막으로는 폴리실리콘막과 텅스텐막 또는 TiN막 등이 사용 가능하며, 텅스텐막과 폴리실리콘막의 경우 증착 방식과 SEG(Selective Epitaxial Growth) 방식을 이용하여 성장시킬 수 있다.
SEG 방식을 이용할 경우 콘택홀(210) 내부 만을 매립하도록 조절함으로써, 아이솔레이션 공정을 생략할 수 있다.
한편, 도 2c의 공정 후 실시하는 평탄화 공정에서 게이트 하드마스크(205)가 노출되는 타겟을 적용하고, 플러그용 전도막 형성시 SEG 방식을 이용할 경우 효과적일 것이다.
한편, 전술한 실시예에서는 셀콘택 플러그 형성 공정을 그 예로 하였으나, 이외에도 비트라인 콘택 플러그나, 스토리지노드용 콘택 플러그 및 금속배선용 콘택 플러그 형성 공정에 이를 적용할 수 있다.
따라서, 스토리지노드 콘택 플러그 형성 공정일 경우 하부의 불순물 확산영역은 셀콘택 플러그 또는 콘택 패드로 대체될 것이고, 게이트 전극 패턴은 비트라인으로 대체될 것이다.
전술한 바와 같이 이루어지는 본 발명은, 다음과 같은 장점이 있음을 실시예를 통해 알아 보았다.
1) 콘택홀 형성 예정 영역 저면의 저유전율 희생막을 식각하여 콘택홀을 형성하므로 저유전율 희생막 식각 및 층간절연막 형성 후의 저유전율 희생막 제거시 절연막에 대한 저유전율막의 높은 식각 선택비로 인해 도전패턴을 포함한 하부 구 조의 손상이 없고 층간절연막 및 콘택홀 형성 스페이서를 형성하므로 거의 완벽한 도전패턴 간의 절연 특성을 확보할 수 있다.
2) 식각 단면이 수직한 콘택홀을 형성할 수 있어, 기존의 경사 단면에 의한 콘택 면적 확보 문제를 해결할 수 있어 보다 미세한 콘택홀 패턴 형성이 가능하다.
3) 낮은 두께의 포토레지스트 패턴 만으로 패턴 형성이 가능하므로 포토 리소그라피 공정 마진을 높일 수 있다.
4) 스페이서 형성 전에 층간절연막을 형성하므로, 도전패턴 간의 스페이스가 넓어져 층간절연막 증착시 갭-필(Gap-fill) 특성을 향상시켜 보이드(Void) 발생을 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은, 공정의 안정성을 확보하면서 콘택 영역을 증가시킬 수 있어, 반도체 소자의 수율을 향상시키는 효과가 있다.
Claims (14)
- 전도층 상에 복수의 도전패턴을 형성하는 단계;상기 도전패턴을 포함하는 전면에 저유전율 희생막을 형성하는 단계;상기 저유전율 희생막 상에 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 노출시키는 희생 하드마스크를 형성하는 단계;상기 희생 하드마스크를 식각마스크로 상기 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 선택적으로 제거하는 단계;전면에 층간절연막을 형성하는 단계;상기 저유전율 희생막이 노출되는 타겟으로 평탄화되도록 상기 희생 하드마스크 및 상기 층간절연막을 제거하는 단계; 및노출된 상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 전도층 상에 복수의 도전패턴을 형성하는 단계;상기 도전패턴을 포함하는 전면에 저유전율 희생막을 형성하는 단계;상기 저유전율 희생막 상에 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 노출시키는 희생 하드마스크를 형성하는 단계;상기 희생 하드마스크를 식각마스크로 상기 콘택홀이 형성될 영역을 제외한 영역에서 상기 저유전율 희생막을 선택적으로 제거하는 단계;전면에 층간절연막을 형성하는 단계;상기 도전패턴 상부가 노출되는 타겟으로 평탄화되도록 상기 희생 하드마스크와 상기 층간절연막 및 상기 저유전율 희생막을 제거하는 단계; 및노출된 상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 저유전율 희생막은 SiLK, Flare, Velok, Cytoop, Alcap, BCB, Flowfill 및 SiC로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 3 항에 있어서,상기 희생 하드마스크는,350℃ 보다 낮은 온도에서 증착한 PE-TEOS막, 350℃ 보다 낮은 온도에서 증착한 APL막 또는 350℃ 보다 낮은 온도에서 증착한 실리콘 산화질화막 중 어느 하 나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서,상기 저유전율 희생막을 선택적으로 제거하는 단계와 상기 콘택홀을 형성하는 단계에서, 산소를 포함하는 가스를 제1식각 가스로 단독 또는 조합하여 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 저유전율 희생막을 선택적으로 제거하는 단계와 상기 콘택홀을 형성하는 단계에서, 수소를 포함하는 가스를 제2식각 가스로 단독 또는 조합하여 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 6 항에 있어서,상기 저유전율 희생막을 선택적으로 제거하는 단계와 상기 콘택홀을 형성하는 단계에서, N2를 포함하는 가스를 제3식각 가스로 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 7 항에 있어서,상기 저유전율 희생막을 선택적으로 제거하는 단계와 상기 콘택홀을 형성하는 단계에서, 불활성 가스를 제3식각 가스로 단독 또는 조합하여 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 층간절연막은,350℃ 보다 낮은 온도에서 증착한 HDP 장비를 이용한 USG막, 350℃ 보다 낮은 온도에서 증착한 APL막 또는 350℃ 보다 낮은 온도에서 증착한 실리콘 산화질화막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 9 항에 있어서,상기 저유전율 희생막을 제거하여 상기 전도층을 노출시키는 콘택홀을 형성하는 단계에서, H2O2와 H2SO4 및 순수가 혼합된 케미컬을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 콘택홀을 형성하는 단계 후,콘택홀이 형성된 프로파일을 따라 스페이서용 절연막을 형성하는 단계와, 상기 스페이서용 절연막을 전면식각으로 식각하여 상기 콘택홀을 이루는 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11 항에 있어서,상기 스페이서를 형성하는 단계 후,콘택홀을 매립하도록 플러그용 전도막을 형성하는 단계와, 상기 도전패턴 상부가 노출되는 타겟으로 평탄화 공정을 실시하여 아이솔레이션된 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 희생 하드마스크는, I-타입, T-타입 또는 라인 타입 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 복수의 도전패턴은, 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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