KR20040057740A - 반도체소자 제조 방법 - Google Patents

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KR20040057740A KR1020020084532A KR20020084532A KR20040057740A KR 20040057740 A KR20040057740 A KR 20040057740A KR 1020020084532 A KR1020020084532 A KR 1020020084532A KR 20020084532 A KR20020084532 A KR 20020084532A KR 20040057740 A KR20040057740 A KR 20040057740A
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Abstract

본 발명은 콘택홀 상부의 넓어짐 현상과 콘택 저면의 면적 축소를 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 평탄화된 제2절연막과 금속희생막을 형성하는 단계; 상기 금속희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 금속희생막을 식각하여 금속희생하드마스크를 형성하는 단계; 적어도 상기 금속희생하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계; 및 상기 금속희생하드마스크를 제거하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.

Description

반도체소자 제조 방법{METHOD FOR FABRICATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 콘택홀 상부의 넓어짐 현상(Pattern widening)과 콘택 저면의 면적 축소를 방지하고, 콘택 형성시 오정렬에 대한 공정 마진을 향상시킬 수 있는 반도체소자 제조방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 반도체 장치들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 반도체 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.115㎛ 이하로 형성된다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
예컨대, 비트라인 콘택홀과 비트라인의 정렬 마진은 더욱 부족하여 비트라인의 식각시에 비트라인 콘택홀이 비트라인과 완전히 중첩되지 않아 비트라인 콘택홀의 일부가 노출되게 된다.
도 1은 반도체소자의 고집적와에 따른 비트라인과 비트라인 콘택홀 사이의 사이즈 관계를 도시한 SEM 사진이다.
도 1의 (a)는 200㎚ 이상의 선폭을 갖는 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진이고, 도 1의 (b)는 200㎚ 이상의 선폭을 갖는 비트라인과 비트라인 콘택홀을 도시한 단면 SEM 사진이다.
또한, 도 1의 (c)는 150㎚ 이하의 선폭을 갖는 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진이고, 도 1의 (d)는 150㎚ 이하의 선폭을 갖는 비트라인과 비트라인 콘택홀을 도시한 단면 SEM 사진이다.
도 1을 참조하면, 도 1의 (a)와 도 1의 (b)에 도시된 바와 같이, 200㎚ 이상의 선폭을 갖는 반도체 공정에서는 비트라인(10a)이 비트라인 콘택홀(11a)의 폭을 충분히 커버하고 있음을 확인할 수 있다.
한편, 도 1의 (c)와 도 1의 (d)에 도시된 바와 같이, 150㎚ 이하의 선폭을 갖는 반도체 공정에서는 작은 사이즈의 콘택홀(Small contact hole) 형성의 어려움과 포토리소그라피(Photolithography) 공정에서 허용오차의 마진 감소로 인해 비트라인 콘택홀(11b)의 상부 CD가 커진다. 이로 인해 이후에 형성되는 비트라인(10b)이 비트라인 콘택홀(11b, 또는 비트라인 콘택)을 충분히 감싸주지 못하게 된다.
도 2는 100㎚ 이하의 선폭을 갖는 반도체 공정에서의 따른 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진이다.
도 2의 (a)와 도 2의 (b)에서 알 수 있듯이 반도체 공정 기술에서 최소 선폭이 줄어들수록 비트라인 콘택홀(11c)이 비트라인(10c)의 선폭보다 더 커지게 된다.
이로 인해, 이후 공정 단계에 있어서, 비트라인 콘택홀(11c)에 매립된 전도층(콘택 패드)의 노출된 부분은 보이드(Void) 형태로 남아 있게 되어 절연막의 들뜸(Lifting) 현상 등을 유발하여 반도체소자의 신뢰성을 떨어뜨리게 된다.
또한, 100㎚ 이하의 콘택홀을 형성하기 위해서는 ArF(불화아르곤) 또는 F2노광원을 이용한 포토리소그라피 공정을 적용하여야 한다.
도 3은 ArF 노광원을 이용한 포토리소그라피 공정을 적용하여 형성된 콘택홀 패턴을 도시한 평면 SEM 사진이다.
도 3을 참조하면, 복수의 콘택홀(11d, 비트라인 콘택홀)이 형성되어 있으나, 이 등의 형상이 모두 일그러진 즉, 패턴이 변형된 형상을 갖는 것을 알 수 있다.
주지된 바와 같이, ArF 및 F2용 포토레지스트는 특히, 콘택홀을 형성하기 위해 주로 사용하는 불소계 가스에 약한 식각 내성을 갖음으로 인해 발생한다.
따라서, 전술한 제반 공정상의 문제점을 극복하기 위해서는 다음과 같은 것이 요구된다.
1). 포토리소그라피 공정에서는 작은 사이즈의 콘택홀을 형성할 수 있는 노광기술과 포토레지스트의 개발이 필요한다.
2). 콘택홀 예컨대, 비트라인 콘택홀 형성을 위한 플라즈마 식각동정에서는 디자인룰이 100㎚ 이하일 경우 사용되는 ArF와 F2용 포토레지스트의 식각 내성문제점을 해결하면서, 플라즈마 식각 도중에 콘택홀 상부의 CD가 넓어지는 현상을 억제할 수 있는 식각 공정의 개발이 필요하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 콘택홀 상부의 넓어짐 현상과 콘택 저면의 면적 축소를 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
도 1은 반도체소자의 고집적와에 따른 비트라인과 비트라인 콘택홀 사이의 사이즈 관계를 도시한 SEM 사진.
도 2는 100㎚ 이하의 선폭을 갖는 반도체 공정에서의 따른 비트라인과 비트라인 콘택홀을 도시한 평면 SEM 사진.
도 3은 ArF 노광원을 이용한 포토리소그라피 공정을 적용하여 형성된 콘택홀 패턴을 도시한 평면 SEM 사진.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 콘택홀 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
40 : 기판 41: 불순물접합층
42 : 게이트절연막 43: 게이트 전도막
44 : 하드마스크 절연막 45a : 식각정지막
45b : 스페이서 46 : 제1절연막
47 : 플러그 48 : 제2절연막
49' : 금속희생하드마스크 50' : 반사방지막
51' : 포토레지스트 패턴 52 : 비트라인 콘택홀
상기의 목적을 달성하기 위해 본 발명은, 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계; 상기 플러그가 형성된 전면에 평탄화된 제2절연막과 금속희생막을 형성하는 단계; 상기 금속희생막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 금속희생막을 식각하여 금속희생하드마스크를 형성하는 단계; 적어도 상기 금속희생하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계; 및 상기 금속희생하드마스크를 제거하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은, ArF 등의 포토리소그라피 공정을 적용한 고집적 반도체소자 제조 공정 중 콘택홀(예컨대, 비트라인 콘택홀) 형성시 절연막 상부에 텅스텐 등의 희생하드마스크를 적용함으로써, 콘택홀 상부의 CD 확대를 방지하여 콘택홀 저면의 면적을 최대로 확보하고 콘택홀의 식각 프로파일을 개선한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체소자의 비트라인 콘택홀 형성 공정을 도시한 단면도이다.
도 4a는 기판(40)의 불순물접합층(41)과 콘택된 플러그(47)가 형성된 단면을 도시한다.
도 4a의 단면 형성 공정을 구체적으로 살펴보면, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(40) 상에 LOCOS 또는 STI 공정을 통해 필드산화막(도시하지 않음)을 형성하여 활성영역과 소자분리영역을 구분한다.
활성영역에 이웃하는 다수의 전도막패턴 예컨대, 게이트전극 패턴을 형성하는 바, 산화막 게열의 게이트절연막(42)을 증착하고, 그 상부에 텅스텐 등의 금속막, 텅스텐 질화막 같은 금속 질화막, 텅스텐 실리사이드 등의 금속 실리사이드 또는 폴리실리콘 등을 단독 또는 조합하여 게이트 전도막(43)을 증착한 다음, 질화막 계열의 하드마스크 절연막(44)을 증착한다.
이어서, 게이트전극 패턴 형성용 포토레지스트 패턴(도시하지 않음)을 형성한 다음, 게이트전극 패턴을 식각마스크로 하드마스크용 절연막과 게이트전도막(43) 및 게이트절연막(42)을 선택적으로 식각함으로써 게이트절연막(42)/게이트 전도막(43)/하드마스크 절연막(44)의 스택(적층) 구조를 이루는 게이트전극 패턴을 형성한다.
하드마스크 절연막(44)은 산화막과의 식각선택비를 갖는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열을 사용하는 것이 바람직하다.
이어서, 게이트전극 패턴이 형성된 전체 프로파일을 따라 질화막 계열의 식각정지막(45a)을 얇게 증착한다. 여기서, 식각정지막(45a)의 물질로 질화막 계열의 물질을 사용하는 이유는 후속 플러그 형성을 위한 SAC 식각 공정시 층간절연용 절연막으로 주로 사용되는 산화막과의 식각선택비를 얻을 수 있고, 또한 게이트전극 패턴의 식각 손실을 방지하기 위한 것이다.
여기서, 게이트전극 패턴 사이에 이온주입 마스크(도시하지 않음)를 이용한 이온주입 공정을 통해 소스/드레인 등의 불순물접합층(41)을 형성하는 구체적인 공정은 생략한다.
계속해서, 게이트전극 패턴과 기판(40) 상부를 충분히 덮으며 층간절연을 위해 산화막 계열의 제1절연막(46)을 형성한다.
여기서, 제1절연막(46)은 BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막, 등을 그 예로 들 수 있으며, 이들은 통상적으로 증착 후 소정의 온도에서 열처리하여 플로우시키는 공정이 수반된다.
또한, 제1절연막(46) 물질로 HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막 또는 APL(Advanced Planarization Layer)막을 사용할 수도 있다.
다음으로, 게이트전극 패턴 사이의 기판(40) 구체적으로, 기판(40) 표면의불순물접합층(41)과 후속 공정에 의해 상부에 형성될 소자간의 전기적 연결을 위한 콘택 플러그 형성을 위해 셀콘택 오픈마스크인 포토레지스트 패턴(도시하지 않음)를 형성한 다음, 포토레지스트 패턴을 식각마스크로 제1절연막(46)을 선택적으로 식각하여 게이트전극 패턴 사이의 불순물접합층(41)을 오픈시키는 콘택홀(도시하지 않음)을 형성한다.
이러한 SAC 식각 공정에 의해 식각정지막(45a)은 식각되어 오픈되는 콘택홀(48) 형성 영역에서 경사 프로파일을 갖도록 하며, 그 자신은 스페이서(45b) 형태로 게이트전극 패턴 측벽에 남는다.
전술한 제1절연막(46) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
여기서, 셀콘택 오픈마스크는 홀타입, 바타입 또는 티타입 등의 다양한 형태를 가질 수 있다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴을 제거한다. 한편, 포토레지스트 패턴과 제1절연막(46) 사이에는 난반사 방지를 위한 유기 계열의 반사방지막(Organic ARC)을 사용하나 도면의 간략화를 위해 생략하였다.
이어서, 오픈되어 노출된 불순물접합층(41)에 콘택되며 콘택홀을 충분히 매립하도록 폴리실리콘 또는 텅스텐(W) 등의 전도성 물질을 증착하여 전도성 물질막을 형성한다.
계속해서, CMP 또는 전면식각 등의 평탄화 공정을 실시하여 전도성 물질막을 평탄화되도록 제거하여 격리된(Isolated) 복수의 플러그(47)를 형성한다.
이 때, 제1절연막(46)은 하드마스크 절연막(44)이 노출되도록 제거되며, 플러그(47)는 하드마스크 절연막(44)과 제1절연막(46)이 실질적으로 동일한 높이가 되도록 한다.
계속해서, 도 4b에 도시된 바와 같이, 플러그(47)가 형성된 전면에 제2절연막(48)을 증착한 다음, 금속희생막(49)을 증착한다.
금속희생막(49)은 비트라인 콘택홀 형성시 콘택홀 상부에서의 CD 증대를 방지하기 위한 일종 하드마스크로서의 역할을 한다.
금속희생막(49)은 텅스텐을 포함하는 막 예컨대, 텅스텐막, 텅스텐질화막 또는 텅스텐 실리사이드를 사용하는 바람직하며, TiN 또한 사용이 가능하다. 여기서, 제2절연막(50)은 BPSG막, HTO막, MTO막, HDP산화막, TEOS막 또는 APL막을 이용한다.
노광시 난반사를 방지하고 포토레지스트와의 접착력 향상을 위해 금속희생막(49) 상에 반사방지막(50)을 도포한 다음, 반사방지막(50) 상에 비트라인 콘택홀 형성을 위한 포토레지스트 패턴(51)을 형성한다.
구체적으로, 반사방지막(50) 상에 ArF용 포토레지스트를 소정의 두께가 되도록 도포한 다음, 불화아르곤 노광원(도시하지 않음)과 콘택홀 패턴의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(51)을 형성한다.
여기서, 포토레지스트 패턴(51)은 원형 바형(Bar-type) 또는 티형(T-type) 등 다양한 형태가 가능하다.
이어서, 포토레지스트 패턴(51)을 식각마스크로 반사방지막(50)과 금속희생막을 식각하여 반사방지막(50')과 금속희생하드마스크(49')가 적층된 구조를 형성함으로써, 비트라인 콘택홀을 형성하기 위한 패턴 영역을 정의한다.
반사방지막(50')의 식각시, 캐소드의 온도를 -10℃ ∼ 15℃로 유지하며, 압력을 10-1Torr ∼ 10-5Torr로 유지하는 것이 바람직하다.
이 때 사용되는 가스는 CxFy(x,y는 1 ∼ 10)와 O2가 혼합된 가스를 사용하며, 식각 프로파일의 개선을 위해 Ar 등의 비활성 가스를 추가할 수도 있다.
패턴 형성시 포토레지스트 패턴(51')을 식각마스크로 하여 패턴(콘택홀) 형성 영역을 정의하는 첫번째의 식각 단계가 패턴 변형에 가장 큰 영향을 끼치게 된다.따라서, 전술한 바와 같이 저온의 온도에서 반사방지막(50')을 식각함으로써 포토레지스트 패턴(51')의 변형을 최소화할 수 있다.
SF6의 경우 ArF용 포토레지스트에 대한 어택을 최소화할 수 있으므로, 금속희생막(50')의 식각시에는 SF6/N2의 혼합 가스를 사용한다.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(51')과 반사방지막(50')을 식각한다. 이 때, 주로 O2가스를 사용하므로, 반사방지막(50')은 O2에 대한 식각률이 높은 유기(Organic) 계열을 사용하는 것이 바람직하다.
한편, 포토레지스트 스트립 공정은 후속 패턴 형성 후 제거할 수도 있다.
이어서, 금속희생하드마스크(49')를 식각마스크로 제2절연막(48)을 식각하여 플러그(47)를 노출시키는 콘택홀(52, 비트라인 콘택홀)을 형성한다.
이 때, 금속희생하드마스크(49') 식각시 포토레지스트 패턴의 패턴 변형을 방지할 수 있고, 이로 인해 절연막(48) 식각시 수직에 가까운 식각 프로파일을 얻을 수 있으며, 콘택홀(52) 상부의 CD 확대를 방지할 수 있다.
전술한 제2절연막(48) 식각시에는 통상의 SAC 공정시 사용하는 불소계플라즈마 예컨대, C2F4, C2F6, C3F8, C4F6, C5F8또는 C5F10등의 CxFy(x,y는 1 ∼ 10)를 주식각가스로 하며, 여기에 SAC 공정시 폴리머를 발생시키기 위한 가스 즉, CH2F2, C3HF5또는 CHF3등의 가스를 첨가하며, 이 때 캐리어 가스로 He, Ne, Ar 또는 Xe 등의 비활성 가스를 사용한다.
이어서, 잔류하는 금속희생하드마스크(49')를 습식 식각 공정을 통해 제거한다.
전술한 바와 같이 이루어지는 본 발명은, 비트라인 콘택홀 형성시 텅스텐 등의 금속희생하드마스크를 절연막 상부에 사용함으로써, 절연막 식각시 콘택홀 상부의 CD가 증대되는 현상을 억제할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 일실시예에서 제시한 비트라인 콘택홀 형성 공정 뿐만아니라 스토리지노드 콘택홀 또는 금속배선 형성을 위한 비아홀 형성 공정에도 응용이 가능하다.
상술한 바와 같은 본 발명은, 콘택홀 상부의 넓어짐 현상과 콘택 저면의 면적 축소를 방지할 수 있어, 궁극적으로 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.

Claims (9)

  1. 이웃하는 다수의 도전패턴이 형성된 기판 상에 제1절연막을 형성하는 단계;
    상기 제1절연막을 관통하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계;
    상기 플러그가 형성된 전면에 평탄화된 제2절연막과 금속희생막을 형성하는 단계;
    상기 금속희생막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 상기 금속희생막을 식각하여 금속희생하드마스크를 형성하는 단계;
    적어도 상기 금속희생하드마스크를 식각마스크로 상기 제2절연막을 식각하여 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계; 및
    상기 금속희생하드마스크를 제거하는 단계
    를 포함하는 반도체소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 포토레지스트 패턴은 ArF 또는 F2노광원을 이용한 포토리소그라피 공정을 통해 형성하는 것을 특징으로 하는 반도체소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속희생막은, 텅스텐막, 텅스텐질화막, 텅스텐 실리사이드 또는 TiN막 중 어느 하나인 것을 특징으로 하는 반도체소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 금속희생막을 식각하는 단계에서, SF6/N2의 혼합 가스를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항에 있어서,
    상기 플러그를 형성하는 단계는,
    상기 도전패턴 사이를 오픈시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 채우는 전도성 물질을 증착하는 단계; 및
    상기 상기 도전패턴 상부가 노출되는 식각 타겟으로 상기 전도성 물질과 상기 제1절연막을 제거하여 평탄화시키는 단계
    를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  6. 제 1 항에 있어서,
    상기 도전패턴은, 게이트전극 패턴인 것을 특징으로 하는 반도체소자 제조 방법.
  7. 제 6 항에 있어서,
    상기 콘택홀는, 비트라인 콘택홀인 것을 특징으로 하는 반도체소자 제조 방법.
  8. 제 1 항에 있어서,
    상기 금속희생하드마스크를 형성하는 단계 후, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
  9. 제 1 항에 있어서,
    상기 콘택홀을 형성하는 단계 후, 상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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