KR100847838B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체 기판에 배치된 복수개의 워드라인들과, 각 워드라인의 일 방향에 인접한 제 1 워드라인과 당해 워드라인 사이에 형성된 스페이서 절연막과, 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이에 채워지고, 워드라인들 및 스페이서 절연막을 덮는 층간절연막과, 워드 라인의 일 측벽에 인접한 기판에 정의된 소오스 영역 및 워드 라인의 타 측벽에 인접한 기판에 정의된 드레인 영역을 포함하며, 스페이서 절연막은 상기 소오스 영역이 정의된 인접한 워드라인들 사이에 형성된 것을 특징으로 한다.
갭필, 보이드, 스페이서

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and Method of Fabricating the Same}
도 1은 종래기술에 따른 반도체 장치의 단면도.
도 2는 본 발명의 구현예에 따른 반도체 장치의 평면도.
도 3은 도 2의 I-I를 따라 본 단면도.
도 4 및 도 6은 본 발명의 구현예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5 및 도 7은 본 발명의 구현예에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로 워드라인 사이가 층간절연막으로 갭필된 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 고집적화가 진행되면서, 패턴들 사이의 공간은 더욱 협소해지고, 이들 공간을 배선간의 층간 절연을 위한 층간절연막으로 채우는 것이 점점 어 려워지고 있다.
특히, 반도체 장치에서 최소 선폭 및 피치로 형성되는 셀 어레이에서, 워드라인들 사이의 간격은 급격히 축소되 고 있으며, 이들 사이의 간격은 워드라인의 측벽에 형성된 스페이서 패턴으로 인해 갭필이 용이하지 않을 수준으로 매우 작다.
플래시 기억 장치에서, 워드라인은 그 구조상 수직 크기가 커 워들인들 사이의 갭은 종횡비가 다른 디바이스에 비해 높다. 더욱이, 워드라인의 상부폭에 비해 하부폭이 큰 프로파일을 가지기 때문에, 기판에 근접한 부분에서 워드라인들 사이의 간격이 좁아 층간절연막이 완전히 갭필되지 못하고 보이드를 형성하는 문제가 있다.
도 1은 종래의 반도체 장치의 단면도이다.
도 1을 참조하면, 플래시 기억 장치를 예를 들면, 반도체 기판(10) 상에 소자분리막(12)이 형성되어 활성영역들을 한정하고, 활성영역들 및 소자분리막의 상부를 가로질러 복수개의 워드라인들(14)이 배치된다. 워드라인들(14)은 일 방향에 인접한 워드라인과의 간격은 좁고, 반대 방향에 인접한 워드라인과의 간격은 상대적으로 넓다. 워드라인들 사이의 간격이 좁은 부분은 소오스 영역이 형성되는 영역으로, 콘택 패턴이 형성되지 않기 때문에 간격을 최소화할 수 있고, 워드라인들 사이의 간격이 넓은 부분은 들인 영역이 형성되어 비트라인 콘택이 접속된다.
워드라인들 사이의 소오스 영역들을 워드라인과 평행한 방향으로 연결하기 위해서, 간격이 좁은 부분의 소자분리막이 제거되고, 워드라인들(14)의 양측에 스페이서 절연막(16s, 16d)이 형성되어 있다. 간격이 좁은 부분에 형성된 스페이서 절연막(16s)은 이웃한 워드라인들 사이의 갭을 채우고, 간격이 넓은 부분에 형성된 스페이서 절연막(16d)은 워드라인들 사이의 갭의 폭을 줄이는데 기여한다.
워드라인(14) 및 스페이서 절연막(16s, 16d)이 형성된 기판의 전면에 층간절연막(20)이 형성되어 있다. 층간 절연막(20)은 워드라인들 상의 갭 영역을 완전히 채우도록 형성되어야 한다. 그러나, 도시된 것과 같이, 스페이서 절연막(16d)로 인해 워드라인들(14) 사이의 간격이 작아졌고, 워드라인의 프로파일도 하부로 갈수록 폭이 넓어져, 기판 부근에서 층간 절연막(20)에 보이드가 형성될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 워드라인들 사이의 갭에 층간절연막이 완전히 채워진 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 워드라인들 사이의 갭에 보이드가 형성되지 않은 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 일 방향에 스페이서 절연막을 가지는 반도체 장치를 제공한다.
이 장치는 반도체 기판에 배치된 복수개의 워드라인들과, 각 워드라인의 일 방향에 인접한 제 1 워드라인과 당해 워드라인 사이에 형성된 스페이서 절연막과, 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이에 채워지고, 워드라인들 및 스페이서 절연막을 덮는 층간절연막과, 워드 라인의 일 측벽에 인접한 기판에 정의된 소오스 영역 및 워드 라인의 타 측벽에 인접한 기판에 정의된 드레인 영역을 포함하며, 스페이서 절연막은 상기 소오스 영역이 정의된 인접한 워드라인들 사이에 형성된 것을 특징으로 한다.
본 발명에서, 워드라인의 일 측벽에는 스페이서 절연막이 형성되고, 다른 측 벽에는 스페이서 절연막이 형성되지 않아, 워드라인들 사이의 층간 절연막이 완전히 채워질 수 있는 갭이 제공된 것이 특징이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 일 방향에 스페이서 절연막을 가지는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체 기판에 복수개의 워드라인들을 형성하는 단계와, 워드라인들의 양 측벽에 스페이서 절연막을 형성하는 단계와, 각 워드라인의 일 방향에 인접한 제 1 워드라인과 당해 워드라인 사이에 형성된 스페이서 절연막을 가리고 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이의 스페이서 절연막이 노출된 스페이서 마스크막을 형성하는 단계와, 스페이서 마스크막을 식각마스크로 사용하여 노출된 스페이서 절연막을 제거하고, 스페이서 절연막이 노출된 기판의 전면에 층간절연막을 형성하여 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이를 채우는 단계를 포함하며, 상기 스페이서 마스크막은 상기 워드라인들과 평행하게 배치되어, 인접한 워드라인들 사이의 반도체 기판을 덮는 것을 특징으로 한다.
본 발명은 워드라인의 일 측벽에 형성된 스페이서 절연막은 남겨두고, 다른 측벽에 형성된 스페이서 절연막은 제거함으로써 층간절연막이 완전히 채워질 수 있는 충분한 공간을 제공하는 것이 특징이다.
이하 첨부된 도면을 참조하여 본 발명의 구현예를 설명하도록 한다.
(구현예)
도 2는 본 발명의 구현예에 따른 반도체 장치의 평면도이고, 도 3은 도 2의 I-I'를 따라 본 단면도이다.
도 2 및 도 3을 참조하면, 반도체 기판(50)에 소자분리막(52)이 형성되어 복 수개의 활성영역을 한정하고, 소자분리막(52) 및 활성영역들의 상부를 가로질러 복수개의 워드라인들(54)이 배치되어 있다. 워드라인들(54)은 간격이 좁게 배치된 것과 간격이 넓게 배치된 것이 번갈아 배치되어 있다. 간격이 좁은 영역은 소오스 영역이 형성된 영역으로서, 이 영역에서 소자분리막이 제거되어 반도체 기판의 표면(52s)이 워드라인(54)와 평행하게 노출되어 공통소오스라인을 구성한다. 워드라인들 간격이 넓은 부분은 드레인 영역이 형성되는 영역으로서, 이 부분의 활성영역에 각각 비트라인 콘택(62)이 접속되어 있다.
본 발명에서, 소오스 영역이 형성되는 워드라인들 사이의 영역에 스페이서 절연막(56s)이 형성되어 있고, 드레인 영역이 형성되는 워드라인들의 간격이 넓은 부분에는 스페이서 절연막(56s)이 형성되지 않아 워드라인들 사이의 갭 영역의 종횡비가 낮은 것이 특징이다.
기판의 전면에 층간절연막(60)이 형성되고, 층간절연막(60)은 워드라인들 사이의 갭을 채운다. 소오스 영역이 형성된 워드라인들의 간격이 좁은 부분에서, 각 워드라인의 측벽에 형성된 스페이서 절연막(56s)은 서로 접촉되어, 워드라인들 사이의 갭이 스페이서 절연막(56s)으로 채워질 수 있다. 따라서, 이 부분에서는 종횡기와 관계없이 층간절연막이 갭에 채워지지 않아도 되기 때문에 보이드가 형성될 우려가 없고, 종래에 스페이서 절연막으로 인해 종횡비가 커진 워드라인들 사이의 갭에는 본 발명에서 스페이서 절연막이 형성되지 않기 때문에 종횡비가 종래에 비해 낮아져 보이드의 발생이 억제될 수 있다.
도 4 내지 도 7은 본 발명의 구현예에 따른 반도체 장치의 제조 방법을 설명 하기 위한 도면들이다.
도 4를 참조하면, 반도체 기판(50)에 소자분리막(52)을 형성하여 활성영역을 한정하고, 상기 활성영역 및 소자분리막 상부를 가로지르는 복수개의 평행한 워드라인들(54)을 형성한다. 상기 워드라인들(54)은 하부의 폭이 상부의 폭보다 큰 프로파일을 가질 수 있다. 예컨대, 90nm 선폭의 워드라인을 형성할 때 워드라인들 사이의 거리는 상부가 121nm인데 비해 하부는 93nm일 수 있다.
플래시 기억 장치에서, 워드라인은 활성영역에 공통 소오스 영역이 형성될 부분에서 간격이 좁고, 활성영역이 드레인 영역이 형성될 부분에서 간격이 넓다. 또한, 소오스 영역들을 워드라인과 평행한 방향으로 연결하기 위해서 자기정렬 소오스 공정이 실시되어, 소오스 영역들 사이의 소자분리막이 제거되어 기판(52s)이 노출된다.
자기정렬 소오스 공정에 사용되는 소오스 마스크막은 도 5에 도시된 것과 같이, 2개의 워드라인들을 하나의 그룹으로 묶어, 워드라인 그룹을 동시에 덮어 이웃한 워드라인들 사이의 드레인 영역이 형성된 반도체 기판을 덮는다. 이 때, 소오스 마스크막(55)는 워드라인들이 넓게 배치된 부분에 형성되어 워드라인들의 간격이 좁은 부분의 반도체 기판을 노출시킨다.
소오스 마스크막(55)을 이용하여 워드라인들 사이의 소자분리막(52)을 제거하여 기판표면(52s)을 노출시킨다. 계속해서, 소오스 마스크(55)을 제거하고 워드라인들(54)의 양 측벽에 스페이서 절연막(56s, 56d)을 형성한다. 워드라인들의 간격이 좁은 소오스 영역에서 이웃한 워드라인들의 측벽에 형성된 스페이서 절연막(56s)은 서로 연결되어 워드라인들 사이의 갭을 채우고, 워드라인들의 간격이 넓은 드레인 영역에서 이웃한 워드라인들의 측벽에 형성된 스페이서 절연막(56s)은 워드라인들 사이의 갭 폭을 줄여 종횡비가 높인다.
도 6을 참조하면, 폭이 좁은 부분에 형성된 스페이서 절연막(56s)을 덮고, 이웃한 워드라인들과 평행하게 배치되며, 워드라인들에 일부 오버랩된 스페이서 마스크막(58)을 형성한다. 도 7에 도시된 것과 같이, 스페이서 마스크막(58)은 소오스 마스크막(55)의 반전 패턴에 해당한다. 즉, 스페이서 마스크막(58)은 소오스 마스크막(55)으로 덮인 부분은 노출시키고, 노출된 부분은 덮는다. 따라서, 스페이서 마스크막(58) 및 소오스 마스크막(55)은 동일한 레티클을 이용하여, 포지티브 포토레지스트 및 네가티브 포토레지스트를 각각 사용함으로써 추가 레티클 제작없이 공정을 진행할 수 있다.
예컨대, 기판에 네가티브 포토레지스트막을 형성하고, 소오스 마스크막(55) 형성에 상용된 레티클을 이용하여 네가티브 포토레지스트막을 노광한다. 포토레지스트막을 현상하여 노광된 부분을 남기고 노광되지 않은 부분은 제거한다. 여기서 노광된 부분은 소오스 마스크막(55)에서 노출된 부분이 되고 스페이서 마스크막(58)에서는 가려진 부분이 된다.
계속해서, 도 6을 참조하면, 스페이서 마스크막(58)을 식각마스크로 사용하여 워드라인들 사이의 간격이 넓은 부분의 스페이서 절연막(56d)을 제거한다. 이어서 도시하지는 않았지만, 스페이서 마스크막(58)을 제거하고 기판의 전면에 층간 절연막을 형성하여 워드라인(54) 사이의 갭을 채운다.
본 발명에서, 워드라인들(54) 사이의 간격이 넓은 부분에 형성되어 갭의 종횡비를 높이는데 영향을 주는 스페이서 절연막(56d)을 제거함으로써, 갭 영역에 층간절연막이 완전히 채워지도록 할 수 있으며, 보이드 발생없이 층간 절연막이 워드라인들 사이의 갭 영역에 채우짐으로써 소자 특성 저하를 막을 수 있다.
상술한 것과 같이, 본 발명은 종횡비가 커지는데 영향을 줄 수 있는 스페이서 절연막을 제거함으로써, 워드라인들 사이의 갭 영역의 종횡비를 낮출 수 있고, 워드라인들 사이의 갭 영역에 층간절연막을 완전히 채워지도록 하여 보이드의 발생을 막을 수 있다.

Claims (7)

  1. 반도체 기판에 배치된 복수개의 워드라인들;
    각 워드라인의 일 방향에 인접한 제 1 워드라인과 당해 워드라인 사이에 형성된 스페이서 절연막;
    각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이에 채워지고, 상기 워드라인들 및 상기 스페이서 절연막을 덮는 층간절연막;
    상기 워드 라인의 일 측벽에 인접한 기판에 정의된 소오스 영역; 및
    상기 워드 라인의 타 측벽에 인접한 기판에 정의된 드레인 영역을 포함하며, 상기 스페이서 절연막은 상기 소오스 영역이 정의된 인접한 워드라인들 사이에 형성된 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제1항에서,
    반도체 기판에 형성되어 복수개의 활성영역을 한정하는 소자분리막을 더 포함하되,
    상기 워드라인들은 상기 활성영역들 및 상기 소자분리막의 상부를 가로질러 배치되고, 각 워드라인의 일 측벽에 인접한 부분의 소자분리막은 제거되어 활성영역이 연결된 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판에 복수개의 워드라인들을 형성하는 단계;
    상기 워드라인들의 양 측벽에 스페이서 절연막을 형성하는 단계;
    각 워드라인의 일 방향에 인접한 제 1 워드라인과 당해 워드라인 사이에 형성된 스페이서 절연막을 가리고, 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이의 스페이서 절연막이 노출된 스페이서 마스크막을 형성하는 단계;
    상기 스페이서 마스크막을 식각마스크로 사용하여 상기 노출된 스페이서 절연막을 제거하는 단계; 및
    상기 스페이서 절연막이 노출된 기판의 전면에 층간절연막을 형성하여 각 워드라인의 타 방향에 인접한 제 2 워드라인과 당해 워드라인 사이를 채우는 단계를 포함하며,
    상기 스페이서 마스크막은 상기 워드라인들과 평행하게 배치되어, 인접한 워드라인들 사이의 반도체 기판을 덮는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제4항에 있어서,
    상기 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 워드라인들과 평행하게 배치되어 상기 워드워드라인들의 일 측벽에 인접한 반도체 기판을 덮는 소오스 마스크막을 형성하는 단계; 및
    상기 소오스 마스크막을 식각마스크로 사용하여 상기 워드라인들의 타 측벽에 인접한 부분의 소자분리막을 제거하는 단계를 더 포함하되, 상기 스페이서 마스크막은 상기 소오스 마스크막의 반전 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에서,
    상기 스페이서 마스크막을 형성하는 단계는,
    상기 반도체 기판에 네가티브 포토레지스트막을 도포하는 단계;
    상기 소오스 마스크막 형성을 위한 레티클을 이용하여 상기 포토레지스트막을 노광하는 단계;
    상기 포토레지스트막을 현상하여 상기 소오스 마스크막으로 덮인 영역이 노출된 스페이서 마스크막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036546A (ja) * 1998-07-21 2000-02-02 Nec Corp 不揮発性半導体メモリ装置及びその製造方法
KR20050002392A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
WO2005067048A2 (en) 2003-12-31 2005-07-21 Intel Corporation Contactless flash memory array
KR20060038586A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 반도체 소자 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7435648B2 (en) * 2006-07-26 2008-10-14 Macronix International Co., Ltd. Methods of trench and contact formation in memory cells

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000036546A (ja) * 1998-07-21 2000-02-02 Nec Corp 不揮発性半導体メモリ装置及びその製造方法
KR20050002392A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
WO2005067048A2 (en) 2003-12-31 2005-07-21 Intel Corporation Contactless flash memory array
KR20060038586A (ko) * 2004-10-30 2006-05-04 주식회사 하이닉스반도체 반도체 소자 제조 방법

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