KR20050002392A - 반도체소자의 폴리실리콘 플러그 형성방법 - Google Patents
반도체소자의 폴리실리콘 플러그 형성방법 Download PDFInfo
- Publication number
- KR20050002392A KR20050002392A KR1020030043770A KR20030043770A KR20050002392A KR 20050002392 A KR20050002392 A KR 20050002392A KR 1020030043770 A KR1020030043770 A KR 1020030043770A KR 20030043770 A KR20030043770 A KR 20030043770A KR 20050002392 A KR20050002392 A KR 20050002392A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- polysilicon
- interlayer insulating
- acid
- polysilicon plug
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 94
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 94
- 238000000034 method Methods 0.000 title claims abstract description 72
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 76
- 239000010410 layer Substances 0.000 claims abstract description 39
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 238000005498 polishing Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 8
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 13
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 12
- KRKNYBCHXYNGOX-UHFFFAOYSA-N citric acid Chemical compound OC(=O)CC(O)(C(O)=O)CC(O)=O KRKNYBCHXYNGOX-UHFFFAOYSA-N 0.000 claims description 12
- 239000002002 slurry Substances 0.000 claims description 12
- OFOBLEOULBTSOW-UHFFFAOYSA-N Propanedioic acid Natural products OC(=O)CC(O)=O OFOBLEOULBTSOW-UHFFFAOYSA-N 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 9
- VZCYOOQTPOCHFL-UHFFFAOYSA-N trans-butenedioic acid Natural products OC(=O)C=CC(O)=O VZCYOOQTPOCHFL-UHFFFAOYSA-N 0.000 claims description 9
- VZCYOOQTPOCHFL-OWOJBTEDSA-N Fumaric acid Chemical compound OC(=O)\C=C\C(O)=O VZCYOOQTPOCHFL-OWOJBTEDSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 8
- AEMRFAOFKBGASW-UHFFFAOYSA-N Glycolic acid Chemical compound OCC(O)=O AEMRFAOFKBGASW-UHFFFAOYSA-N 0.000 claims description 6
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical group Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 6
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 6
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 6
- 239000003002 pH adjusting agent Substances 0.000 claims description 6
- 239000005368 silicate glass Substances 0.000 claims description 6
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- VZCYOOQTPOCHFL-UPHRSURJSA-N maleic acid Chemical compound OC(=O)\C=C/C(O)=O VZCYOOQTPOCHFL-UPHRSURJSA-N 0.000 claims description 5
- 239000011976 maleic acid Substances 0.000 claims description 5
- 239000007800 oxidant agent Substances 0.000 claims description 5
- 239000001530 fumaric acid Substances 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- BJEPYKJPYRNKOW-REOHCLBHSA-N (S)-malic acid Chemical compound OC(=O)[C@@H](O)CC(O)=O BJEPYKJPYRNKOW-REOHCLBHSA-N 0.000 claims description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims description 3
- FEWJPZIEWOKRBE-JCYAYHJZSA-N Dextrotartaric acid Chemical compound OC(=O)[C@H](O)[C@@H](O)C(O)=O FEWJPZIEWOKRBE-JCYAYHJZSA-N 0.000 claims description 3
- 238000013313 FeNO test Methods 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- KDYFGRWQOYBRFD-UHFFFAOYSA-N Succinic acid Natural products OC(=O)CCC(O)=O KDYFGRWQOYBRFD-UHFFFAOYSA-N 0.000 claims description 3
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 claims description 3
- 229910008484 TiSi Inorganic materials 0.000 claims description 3
- BJEPYKJPYRNKOW-UHFFFAOYSA-N alpha-hydroxysuccinic acid Natural products OC(=O)C(O)CC(O)=O BJEPYKJPYRNKOW-UHFFFAOYSA-N 0.000 claims description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 3
- WPYMKLBDIGXBTP-UHFFFAOYSA-N benzoic acid Chemical compound OC(=O)C1=CC=CC=C1 WPYMKLBDIGXBTP-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- KDYFGRWQOYBRFD-NUQCWPJISA-N butanedioic acid Chemical compound O[14C](=O)CC[14C](O)=O KDYFGRWQOYBRFD-NUQCWPJISA-N 0.000 claims description 3
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 3
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 239000000460 chlorine Substances 0.000 claims description 3
- 239000008119 colloidal silica Substances 0.000 claims description 3
- 229910021485 fumed silica Inorganic materials 0.000 claims description 3
- 239000001630 malic acid Substances 0.000 claims description 3
- 235000011090 malic acid Nutrition 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 235000006408 oxalic acid Nutrition 0.000 claims description 3
- 239000011975 tartaric acid Substances 0.000 claims description 3
- 235000002906 tartaric acid Nutrition 0.000 claims description 3
- 239000005711 Benzoic acid Substances 0.000 claims description 2
- 235000010233 benzoic acid Nutrition 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000000126 substance Substances 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 235000011054 acetic acid Nutrition 0.000 description 3
- 235000015165 citric acid Nutrition 0.000 description 3
- 150000007524 organic acids Chemical class 0.000 description 3
- 230000002378 acidificating effect Effects 0.000 description 2
- WXBLLCUINBKULX-UHFFFAOYSA-N benzoic acid Chemical compound OC(=O)C1=CC=CC=C1.OC(=O)C1=CC=CC=C1 WXBLLCUINBKULX-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- OORRCVPWRPVJEK-UHFFFAOYSA-N 2-oxidanylethanoic acid Chemical compound OCC(O)=O.OCC(O)=O OORRCVPWRPVJEK-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000007522 mineralic acids Chemical class 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- HJSRRUNWOFLQRG-UHFFFAOYSA-N propanedioic acid Chemical compound OC(=O)CC(O)=O.OC(=O)CC(O)=O HJSRRUNWOFLQRG-UHFFFAOYSA-N 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계와, 상기 적층패턴의 측벽에 스페이서를 형성하는 단계와, 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계와, 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계와, 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계와, 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계와, 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계와, 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법을 개시한다.
Description
본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 더욱 상세하게는 연마되는 속도가 서로 다른 두 개의 층간절연막을 이용하여 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성하는 방법에 관한 것이다.
일반적으로 고집적 반도체소자를 제조하기 위하여 콘택 플러그로서 폴리실리콘 플러그를 널리 사용하고 있다. 이러한 폴리실리콘 플러그는 콘택홀이 형성된 반도체기판 상에 폴리실리콘막을 증착한 다음, 반도체기판 전면에 증착된 폴리실리콘막을 CMP 처리하여 형성하고 있다.
도 1a는 워드라인 패턴 형성후의 평면도이고, 도 1b는 폴리실리콘 플러그 콘택 형성후의 평면도이며, 도 2a 내지 도 2e는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 공정 단면도이다.
이때, I은 셀 영역을 나타내고, II는 주변회로영역을 나타낸다.
도 2a는 도 1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도이다.
도 2a를 참조하면, 셀 영역(I)과 주변회로 영역(II)을 구비한 반도체기판 (10) 상부에 워드라인(12)과 하드마스크막(14)의 적층패턴을 형성한다. 이때, 하드마스크막(14)은 질화막으로 형성되고, 그 두께는 t1이다.
다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(12)과 하드마스크막(14)의 적층패턴 측벽에 스페이서(16)를 형성한다.
다음, 상기 구조의 전체표면 상부에 CMP 공정에 의해 평탄화된 층간절연막 (18)을 형성한다. 이때, 층간절연막(18)은 산화막으로 형성되고, 그 두께는 하드마스크막(14)으로부터 t2이다.
도 2b는 도 1b의 B-B' 단면을 나타낸다.
도 2b를 참조하면, 랜딩 플러그 콘택마스크를 식각마스크로 층간절연막(18)을 식각하여 폴리실리콘 플러그 콘택홀(20)을 형성한다. 여기서, 도 1b에 도시된 "C" 영역은 층간절연막(18)이 식각됨으로써 폴리실리콘 플러그 콘택홀(20)이 형성된 영역을 나타내고, "D" 영역은 폴리실리콘 플러그 콘택홀(20)이 형성되지 않는 영역을 나타낸다.
"C" 영역의 워드라인(12)과 하드마스크막(14)의 적층패턴은 폴리실리콘 플러그 콘택홀(20) 형성시 노출되기 때문에 하드마스크막(14)의 상부가 일부 제거되어, 하드마스크막(14)의 두께가 t1보다 작은 t3로 감소되고, "D" 영역의 층간절연막 (18)은 CMP 공정에 의해 일부가 제거되어 폴리실리콘 플러그 콘택홀(20) 형성 후 층간절연막(18)의 두께가 t2보다 작은 t4로 감소된다.
도 2c를 참조하면, 상기 구조의 전체표면 상부에 폴리실리콘막(22)을 증착한다. 이때, "C" 영역과 "D" 영역은 이전 공정차이로 인해 t5 만큼의 단차가 존재한다. 즉, 폴리실리콘막(22)은 폴리실리콘 플러그 콘택홀(20) 내에서 t5 만큼의 단차가 형성되고, 하드마스크막(14)으로부터 t6의 두께를 갖는다.
도 2d를 참조하면, 셀 영역(I)의 폴리실리콘막(22)은 그 상부의 일부가 제거되도록 하고, 주변회로 영역(II)의 폴리실리콘막(22)은 모두 제거되도록 폴리실리콘막(22)을 전면식각한다.
도 2e를 참조하면, 셀 영역(I)의 하드마스크막(14)을 연마방지막으로 하여 셀 영역(II)의 하드마스크막(14)이 노출될 때까지, 산화막과 질화막에 대한 연마속도가 비슷한 슬러리를 사용하여 셀 영역(I)의 폴리실리콘막(22)과 주변회로 영역(II)의 층간절연막(18)에 CMP 공정을 실시한다. 폴리실리콘막(22)을 P1 영역과 P2 영역으로 분리시키기 위해서는 적어도 t6 만큼의 제거공정을 실시해야 한다.
이때, 산성의 CMP 슬러리를 사용하기 때문에 피노키오 디펙트는 발생하지 않지만, 주변회로 영역(II)의 경우 층간절연막(18)의 연마속도가 빨라서 쉽게 제거되어, 이에 따라 하드마스크막(14)의 마진이 부족하여 워드라인(12)이 쉽게 노출된다.
도 3은 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 워드라인이 노출된 상태를 나타내는 SEM 사진으로, "E" 로 표시된 부분에서 보이는 바와 같이 주변회로영역(II)에서 워드라인 상부의 하드마스크막 손실로 인해 워드라인이 노출되었음을 알 수 있다.
이와 같이, 워드라인이 노출되면 후속공정에서 정렬 오차(misalignment)가 유도되고, 워드라인 배선과 스토리지 노드 콘택간의 브리지(bridge)가 형성되거나 누설 전류가 증가하여 소자의 페일(fail)을 유도하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로, CMP 공정에 의해 폴리실리콘막이 제거될 때에 주변회로 영역의 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성하기 위한 반도체소자의 폴리실리콘 플러그 형성방법을 제공하는 것을 목적으로 한다.
도 1a는 워드라인 패턴 형성후의 평면도.
도 1b는 폴리실리콘 플러그 콘택 형성후의 평면도.
도 2a 내지 도 2e는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.
도 3은 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 워드라인이 노출된 상태를 나타내는 SEM 사진.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 30 : 반도체기판 12, 32 : 워드라인
14, 34 : 하드마스크막 16, 36 : 스페이서
18, 38 : 층간절연막 20, 44 : 폴리실리콘 플러그 콘택홀
22, 46 : 폴리실리콘막 24, 48 : 폴리실리콘 플러그
40 : 층간절연막 42 : 감광막 패턴
I : 셀 영역 II: 주변회로 영역
상기 목적을 달성하기 위한 본 발명의 반도체소자의 폴리실리콘 플러그 형성방법은
(a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;
(b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;
(c) 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계;
(d) 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계;
(d) 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계;
(e) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계;
(f) 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계; 및
(g) 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함한다.
상기 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성방법에 있어서,
상기 워드라인은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 및 TiSix막으로 이루어진 군으로부터 선택되는 것과,
상기 워드라인 패턴은 염소 가스(Cl2) 또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성되는 것과,
상기 하드마스크막은 질화막인 것과,
상기 스페이서는 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막을 전면 식각하는 공정으로 형성되는 것과,
상기 제 1 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막 및 ALD (atomic layer deposition) 산화막으로 이루어진 군으로부터 선택되는 것과,
상기 제 2 층간절연막은 고밀도 플라즈마 산화막으로, TEOS(tetraethyl ortho silicate), SiH4및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착되는 것과,
상기 (d) 단계의 제 2 층간절연막 증착 후 H2, O2, O3, N2O 또는 H2/O2혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리하는 공정을 더 포함하는 것과,
상기 (d) 단계의 제 2 층간절연막 증착 후 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하는 공정을 더 포함하는 것과,
상기 (d) 단계에서 폴리실리콘 플러그 콘택홀은 C4F8을 소스로 사용하는 자기정열콘택 공정에 의해 형성되는 것과,
상기 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 것과,
상기 (g) 단계는 50 내지 500nm 크기의 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 연마제를 0.5 내지 10중량%; H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군으로부터 선택되는 산화제를 0.01 내지 10중량%; 염산(hydrochloric acid), 질산(nitric acid), 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid)및 이들의 혼합물로 이루어진 군으로부터 선택되는 pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 슬러리를 사용하여 수행하는 것과,
상기 슬러리는 하드마스크막, 제 2 층간절연막, 제 1 층간절연막 및 폴리실리콘막에 대한 식각선택비가 하드마스크막 : 제 2 층간절연막 : 제 1 층간절연막 : 폴리실리콘막 = 1 : 1∼10 : 2∼20 : 1∼10인 것과,
상기 (g) 단계는 연마 압력을 1 내지 10psi로 하고, 테이블 회전수를 10 내지 100rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 1000fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 4a 내지 도 4f는 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도이다.
이때, I은 셀 영역을 나타내고, II는 주변회로 영역을 나타낸다.
도 4a는 도 1a의 A-A' 단면상에 층간절연막을 증착한 상태를 나타낸 단면도이다.
도 4a를 참조하면, 셀 영역(I)과 주변회로 영역(II)을 구비한 반도체기판 (30) 상부에 워드라인(32)과 하드마스크막(34)의 적층패턴을 형성한다.
이때, 하드마스크막(34)은 질화막으로 형성되고, 그 두께는 t1이다.
워드라인(32)은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 또는TiSix막으로 이루어지도록 하고, 워드라인(32) 패턴은 염소 가스(Cl2)또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성하는 것이 바람직한데, 이는 후속공정에서 형성될 게이트 산화막에 대하여 고선택비를 갖도록 하기 위함이다.
다음, 상기 구조의 전체표면 상부에 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막 (미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(32)과 하드마스크막(34)의 적층패턴 측벽에 스페이서(36)를 형성한다.
다음, 상기 구조의 전체표면 상부에 CMP 공정에 의해 평탄화된 층간절연막 (38)을 형성한다. 이때 층간절연막(38)은 매립특성이 우수한 BPSG(boron phosphorous silicate glass) 산화막 또는 PSG(phosphorous silicate glass) 산화막 등과 같은 도프트(doped) 산화막을 증착하거나, 과산화수소(H2O2)와 사일렌 (SiH4)을 반응 소스로 이용하는 저압 화학기상증착 방법을 이용하여 유동성을 가진 APL(advanced planarization layer) 산화막을 증착하거나, ALD(atomic layer deposition) 산화막을 증착하여 형성한다.
다음, 상기 층간절연막(38) 상부에 동종의 슬러리를 사용할 경우 층간절연막 (38) 보다 연마되는 속도가 2배 이상 낮은 고밀도 플라즈마 산화막을 증착하여 층간절연막(40)을 형성한다.
이때 형성되는 층간절연막(40)에 의해 전체 층간절연막(38,40)의 두께는 하드마스크막(34)으로부터 t7이다.
상기 고밀도 플라즈마 산화막은 TEOS(tetraethyl ortho silicate), SiH4및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는 하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착한다. 여기서, a 및 b는 0 ≤a ≤4, 0 ≤b ≤4의 조건을 만족하는 정수이다.
다음, H2, O2, O3, N2O 또는 H2/O2혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리 공정을 수행하거나, 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하여 후속 열처리 공정을 수행하여 층간절연막(40)의 막질이 치밀해지도록 한다.
도 4b를 참조하면, 상기 층간절연막(40) 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 주변회로 영역(II)의 층간절연막 (40) 상부에 감광막 패턴(42)을 형성한다.
도 4c는 도 1b의 B-B' 단면을 나타낸다.
도 4c를 참조하면, 상기 감광막 패턴(42)을 마스크로 층간절연막(38,40)을 선택적으로 식각하여 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀(44)을 형성하되, 상기 콘택홀 영역에 상기 적층패턴이 존재하도록 한다.
상기 폴리실리콘 플러그 콘택홀(44)은 산화막의 선택비를 높이기 위하여C4F8을 소스로 사용하는 자기정열콘택(self aligned contact) 공정을 이용하여 상기 적층패턴 사이의 층간절연막(38)을 제거하여 형성한다.
여기서, 도 1b에 도시된 "C" 영역은 층간절연막(38)이 식각됨으로써 폴리실리콘 플러그 콘택홀(44)이 형성된 영역을 나타내고, "D" 영역은 폴리실리콘 플러그 콘택홀(44)이 형성되지 않는 영역을 나타낸다.
"C" 영역의 워드라인(32)과 하드마스크막(34)의 적층패턴은 폴리실리콘 플러그 콘택홀(44) 형성시 노출되기 때문에 하드마스크막(34)의 상부가 일부 제거되어 그 두께가 t1보다 작은 t3로 감소되고, "D" 영역의 층간절연막(38,40)은 폴리실리콘 플러그 콘택홀(44) 형성시 상부의 층간절연막(40)의 손실로 인하여 그 두께가 t7보다 작은 t8로 감소된다.
도 4d를 참조하면, 상기 구조의 전체표면 상부에 t10 만큼의 두께로 폴리실리콘막(46)을 증착한다. 이때, "C" 영역과 "D" 영역은 이전 공정차이로 인해 t9 만큼의 단차가 존재한다. 즉, 폴리실리콘막(46)은 폴리실리콘 플러그 콘택홀(44) 내에서 t9 만큼의 단차가 형성되고, 하드마스크막(34)으로부터 t11의 두께를 갖는다.
폴리실리콘막(46)은 SiH4또는 Si2H6을 소스로 사용하여 형성한 것으로 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 도핑 폴리실리콘막인 것이 바람직하다.
도 4e를 참조하면, 주변회로 영역(II)의 층간절연막(40)을 연마방지막으로하여 셀 영역(I)의 폴리실리콘막(46)은 일부가 제거되도록 하고, 주변회로 영역 (II)의 폴리실리콘막(46)은 모두 제거되도록 전체 폴리실리콘막(46)을 전면식각하는데, 여기서는 연마되는 속도가 낮은 층간절연막(40)에 의한 연마지연 효과를 이용한다. 폴리실리콘막(46)은 폴리실리콘 플러그 콘택홀(44) 내에서 하드마스크막 (34)으로부터 t12의 두께를 갖는다.
도 4f를 참조하면, 셀 영역(I)의 하드마스크막(34)을 연마방지막으로 하여 셀 영역(I)의 하드마스크막(34)이 노출될 때까지, 셀 영역(I)의 폴리실리콘막(46)과 주변회로 영역(II)의 층간절연막(40)에 CMP 공정을 실시하여 폴리실리콘막(46), 층간절연막(38,40) 및 소정 두께의 하드마스크막(34)을 제거한다. 이때, 폴리실리콘막(46)을 P1 영역과 P2 영역으로 분리시키기 위해서는 적어도 t11 만큼의 제거공정을 실시해야 한다.
그 결과, P1 영역과 P2 영역이 완전히 분리된 폴리실리콘 플러그(48)가 형성된다. 이때, 최종 하드마스크막(34)의 두께는 t13으로, 주변회로 영역(II)의 하드마스크막(34)의 손실이 발생하지 않아 워드라인(32)이 노출되지 않는다.
상기 CMP 공정은 50 내지 500nm 크기의 연마제를 0.5 내지 10중량% 포함하고, 산화제를 0.01 내지 10중량% 포함하며, pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 중성 또는 산성의 슬러리를 사용하여, 연마 압력을 1 내지 10psi로 하고, 회전형 장비를 사용하는 경우 테이블 회전수를 10 내지 100rpm으로 하며, 선형 장비를 사용하는 경우 테이블 이동속도를 100 내지 1000fpm로 하는 조건하에서 하드 패드를 사용하여 수행하는 것이 바람직하다.
상기 슬러리는 연마제로 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물을 사용하는 것이 바람직하고, 산화제로 H2O2, H5IO6, FeNO3또는 이들의 혼합물을 사용하는 것이 바람직하며, pH 조절제로 염산(hydrochloric acid) 또는 질산(nitric acid) 등의 무기산이나 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid) 또는 벤조산(benzoic acid) 등의 유기산을 사용하는 것이 바람직하다.
상기 pH 조절제로 유기산을 사용하는 경우, 유기산이 질화막에 대한 친화도를 갖기 때문에 질화막의 연마속도를 저하시키는 작용을 한다.
상기 슬러리는 하드마스크막(34), 층간절연막(40), 층간절연막(38) 및 폴리실리콘막(46)에 대하여 하드마스크막(34) : 층간절연막(40) : 층간절연막(38) : 폴리실리콘막(46) = 1 : 1∼10 : 2∼20 : 1∼10의 식각선택비를 갖는다.
이상에서 설명한 바와 같이, 본 발명에서는 연마속도 높은 층간절연막을 먼저 증착한 후, 이보다 2배 이상 연마속도가 낮은 다른 층간절연막을 증착함으로써, 주변회로 영역에 연마속도가 낮은 층간절연막을 남긴 상태에서 폴리실리콘막을 증착한 후 CMP 공정을 수행하여 워드라인 전극이 노출되지 않는 폴리실리콘 플러그를형성할 수 있다. 그 결과, 후속공정에서 정렬 오차를 유도하지 않고, 워드라인 배선과 스토리지 노드 콘택간의 브리지를 형성시키지 않으며, 누설 전류가 발생하지 않으므로 소자의 페일을 방지할 수 있다.
Claims (18)
- (a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;(b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;(c) 상기 구조의 전체표면 상부에 제 1 층간절연막을 형성한 후 평탄화하는 단계;(d) 상기 평탄화된 제 1 층간절연막 상부에 제 1 층간절연막보다 연마되는 속도가 2배 이상 낮은 제 2 층간절연막을 형성하는 단계;(d) 상기 제 2 층간절연막 및 제 1 층간절연막을 선택적으로 식각하여 상기 셀 영역에 폴리실리콘 플러그 콘택홀 영역을 정의하는 폴리실리콘 플러그 콘택홀을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계;(e) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계;(f) 상기 주변회로 영역의 제 2 층간절연막이 노출될 때까지 상기 폴리실리콘막을 전면식각하는 단계; 및(g) 상기 결과물 전면에 CMP 공정을 상기 셀 영역의 하드마스크막이 노출될 때까지 수행하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 워드라인은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 및 TiSix막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 워드라인 패턴은 염소 가스(Cl2) 또는 사염화탄소 가스(CCl4)를 소스로 하는 플라즈마 에치 공정으로 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 하드마스크막은 질화막인 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 스페이서는 질화막, TEOS(tetraethyl ortho silicate) 산화막 또는 SiH4를 반응 소스로 하여 저압 화학기상증착 방법으로 증착한 산화막을 전면 식각하는 공정으로 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제 1 항에 있어서,상기 제 1 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, PSG(phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막 및 ALD(atomic layer deposition) 산화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 제 2 층간절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 (d) 단계의 제 2 층간절연막 증착 후 H2, O2, O3, N2O 또는 H2/O2혼합가스 분위기 하에서 500 내지 1200℃의 온도에서 5 내지 40분간 후속 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 (d) 단계의 제 2 층간절연막 증착 후 600 내지 1000℃의 온도에서 5 내지 20초간 RTP(Rapid Thermal Processing) 처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 7 항에 있어서,상기 고밀도 플라즈마 산화막은 TEOS(tetraethyl ortho silicate), SiH4및 SiHa(CH3)b로 이루어진 군으로부터 선택되는 하나 이상의 반응 소스와, N2, N2O, NH3, O2, O3, Ar, He 및 NF3로 이루어진 군으로부터 선택되는 하나 이상의 식각 소스를 이용하는 화학기상증착 방법으로 증착되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법 (단, a 및 b는 0 ≤a ≤ 4, 0 ≤b ≤4의 조건을 만족하는 정수).
- 제 1 항에 있어서,상기 (d) 단계에서 폴리실리콘 플러그 콘택홀은 C4F8을 소스로 사용하는 자기정열콘택 공정에 의해 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 (g) 단계는 50 내지 500nm 크기의 연마제를 0.5 내지 10중량%, 산화제를 0.01 내지 10중량%, pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체소자 폴리실리콘 플러그 형성방법.
- 제 13 항에 있어서,상기 연마제는 콜로이달 실리카(SiO2), 퓸드 실리카(SiO2), 알루미나(Al2O3), 세리아(CeO2), 지르코니아(ZrO2) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 13 항에 있어서,상기 산화제는 H2O2, H5IO6, FeNO3및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 13 항에 있어서,상기 pH 조절제는 염산(hydrochloric acid), 질산(nitric acid), 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
- 제 13 항에 있어서,상기 슬러리는 하드마스크막, 제 2 층간절연막, 제 1 층간절연막 및 폴리실리콘막에 대한 식각선택비가 하드마스크막 : 제 2 층간절연막 : 제 1 층간절연막 : 폴리실리콘막 = 1 : 1∼10 : 2∼20 : 1∼10인 것을 특징으로 하는 반도체소자 폴리실리콘 플러그 형성방법.
- 제 1 항에 있어서,상기 (g) 단계는 연마 압력을 1 내지 10psi로 하고, 테이블 회전수를 10 내지 100rpm(revolutions per minute) 또는 테이블 이동속도를 100 내지 1000fpm(feet per minute)으로 하는 조건하에서 하드 패드를 사용하여 수행하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043770A KR100492783B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체소자의 폴리실리콘 플러그 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0043770A KR100492783B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체소자의 폴리실리콘 플러그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050002392A true KR20050002392A (ko) | 2005-01-07 |
| KR100492783B1 KR100492783B1 (ko) | 2005-06-07 |
Family
ID=37217924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0043770A KR100492783B1 (ko) | 2003-06-30 | 2003-06-30 | 반도체소자의 폴리실리콘 플러그 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100492783B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847838B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
-
2003
- 2003-06-30 KR KR10-2003-0043770A patent/KR100492783B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100847838B1 (ko) * | 2006-12-29 | 2008-07-23 | 동부일렉트로닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100492783B1 (ko) | 2005-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7429637B2 (en) | Compositions including perhydro-polysilazane used in a semiconductor manufacturing process and methods of manufacturing semiconductor devices using the same | |
| KR100621888B1 (ko) | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 | |
| JP5063135B2 (ja) | 半導体素子の製造方法 | |
| US6849539B2 (en) | Semiconductor device and method of fabricating the same | |
| JP4538272B2 (ja) | 湿式洗浄によるアタックを防止できる半導体装置の製造方法 | |
| US7018924B2 (en) | CMP slurry compositions for oxide films and methods for forming metal line contact plugs using the same | |
| KR100596834B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| CN114093806B (zh) | 一种半导体结构的制作方法 | |
| JP2004056130A (ja) | 半導体素子のコンタクトプラグの形成方法 | |
| KR100492783B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| JP2006148052A (ja) | 半導体素子の格納電極形成方法 | |
| KR100596277B1 (ko) | 반도체 소자 및 그의 절연막 형성 방법 | |
| KR20080084293A (ko) | 반도체 소자의 제조방법 | |
| KR100764452B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| US20050136590A1 (en) | Method for forming capacitor of semiconductor device | |
| KR100224788B1 (ko) | 반도체 소자의 제조방법 | |
| KR100520609B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| KR100680953B1 (ko) | 반도체 소자의 도전 플러그 형성방법 | |
| KR20050003606A (ko) | 반도체소자의 층간절연막 형성방법 | |
| KR100670746B1 (ko) | 반도체소자의 소자분리막 형성 방법 | |
| KR100576452B1 (ko) | 반도체소자의 폴리실리콘 플러그 형성방법 | |
| KR100576462B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR20020002538A (ko) | 반도체소자의 콘택플러그 형성 방법 | |
| KR20050067476A (ko) | 캐패시터의 제조 방법 | |
| KR20050011870A (ko) | 반도체 소자의 층간 절연막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |