JP5063135B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造技術に関し、特に、５０ｎｍ以下の線幅を有する半導体素子の微細パターンの形成方法に関する。
現在、半導体素子の製造に用いられる露光装置の限界のため、即ち６０ｎｍより狭い線幅の形成が不可能であるため、６０ｎｍ以下の線幅を有する半導体素子の製造時には、二重露光法（ｄｏｕｂｌｅ ｅｘｐｏｓｅ ｔｅｃｈｎｉｑｕｅ）を採用している。しかし、二重露光法において、２回目の露光時のオーバーレイ値によって、感光膜パターンの線幅（Ｄｅｖｅｌｏｐ Ｉｎｓｐｅｃｔｉｏｎ Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）の変化が発生する。このとき、５０ｎｍ技術において、感光膜パターンの線幅のスペック（ｓｐｅｃ、仕様）を±５ｎｍ以下の精度と仮定すると、露光装置のオーバーレイ制御能力が±５ｎｍ以下でなければならないが、現在の技術では実現が不可能である。また、２回目の露光後の感光膜パターン形状もよくない。このような問題を改善するため、スペーサを用いてパターンサイズを減少させる技術を採用している。
図１Ａ〜図１Ｄは、スペーサを用いてパターンサイズを減少させる、従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。
まず、図１Ａに示すように、セル領域と周辺回路領域とを含む半導体基板上に、被エッチング層１１を形成する。
この後、被エッチング層１１上に、幅８０ｎｍの第１酸化膜１２を形成する。このとき、隣接する第１酸化膜１２の間隔は１００ｎｍである。
次いで、第１酸化膜１２の側壁に、幅１０ｎｍの窒化膜スペーサ１３を形成する。
続いて、図１Ｂに示すように、窒化膜スペーサ１３の間を埋め込むために、窒化膜スペーサ１３を覆うように第２酸化膜１４を蒸着する。
さらに、図１Ｃに示すように、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、第１酸化膜１２、第２酸化膜１４、及び窒化膜スペーサ１３を研磨する。同図の符号「１２Ａ」、「１３Ａ」及び「１４Ａ」はそれぞれ、化学的機械的研磨後の第１酸化膜、窒化膜スペーサ、及び第２酸化膜を表す。
続いて、図１Ｄに示すように、リン酸を用いて、化学的機械的研磨後の窒化膜スペーサ１３Ａを除去する。これにより、被エッチング層１１を少なくとも５０ｎｍ以下にパターニングするためのハードマスク１５が形成される。即ち、ハードマスク１５は、化学的機械的研磨後の第１酸化膜１２Ａ及び第２酸化膜１４Ａで構成される。
しかし、上述した従来技術に係る半導体素子の微細パターンの形成方法では、次のような問題が発生する。
即ち、図１Ｃに示したように、第２酸化膜１４を蒸着した後に行われる化学的機械的研磨時、セル領域と周辺回路領域との平坦化が不均一になるという問題が発生する。その理由は、第１酸化膜１２及び第２酸化膜１４のように、同じ系列の酸化膜に化学的機械的研磨を行うことから、研磨の制御が難しく、均一な膜を形成することができないからである。このような問題が生じることは、図２からも明らかである。図２は、化学的機械的研磨を用いて半導体素子の微細パターンを形成した後における、セル領域及び周辺回路領域の断面を示す電子顕微鏡写真である。同図に示すように、化学的機械的研磨後、セル領域の厚さＨ１は１０５６Å程度であり、周辺回路領域の厚さＨ２は５６１Å程度であった。このように、セル領域と周辺回路領域との平坦化が均一にならない。
そこで、本発明は、上記した従来技術の問題を解決するためになされたものであり、その目的は、スペーサを用いた微細パターンの形成工程において、化学的機械的研磨時に生じる不均一を最小化することができる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、５０ｎｍ以下のパターンサイズを有する微細パターンを安定的に形成することができる半導体素子の製造方法を提供することにある。
上記目的を達成するための一観点では、本発明は、被エッチング層上に、第１ハードマスク、第１パッド層、及び第２パッド層の順に積層された複数のエッチングマスクパターンを形成するステップと、前記エッチングマスクパターンの両側壁に、前記第１パッド層と同じ物質からなるスペーサを形成するステップと、前記エッチングマスクパターン間を埋め込むまで、全面に、前記第１ハードマスクとは異なり、且つ、前記第２パッド層と同じ物質からなる第２ハードマスクを形成するステップと、前記第１パッド層が露出するまで、前記第２ハードマスクを平坦化させるステップと、前記第１パッド層及び前記スペーサを除去するステップと、残留する前記第１ハードマスク及び第２ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングするステップとを含む半導体素子の製造方法を提供する。
また、上記目的を達成するための別の観点では、本発明は、被エッチング層上に、第１ハードマスク、第１パッド層、及び第２パッド層の順に積層された複数のエッチングマスクパターンを形成するステップと、前記エッチングマスクパターンの両側壁に、前記第１パッド層と同じ物質からなるスペーサを形成するステップと、前記エッチングマスクパターン間を埋め込むまで、全面に、前記第１ハードマスクとは異なり、且つ、前記第２パッド層と同じ物質からなる第２ハードマスクを形成するステップと、前記第２パッド層が露出するまで、前記第２ハードマスクを平坦化させるステップと、前記第１パッド層が露出するまで、前記第２パッド層及び前記第２ハードマスクの一部を除去するステップと、前記第１パッド層及び前記スペーサを除去するステップと、残留する前記第１ハードマスク及び前記第２ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングするステップとを含む半導体素子の製造方法を提供する。
本発明によれば、セル領域及び周辺回路領域を均一に平坦化することができる。また、所望の幅、例えば５０ｎｍ以下のパターンサイズを得るためのハードマスクを得ることができる。
さらに、本発明の方法で形成したハードマスクをゲート配線工程のような工程に適用することにより、工程マージンの確保及びコスト低減という効果を得ることができ、所望の線幅の素子を得ることができるため、半導体素子の信頼性及び安定性を確保することができる。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
＜第１の実施形態＞
図３Ａ〜図３Ｆは、本発明の第１の実施形態に係る半導体素子の製造方法を説明するための断面図である。
まず、図３Ａに示すように、セル領域と周辺回路領域とを含む半導体基板（図示せず）を準備し、その半導体基板上に被エッチング層２１を形成し、さらに被エッチング層２１上に複数のエッチングマスクパターンを形成する。
エッチングマスクパターンは、第１ハードマスク層２２、第１パッド層２３、及び第２パッド層２４を備える。第１ハードマスク層２２、第１パッド層２３、及び第２パッド層２４は、それぞれポリシリコン、窒化物系物質、及び酸化物系物質を含むため、以下、ポリシリコン膜２２、窒化膜２３、及び第１酸化膜２４とする。
このとき、ポリシリコン膜２２は、リン（Ｐ）の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３でドープされたドープト（ｄｏｐｅｄ）ポリシリコン膜として形成する。例えば、ＳｉＨ４ガスを用いて、５１０℃〜５９０℃の範囲内の温度において、１．３３Ｐａ〜１２Ｐａ（１０ｍＴｏｒｒ〜９０ｍＴｏｒｒ）の範囲の圧力で３０分〜９０分間処理を行い、３００Å〜１０００Åの範囲の厚さにポリシリコン膜２２を形成する。このとき、ＳｉＨ４の流量は、５０ｓｃｃｍ〜１５０ｓｃｃｍの範囲とする。また、ポリシリコン膜２２の形成前、蒸着チャンバに対して、４分〜６分間安定化処理を行う。このとき、安定化処理は、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間で行う。
窒化膜２３は、Ｎ２ガスを用いて、ＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、７１０℃〜８００℃の範囲内の温度において、１．３３Ｐａ〜１２Ｐａ（１０ｍＴｏｒｒ〜９０ｍＴｏｒｒ）の範囲の圧力で２０分〜５０分間処理を行い、１００Å〜１０００Åの範囲の厚さに形成する。このとき、Ｎ２ガスの流量は、５ｓｃｃｍ〜１００ｓｃｃｍの範囲とする。他の方法として、窒化膜２３は、ＳｉＨ４及びＮＨ３の混合ガスを用いて、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法により、３００℃〜８００℃の範囲内の温度において、０．５３Ｐａ〜１．２Ｐａ（４ｍＴｏｒｒ〜９ｍＴｏｒｒ）の範囲の圧力で２０分〜５０分間処理を行い、１００Å〜１０００Åの範囲の厚さに形成することができる。このとき、ＳｉＨ４の流量は、５ｓｃｃｍ〜１００ｓｃｃｍの範囲とする。また、窒化膜２３の形成前、蒸着チャンバに対して、２分〜４分間安定化処理を行う。このとき、安定化処理は、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間で行う。
第１酸化膜２４は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）ガスとＯ２のソースガスとを用いて、３００℃〜８００℃の範囲内の温度において、０．５３Ｐａ〜１．２Ｐａ（４ｍＴｏｒｒ〜９ｍＴｏｒｒ）の範囲の圧力で処理を行い、１００Å〜１０００Åの範囲の厚さに形成する。このとき、ＴＥＯＳガスの流量を５ｓｃｃｍ〜５００ｓｃｃｍの範囲とし、蒸着率を１００Å／ｓｅｃとする。また、第１酸化膜２４の形成前に、蒸着チャンバに対して、２分〜４分間安定化処理を行う。このとき、安定化処理は、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間で行う。
次いで、第１酸化膜２４上に、フォトレジストパターン２５を形成する。
次いで、フォトレジストパターン２５をエッチングバリア層として、第１酸化膜２４、窒化膜２３、及びポリシリコン膜２２をエッチングする。
このとき、第１酸化膜２４のエッチングは、流量が１００ｓｃｃｍ〜２００ｓｃｃｍの範囲のＣＦ４、流量が１００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＣＨＦ３、及び流量が３００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＯ２の混合ガス、０．５３Ｐａ〜２．６７Ｐａ（４ｍＴｏｒｒ〜２０ｍＴｏｒｒ）の範囲のチャンバ圧力、４００Ｗ〜８００Ｗの範囲の高周波プラズマを用いて行う。
窒化膜２３のエッチングは、流量が１００ｓｃｃｍ〜２００ｓｃｃｍの範囲のＣＦ４、流量が１００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＣＨＦ３、及び流量が３００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＯ２の混合ガス、１．３３Ｐａ〜４Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）の範囲のチャンバ圧力、４００Ｗ〜８００Ｗの範囲の高周波プラズマを用いて行う。
ポリシリコン膜２２のエッチングは、流量が１００ｓｃｃｍ〜２００ｓｃｃｍの範囲のＣｌ２、流量が１００ｓｃｃｍ〜２００ｓｃｃｍの範囲のＯ２、流量が１００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＨＢｒ、及び流量が３００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＡｒの混合ガス、０．５３Ｐａ〜２．６７Ｐａ（４ｍＴｏｒｒ〜２０ｍＴｏｒｒ）の範囲のチャンバ圧力、４００Ｗ〜８００Ｗの範囲の高周波プラズマを用いて行う。
このとき、第１酸化膜２４、窒化膜２３、及びポリシリコン膜２２の積層構造の幅は８０ｎｍであり、パターンの間隔は１００ｎｍである。
次に、図３Ｂに示すように、フォトレジストパターン２５（図３Ａ参照）を除去した後、第１酸化膜２４、窒化膜２３、及びポリシリコン膜２２の積層構造を含んで基板の全面に、スペーサ用窒化膜を蒸着し、これをエッチバックして、第１酸化膜２４、窒化膜２３、及びポリシリコン膜２２の積層構造の側壁に、１０ｎｍの幅を有する窒化膜スペーサ２６を形成する。スペーサ用窒化膜は、流量が５ｓｃｃｍ〜１００ｓｃｃｍの範囲のＮ２ガス、７１０℃〜８００℃の範囲の蒸着温度、１．３３Ｐａ〜１２Ｐａ（１０ｍＴｏｒｒ〜９０ｍＴｏｒｒ）の範囲のチャンバ圧力、２０分〜５０分の範囲の蒸着時間、２分〜４分の範囲の安定化時間、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間を有するＬＰ−ＣＶＤ法により処理を行うか、若しくは流量が５ｓｃｃｍ〜１００ｓｃｃｍの範囲のＳｉＨ４及びＮＨ３の混合ガス、３００℃〜８００℃の範囲の蒸着温度、０．５３Ｐａ〜１．２Ｐａ（４ｍＴｏｒｒ〜９ｍＴｏｒｒ）の範囲のチャンバ圧力、１００Å／ｓｅｃの蒸着率、２分〜４分の範囲の安定化時間、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間を有するＰＥ−ＣＶＤ法により処理を行い、１００Å〜５００Åの範囲の厚さに形成する。スペーサ用窒化膜のエッチバックは、流量が１００ｓｃｃｍ〜２００ｓｃｃｍの範囲のＣＦ４、流量が１００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＣＨＦ３、及び流量が３００ｓｃｃｍ〜４００ｓｃｃｍの範囲のＯ２の混合ガス、１．３３Ｐａ〜４Ｐａ（１０ｍＴｏｒｒ〜３０ｍＴｏｒｒ）の範囲のチャンバ圧力、４００Ｗ〜８００Ｗの範囲の高周波プラズマを用いて行い、窒化膜スペーサ２６を形成する。
次に、図３Ｃに示すように、窒化膜スペーサ２６を含む基板の全面に、第２ハードマスク層２７を蒸着する。第２ハードマスク層２７は、酸化物系物質を含むため、以下、第２酸化膜２７とする。このとき、第１酸化膜２４、窒化膜２３、及びポリシリコン膜２２の積層構造の間は、第２酸化膜２７によって埋め込まれる。ここで、第２酸化膜２７は、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜として形成する。例えば、第２酸化膜２７は、流量が５０ｓｃｃｍ〜５００ｓｃｃｍの範囲のＳｉＨ４、Ｏ２、及びＨｅのソースガス、６００℃〜８００℃の範囲の蒸着温度、０．５３Ｐａ〜１．２Ｐａ（４ｍＴｏｒｒ〜９ｍＴｏｒｒ）の範囲の処理圧力、５０Å／ｓｅｃ〜１００Å／ｓｅｃの範囲の蒸着率、２分〜４分間の範囲の安定化時間、５℃／ｍｉｎのランプアップ時間、５℃／ｍｉｎのランプダウン時間を用いて、１５００Å〜４０００Åの範囲の厚さに形成する。
次に、図３Ｄに示すように、第２酸化膜２７を含む基板に対する第１平坦化処理を行い、第１酸化膜２４及び第２酸化膜２７を選択的に平坦化させる。ここで、第１平坦化処理は、低選択性スラリー（ｌｏｗ ｓｅｌｅｃｔｉｖｉｔｙ ｓｌｕｒｒｙ）を用いた化学的機械的研磨処理である。ここで、低選択性スラリーを用いた化学的機械的研磨は、１０ｐＨ〜１４ｐＨの範囲のヒュームドシリカ（ｆｕｍｅｄ ｓｉｌｉｃａ）、１５０ｍＬ／ｍｉｎ〜２５０ｍＬ／ｍｉｎの範囲のスラリーを用いて行う。
次いで、窒化膜２３を平坦化停止膜として平坦化させる第２平坦化処理を行う。これは、高選択性スラリー（ｈｉｇｈ ｓｅｌｅｃｔｉｖｉｔｙ ｓｌｕｒｒｙ）を用いた化学的機械的研磨処理である。ここで、高選択性スラリーは、６ｐＨ〜８ｐＨの範囲のＣｅＯ２、第１酸化膜：窒化膜の選択比を５０〜１００：１として行う。このとき、厚さ２０Å〜２００Åの範囲の窒化膜２３が除去される。
そして、窒化膜２３を平坦化停止膜として用いる理由は、セル領域と周辺回路領域との均一な平坦化のためである。同図の符号「２６Ａ」及び「２７Ａ」は、それぞれ化学的機械的研磨処理された後の窒化膜スペーサ及び第２酸化膜を表す。
次に、図３Ｅに示すように、平坦化停止膜として用いられた窒化膜２３、及び化学的機械的研磨処理された後の窒化膜スペーサ２６Ａは、リン酸を用いたウェットエッチングにより除去する。ここで、窒化膜２３及び窒化膜スペーサ２６Ａは、１０分〜３０分の範囲の洗浄時間を有するリン酸（Ｈ３ＰＯ４）洗浄処理、及び後続工程として５分〜３０分の範囲の洗浄時間を有するｈｏｔ−ＳＣ１（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）洗浄処理により除去する。
このとき、窒化膜２３の下層であるポリシリコン膜２２には、このウェットエッチングによる損失は発生しない。
次に、図３Ｆに示すように、被エッチング層２１上に、ポリシリコン膜２２及び第２酸化膜２７Ａ（図３Ｅ参照）のパターンのみが存在する基板に対して、ｈｏｔ−ＳＣ１洗浄を行い、ポリシリコン膜２２及び第２酸化膜２７Ａの幅を調節し、被エッチング層２１をパターニングするための最終的なハードマスクパターンを形成する。図３Ｆの符号「２２Ａ」及び「２７Ｂ」は、それぞれ、最終的なハードマスクパターンを構成する調節後のポリシリコン膜及び第２酸化膜を表す。
＜第２の実施形態＞
図４Ａ及び図４Ｂは、本発明の第２の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。
まず、図３Ａ〜図３Ｃを用いて上記で説明した処理と同様の処理を行った後、図４Ａに示すように、第２酸化膜３７を含む基板に対する平坦化処理を行い、第１酸化膜３４及び第２酸化膜３７を選択的に除去する。このときの平坦化処理は、低選択性スラリーを用いた化学的機械的研磨処理である。具体的には、平坦化処理は、１５０ｍＬ／ｍｉｎ〜２５０ｍＬ／ｍｉｎの範囲のスラリー、及び１０ｐＨ〜１４ｐＨの範囲のヒュームドシリカ（低選択性スラリー）を用いた化学的機械的研磨により行う。図４Ａの符号「３１」、「３２」、「３３」、及び「３６」は、それぞれ被エッチング層、ポリシリコン膜、窒化膜、及びスペーサを表す。
次に、図４Ｂに示すように、残留する第１酸化膜３４、窒化膜３３及びスペーサ３６を、ＢＯＥ溶液（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ、ＨＦとＮＨ４Ｆとを混合した溶液）とリン酸とを用いて、１つの装置内で除去する。このとき、第１酸化膜３４の除去は、ＢＯＥ溶液を用いて、５分〜３０分の範囲の洗浄時間で行い、スペーサ３６及び窒化膜３３の除去は、リン酸溶液を用いて、１０分〜３０分の範囲の洗浄時間で行う。
この後、被エッチング層３１上に、ポリシリコン膜３２及び第２酸化膜３７（図４Ａ参照）のパターンのみが存在する基板に対して、ｈｏｔ−ＳＣ１を用いて洗浄を行い、ポリシリコン膜３２及び第２酸化膜３７の幅を調節し、被エッチング層３１をパターニングするための最終的なハードマスクパターンを形成する。図４Ｂの符号「３２Ａ」及び「３７Ａ」は、それぞれ、最終的なハードマスクパターンを構成する調節後のポリシリコン膜及び第２酸化膜を表す。
図５は、上記した本発明の実施形態によって形成された半導体素子の微細パターンの一例を示す電子顕微鏡写真である。
同図を参照すると、セル領域の厚さＨ３は５１９Åであり、周辺回路領域の厚さＨ４は４９６Åであり、セル領域と周辺回路領域とが比較的均一に平坦化されていることが分かる。
上述のように、本発明では、半導体素子の微細パターンを形成するための平坦化処理において、セル領域と周辺回路領域とのハードマスクの形成時、単一物質のハードマスクではなく、酸化膜／窒化膜／ポリシリコン膜の積層構造を有するハードマスクを形成する。ここで、第１の実施形態では、窒化膜を平坦化停止膜としてセル領域と周辺回路領域との均一な平坦化を実現し、第２の実施形態では、リン酸を用いて窒化膜を除去し、セル領域と周辺回路領域との均一な平坦化を実現する。このとき、それぞれの実施形態において、下層のポリシリコン膜は、窒化膜の除去時に影響を受けず、所望の幅（５０ｎｍ以下のパターンサイズを得るための）のハードマスクを得ることができる。
本発明では、上記したように多層構造の予備ハードマスクをパターニングして微細パターンを得るためのハードマスクを形成する。
したがって、上記したハードマスクをゲート配線工程のような工程に適用することにより、工程マージンの確保及びコスト低減という効果を得ることができ、所望の線幅の素子を得ることができるため、半導体素子の信頼性及び安定性を確保することができる。
以上、実施形態を用いて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成後における、セル領域及び周辺回路領域の断面を示す電子顕微鏡写真である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第１の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の実施形態によって形成された半導体素子の微細パターンの一例の断面を示す電子顕微鏡写真である。
符号の説明
２１、３１ 被エッチング層
２２、３２ ポリシリコン膜（第１ハードマスク層）
２３、３３ 窒化膜（第１パッド層）
２４、３４ 第１酸化膜（第２パッド層）
２５ フォトレジストパターン
２６、３６ スペーサ
２７、３７ 第２酸化膜（第２ハードマスク層）

Claims (13)

  1. 被エッチング層上に、第１ハードマスク、第１パッド層、及び第２パッド層の順に積層された複数のエッチングマスクパターンを形成する第１ステップと、
    前記エッチングマスクパターンの両側壁に、前記第１パッド層と同じ物質からなるスペーサを形成する第２ステップと、
    前記エッチングマスクパターン間を埋め込むまで、全面に、前記第１ハードマスクとは異なり、且つ、前記第２パッド層と同じ物質からなる第２ハードマスクを形成する第３ステップと、
    前記第１パッド層が露出するまで、前記第２ハードマスクを平坦化させる第４ステップと、
    前記第１パッド層及び前記スペーサを除去する第５ステップと、
    残留する前記第１ハードマスク及び第２ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングする第６ステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記第２ハードマスクを平坦化させる前記第４ステップが、
    前記第２パッド層の一部が残留する範囲で平坦化処理を行う第１平坦化ステップと、
    該第１平坦化ステップの後に、前記第１パッド層を平坦化停止膜として平坦化処理を行う第２平坦化ステップと
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第２パッド層が、酸化膜又はＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜で形成され、
    前記第１パッド層が、窒化膜で形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記第１平坦化ステップが、低選択性スラリーを用いた化学的機械的研磨を行うステップであり、
    前記第２平坦化ステップが、高選択性スラリーを用いた化学的機械的研磨を行うステップであることを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記低選択性スラリーを用いた前記化学的機械的研磨が、研磨粒子としてヒュームドシリカを含み、懸濁液の水素イオン濃度が１０ｐＨ〜１４ｐＨの範囲のスラリーを用いて、スラリーの注入割合が１５０ｍＬ／ｍｉｎ〜２５０ｍＬ／ｍｉｎの範囲で行われ、
    前記高選択性スラリーを用いた前記化学的機械的研磨が、研磨粒子としてＣｅＯ ２ を含み、懸濁液の水素イオン濃度が６ｐＨ〜８ｐＨの範囲であり、第２パッド層：第１パッド層の選択比が５０〜１００：１であるスラリーを用いて行われることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記第１ハードマスクが、ポリシリコン膜で形成され、
    前記第２ハードマスクが、酸化膜で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記第１パッド層及び前記スペーサを除去する前記第５ステップが、リン酸（Ｈ３ＰＯ４）を用いて、１０分〜３０分間行われる洗浄処理と、５分〜３０分間行われるｈｏｔ−ＳＣ１（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）洗浄処理とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記窒化膜が、２０Å〜２００Åの範囲の厚さで除去されることを特徴とする請求項３に記載の半導体素子の製造方法。
  9. 被エッチング層上に、第１ハードマスク、第１パッド層、及び第２パッド層の順に積層された複数のエッチングマスクパターンを形成する第１ステップと、
    前記エッチングマスクパターンの両側壁に、前記第１パッド層と同じ物質からなるスペーサを形成する第２ステップと、
    前記エッチングマスクパターン間を埋め込むまで、全面に、前記第１ハードマスクとは異なり、且つ、前記第２パッド層と同じ物質からなる第２ハードマスクを形成する第３ステップと、
    前記第２パッド層が露出するまで、前記第２ハードマスクを平坦化させる第４ステップと、
    前記第１パッド層が露出するまで、前記第２パッド層及び前記第２ハードマスクの一部を除去する第５ステップと、
    前記第１パッド層及び前記スペーサを除去する第６ステップと、
    残留する前記第１ハードマスク及び前記第２ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングする第７ステップと
    を含むことを特徴とする半導体素子の製造方法。
  10. 前記第２ハードマスクを平坦化させる前記第４ステップが、研磨粒子としてヒュームドシリカを含み、懸濁液の水素イオン濃度が１０ｐＨ〜１４ｐＨの範囲のスラリーを用いて、スラリーの注入割合が１５０ｍＬ／ｍｉｎ〜２５０ｍＬ／ｍｉｎの範囲で、化学的機械的研磨により行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 前記第２パッド層が、酸化膜又はＨＤＰ酸化膜で形成され、
    前記第１パッド層が、窒化膜で形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
  12. 前記第１パッド層、前記第２パッド層、及び前記スペーサを除去する前記第５及び第６ステップが、同じチャンバ内で同時に行われることを特徴とする請求項９に記載の半導体素子の製造方法。
  13. 前記第１ハードマスクが、ポリシリコン膜で形成され、
    前記第２ハードマスクが、酸化膜で形成されることを特徴とする請求項９に記載の半導体素子の製造方法。
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