JP5063135B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造技術に関し、特に、50nm以下の線幅を有する半導体素子の微細パターンの形成方法に関する。
現在、半導体素子の製造に用いられる露光装置の限界のため、即ち60nmより狭い線幅の形成が不可能であるため、60nm以下の線幅を有する半導体素子の製造時には、二重露光法(double expose technique)を採用している。しかし、二重露光法において、2回目の露光時のオーバーレイ値によって、感光膜パターンの線幅(Develop Inspection Critical Dimension)の変化が発生する。このとき、50nm技術において、感光膜パターンの線幅のスペック(spec、仕様)を±5nm以下の精度と仮定すると、露光装置のオーバーレイ制御能力が±5nm以下でなければならないが、現在の技術では実現が不可能である。また、2回目の露光後の感光膜パターン形状もよくない。このような問題を改善するため、スペーサを用いてパターンサイズを減少させる技術を採用している。
図1A〜図1Dは、スペーサを用いてパターンサイズを減少させる、従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。
まず、図1Aに示すように、セル領域と周辺回路領域とを含む半導体基板上に、被エッチング層11を形成する。
この後、被エッチング層11上に、幅80nmの第1酸化膜12を形成する。このとき、隣接する第1酸化膜12の間隔は100nmである。
次いで、第1酸化膜12の側壁に、幅10nmの窒化膜スペーサ13を形成する。
続いて、図1Bに示すように、窒化膜スペーサ13の間を埋め込むために、窒化膜スペーサ13を覆うように第2酸化膜14を蒸着する。
さらに、図1Cに示すように、化学的機械的研磨(Chemical Mechanical Polishing)により、第1酸化膜12、第2酸化膜14、及び窒化膜スペーサ13を研磨する。同図の符号「12A」、「13A」及び「14A」はそれぞれ、化学的機械的研磨後の第1酸化膜、窒化膜スペーサ、及び第2酸化膜を表す。
続いて、図1Dに示すように、リン酸を用いて、化学的機械的研磨後の窒化膜スペーサ13Aを除去する。これにより、被エッチング層11を少なくとも50nm以下にパターニングするためのハードマスク15が形成される。即ち、ハードマスク15は、化学的機械的研磨後の第1酸化膜12A及び第2酸化膜14Aで構成される。
しかし、上述した従来技術に係る半導体素子の微細パターンの形成方法では、次のような問題が発生する。
即ち、図1Cに示したように、第2酸化膜14を蒸着した後に行われる化学的機械的研磨時、セル領域と周辺回路領域との平坦化が不均一になるという問題が発生する。その理由は、第1酸化膜12及び第2酸化膜14のように、同じ系列の酸化膜に化学的機械的研磨を行うことから、研磨の制御が難しく、均一な膜を形成することができないからである。このような問題が生じることは、図2からも明らかである。図2は、化学的機械的研磨を用いて半導体素子の微細パターンを形成した後における、セル領域及び周辺回路領域の断面を示す電子顕微鏡写真である。同図に示すように、化学的機械的研磨後、セル領域の厚さH1は1056Å程度であり、周辺回路領域の厚さH2は561Å程度であった。このように、セル領域と周辺回路領域との平坦化が均一にならない。
そこで、本発明は、上記した従来技術の問題を解決するためになされたものであり、その目的は、スペーサを用いた微細パターンの形成工程において、化学的機械的研磨時に生じる不均一を最小化することができる半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、50nm以下のパターンサイズを有する微細パターンを安定的に形成することができる半導体素子の製造方法を提供することにある。
上記目的を達成するための一観点では、本発明は、被エッチング層上に、第1ハードマスク、第1パッド層、及び第2パッド層の順に積層された複数のエッチングマスクパターンを形成するステップと、前記エッチングマスクパターンの両側壁に、前記第1パッド層と同じ物質からなるスペーサを形成するステップと、前記エッチングマスクパターン間を埋め込むまで、全面に、前記第1ハードマスクとは異なり、且つ、前記第2パッド層と同じ物質からなる第2ハードマスクを形成するステップと、前記第1パッド層が露出するまで、前記第2ハードマスクを平坦化させるステップと、前記第1パッド層及び前記スペーサを除去するステップと、残留する前記第1ハードマスク及び第2ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングするステップとを含む半導体素子の製造方法を提供する。
また、上記目的を達成するための別の観点では、本発明は、被エッチング層上に、第1ハードマスク、第1パッド層、及び第2パッド層の順に積層された複数のエッチングマスクパターンを形成するステップと、前記エッチングマスクパターンの両側壁に、前記第1パッド層と同じ物質からなるスペーサを形成するステップと、前記エッチングマスクパターン間を埋め込むまで、全面に、前記第1ハードマスクとは異なり、且つ、前記第2パッド層と同じ物質からなる第2ハードマスクを形成するステップと、前記第2パッド層が露出するまで、前記第2ハードマスクを平坦化させるステップと、前記第1パッド層が露出するまで、前記第2パッド層及び前記第2ハードマスクの一部を除去するステップと、前記第1パッド層及び前記スペーサを除去するステップと、残留する前記第1ハードマスク及び前記第2ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングするステップとを含む半導体素子の製造方法を提供する。
本発明によれば、セル領域及び周辺回路領域を均一に平坦化することができる。また、所望の幅、例えば50nm以下のパターンサイズを得るためのハードマスクを得ることができる。
さらに、本発明の方法で形成したハードマスクをゲート配線工程のような工程に適用することにより、工程マージンの確保及びコスト低減という効果を得ることができ、所望の線幅の素子を得ることができるため、半導体素子の信頼性及び安定性を確保することができる。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
<第1の実施形態>
図3A〜図3Fは、本発明の第1の実施形態に係る半導体素子の製造方法を説明するための断面図である。
まず、図3Aに示すように、セル領域と周辺回路領域とを含む半導体基板(図示せず)を準備し、その半導体基板上に被エッチング層21を形成し、さらに被エッチング層21上に複数のエッチングマスクパターンを形成する。
エッチングマスクパターンは、第1ハードマスク層22、第1パッド層23、及び第2パッド層24を備える。第1ハードマスク層22、第1パッド層23、及び第2パッド層24は、それぞれポリシリコン、窒化物系物質、及び酸化物系物質を含むため、以下、ポリシリコン膜22、窒化膜23、及び第1酸化膜24とする。
このとき、ポリシリコン膜22は、リン(P)の濃度が5×1019atoms/cmでドープされたドープト(doped)ポリシリコン膜として形成する。例えば、SiHガスを用いて、510℃〜590℃の範囲内の温度において、1.33Pa〜12Pa(10mTorr〜90mTorr)の範囲の圧力で30分〜90分間処理を行い、300Å〜1000Åの範囲の厚さにポリシリコン膜22を形成する。このとき、SiHの流量は、50sccm〜150sccmの範囲とする。また、ポリシリコン膜22の形成前、蒸着チャンバに対して、4分〜6分間安定化処理を行う。このとき、安定化処理は、5℃/minのランプアップ時間、5℃/minのランプダウン時間で行う。
窒化膜23は、Nガスを用いて、LP−CVD(Low Pressure Chemical Vapor Deposition)法により、710℃〜800℃の範囲内の温度において、1.33Pa〜12Pa(10mTorr〜90mTorr)の範囲の圧力で20分〜50分間処理を行い、100Å〜1000Åの範囲の厚さに形成する。このとき、Nガスの流量は、5sccm〜100sccmの範囲とする。他の方法として、窒化膜23は、SiH及びNHの混合ガスを用いて、PE−CVD(Plasma Enhanced CVD)法により、300℃〜800℃の範囲内の温度において、0.53Pa〜1.2Pa(4mTorr〜9mTorr)の範囲の圧力で20分〜50分間処理を行い、100Å〜1000Åの範囲の厚さに形成することができる。このとき、SiHの流量は、5sccm〜100sccmの範囲とする。また、窒化膜23の形成前、蒸着チャンバに対して、2分〜4分間安定化処理を行う。このとき、安定化処理は、5℃/minのランプアップ時間、5℃/minのランプダウン時間で行う。
第1酸化膜24は、TEOS(Tetra Ethyl Ortho Silicate)ガスとOのソースガスとを用いて、300℃〜800℃の範囲内の温度において、0.53Pa〜1.2Pa(4mTorr〜9mTorr)の範囲の圧力で処理を行い、100Å〜1000Åの範囲の厚さに形成する。このとき、TEOSガスの流量を5sccm〜500sccmの範囲とし、蒸着率を100Å/secとする。また、第1酸化膜24の形成前に、蒸着チャンバに対して、2分〜4分間安定化処理を行う。このとき、安定化処理は、5℃/minのランプアップ時間、5℃/minのランプダウン時間で行う。
次いで、第1酸化膜24上に、フォトレジストパターン25を形成する。
次いで、フォトレジストパターン25をエッチングバリア層として、第1酸化膜24、窒化膜23、及びポリシリコン膜22をエッチングする。
このとき、第1酸化膜24のエッチングは、流量が100sccm〜200sccmの範囲のCF、流量が100sccm〜400sccmの範囲のCHF、及び流量が300sccm〜400sccmの範囲のOの混合ガス、0.53Pa〜2.67Pa(4mTorr〜20mTorr)の範囲のチャンバ圧力、400W〜800Wの範囲の高周波プラズマを用いて行う。
窒化膜23のエッチングは、流量が100sccm〜200sccmの範囲のCF、流量が100sccm〜400sccmの範囲のCHF、及び流量が300sccm〜400sccmの範囲のOの混合ガス、1.33Pa〜4Pa(10mTorr〜30mTorr)の範囲のチャンバ圧力、400W〜800Wの範囲の高周波プラズマを用いて行う。
ポリシリコン膜22のエッチングは、流量が100sccm〜200sccmの範囲のCl、流量が100sccm〜200sccmの範囲のO、流量が100sccm〜400sccmの範囲のHBr、及び流量が300sccm〜400sccmの範囲のArの混合ガス、0.53Pa〜2.67Pa(4mTorr〜20mTorr)の範囲のチャンバ圧力、400W〜800Wの範囲の高周波プラズマを用いて行う。
このとき、第1酸化膜24、窒化膜23、及びポリシリコン膜22の積層構造の幅は80nmであり、パターンの間隔は100nmである。
次に、図3Bに示すように、フォトレジストパターン25(図3A参照)を除去した後、第1酸化膜24、窒化膜23、及びポリシリコン膜22の積層構造を含んで基板の全面に、スペーサ用窒化膜を蒸着し、これをエッチバックして、第1酸化膜24、窒化膜23、及びポリシリコン膜22の積層構造の側壁に、10nmの幅を有する窒化膜スペーサ26を形成する。スペーサ用窒化膜は、流量が5sccm〜100sccmの範囲のNガス、710℃〜800℃の範囲の蒸着温度、1.33Pa〜12Pa(10mTorr〜90mTorr)の範囲のチャンバ圧力、20分〜50分の範囲の蒸着時間、2分〜4分の範囲の安定化時間、5℃/minのランプアップ時間、5℃/minのランプダウン時間を有するLP−CVD法により処理を行うか、若しくは流量が5sccm〜100sccmの範囲のSiH及びNHの混合ガス、300℃〜800℃の範囲の蒸着温度、0.53Pa〜1.2Pa(4mTorr〜9mTorr)の範囲のチャンバ圧力、100Å/secの蒸着率、2分〜4分の範囲の安定化時間、5℃/minのランプアップ時間、5℃/minのランプダウン時間を有するPE−CVD法により処理を行い、100Å〜500Åの範囲の厚さに形成する。スペーサ用窒化膜のエッチバックは、流量が100sccm〜200sccmの範囲のCF、流量が100sccm〜400sccmの範囲のCHF、及び流量が300sccm〜400sccmの範囲のOの混合ガス、1.33Pa〜4Pa(10mTorr〜30mTorr)の範囲のチャンバ圧力、400W〜800Wの範囲の高周波プラズマを用いて行い、窒化膜スペーサ26を形成する。
次に、図3Cに示すように、窒化膜スペーサ26を含む基板の全面に、第2ハードマスク層27を蒸着する。第2ハードマスク層27は、酸化物系物質を含むため、以下、第2酸化膜27とする。このとき、第1酸化膜24、窒化膜23、及びポリシリコン膜22の積層構造の間は、第2酸化膜27によって埋め込まれる。ここで、第2酸化膜27は、HDP(High Density Plasma)酸化膜として形成する。例えば、第2酸化膜27は、流量が50sccm〜500sccmの範囲のSiH、O、及びHeのソースガス、600℃〜800℃の範囲の蒸着温度、0.53Pa〜1.2Pa(4mTorr〜9mTorr)の範囲の処理圧力、50Å/sec〜100Å/secの範囲の蒸着率、2分〜4分間の範囲の安定化時間、5℃/minのランプアップ時間、5℃/minのランプダウン時間を用いて、1500Å〜4000Åの範囲の厚さに形成する。
次に、図3Dに示すように、第2酸化膜27を含む基板に対する第1平坦化処理を行い、第1酸化膜24及び第2酸化膜27を選択的に平坦化させる。ここで、第1平坦化処理は、低選択性スラリー(low selectivity slurry)を用いた化学的機械的研磨処理である。ここで、低選択性スラリーを用いた化学的機械的研磨は、10pH〜14pHの範囲のヒュームドシリカ(fumed silica)、150mL/min〜250mL/minの範囲のスラリーを用いて行う。
次いで、窒化膜23を平坦化停止膜として平坦化させる第2平坦化処理を行う。これは、高選択性スラリー(high selectivity slurry)を用いた化学的機械的研磨処理である。ここで、高選択性スラリーは、6pH〜8pHの範囲のCeO、第1酸化膜:窒化膜の選択比を50〜100:1として行う。このとき、厚さ20Å〜200Åの範囲の窒化膜23が除去される。
そして、窒化膜23を平坦化停止膜として用いる理由は、セル領域と周辺回路領域との均一な平坦化のためである。同図の符号「26A」及び「27A」は、それぞれ化学的機械的研磨処理された後の窒化膜スペーサ及び第2酸化膜を表す。
次に、図3Eに示すように、平坦化停止膜として用いられた窒化膜23、及び化学的機械的研磨処理された後の窒化膜スペーサ26Aは、リン酸を用いたウェットエッチングにより除去する。ここで、窒化膜23及び窒化膜スペーサ26Aは、10分〜30分の範囲の洗浄時間を有するリン酸(HPO)洗浄処理、及び後続工程として5分〜30分の範囲の洗浄時間を有するhot−SC1(NHOH:H:HO)洗浄処理により除去する。
このとき、窒化膜23の下層であるポリシリコン膜22には、このウェットエッチングによる損失は発生しない。
次に、図3Fに示すように、被エッチング層21上に、ポリシリコン膜22及び第2酸化膜27A(図3E参照)のパターンのみが存在する基板に対して、hot−SC1洗浄を行い、ポリシリコン膜22及び第2酸化膜27Aの幅を調節し、被エッチング層21をパターニングするための最終的なハードマスクパターンを形成する。図3Fの符号「22A」及び「27B」は、それぞれ、最終的なハードマスクパターンを構成する調節後のポリシリコン膜及び第2酸化膜を表す。
<第2の実施形態>
図4A及び図4Bは、本発明の第2の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。
まず、図3A〜図3Cを用いて上記で説明した処理と同様の処理を行った後、図4Aに示すように、第2酸化膜37を含む基板に対する平坦化処理を行い、第1酸化膜34及び第2酸化膜37を選択的に除去する。このときの平坦化処理は、低選択性スラリーを用いた化学的機械的研磨処理である。具体的には、平坦化処理は、150mL/min〜250mL/minの範囲のスラリー、及び10pH〜14pHの範囲のヒュームドシリカ(低選択性スラリー)を用いた化学的機械的研磨により行う。図4Aの符号「31」、「32」、「33」、及び「36」は、それぞれ被エッチング層、ポリシリコン膜、窒化膜、及びスペーサを表す。
次に、図4Bに示すように、残留する第1酸化膜34、窒化膜33及びスペーサ36を、BOE溶液(Buffered Oxide Etchant、HFとNHFとを混合した溶液)とリン酸とを用いて、1つの装置内で除去する。このとき、第1酸化膜34の除去は、BOE溶液を用いて、5分〜30分の範囲の洗浄時間で行い、スペーサ36及び窒化膜33の除去は、リン酸溶液を用いて、10分〜30分の範囲の洗浄時間で行う。
この後、被エッチング層31上に、ポリシリコン膜32及び第2酸化膜37(図4A参照)のパターンのみが存在する基板に対して、hot−SC1を用いて洗浄を行い、ポリシリコン膜32及び第2酸化膜37の幅を調節し、被エッチング層31をパターニングするための最終的なハードマスクパターンを形成する。図4Bの符号「32A」及び「37A」は、それぞれ、最終的なハードマスクパターンを構成する調節後のポリシリコン膜及び第2酸化膜を表す。
図5は、上記した本発明の実施形態によって形成された半導体素子の微細パターンの一例を示す電子顕微鏡写真である。
同図を参照すると、セル領域の厚さH3は519Åであり、周辺回路領域の厚さH4は496Åであり、セル領域と周辺回路領域とが比較的均一に平坦化されていることが分かる。
上述のように、本発明では、半導体素子の微細パターンを形成するための平坦化処理において、セル領域と周辺回路領域とのハードマスクの形成時、単一物質のハードマスクではなく、酸化膜/窒化膜/ポリシリコン膜の積層構造を有するハードマスクを形成する。ここで、第1の実施形態では、窒化膜を平坦化停止膜としてセル領域と周辺回路領域との均一な平坦化を実現し、第2の実施形態では、リン酸を用いて窒化膜を除去し、セル領域と周辺回路領域との均一な平坦化を実現する。このとき、それぞれの実施形態において、下層のポリシリコン膜は、窒化膜の除去時に影響を受けず、所望の幅(50nm以下のパターンサイズを得るための)のハードマスクを得ることができる。
本発明では、上記したように多層構造の予備ハードマスクをパターニングして微細パターンを得るためのハードマスクを形成する。
したがって、上記したハードマスクをゲート配線工程のような工程に適用することにより、工程マージンの確保及びコスト低減という効果を得ることができ、所望の線幅の素子を得ることができるため、半導体素子の信頼性及び安定性を確保することができる。
以上、実施形態を用いて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 従来技術に係る半導体素子の微細パターンの形成後における、セル領域及び周辺回路領域の断面を示す電子顕微鏡写真である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第1の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第2の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の第2の実施形態に係る半導体素子の微細パターンの形成方法を説明するための断面図である。 本発明の実施形態によって形成された半導体素子の微細パターンの一例の断面を示す電子顕微鏡写真である。
符号の説明
21、31 被エッチング層
22、32 ポリシリコン膜(第1ハードマスク層)
23、33 窒化膜(第1パッド層)
24、34 第1酸化膜(第2パッド層)
25 フォトレジストパターン
26、36 スペーサ
27、37 第2酸化膜(第2ハードマスク層)

Claims (13)

  1. 被エッチング層上に、第1ハードマスク、第1パッド層、及び第2パッド層の順に積層された複数のエッチングマスクパターンを形成する第1ステップと、
    前記エッチングマスクパターンの両側壁に、前記第1パッド層と同じ物質からなるスペーサを形成する第2ステップと、
    前記エッチングマスクパターン間を埋め込むまで、全面に、前記第1ハードマスクとは異なり、且つ、前記第2パッド層と同じ物質からなる第2ハードマスクを形成する第3ステップと、
    前記第1パッド層が露出するまで、前記第2ハードマスクを平坦化させる第4ステップと、
    前記第1パッド層及び前記スペーサを除去する第5ステップと、
    残留する前記第1ハードマスク及び第2ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングする第6ステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記第2ハードマスクを平坦化させる前記第4ステップが、
    前記第2パッド層の一部が残留する範囲で平坦化処理を行う第1平坦化ステップと、
    該第1平坦化ステップの後に、前記第1パッド層を平坦化停止膜として平坦化処理を行う第2平坦化ステップと
    を含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記第2パッド層が、酸化膜又はHDP(High Density Plasma)酸化膜で形成され、
    前記第1パッド層が、窒化膜で形成されることを特徴とする請求項2に記載の半導体素子の製造方法。
  4. 前記第1平坦化ステップが、低選択性スラリーを用いた化学的機械的研磨を行うステップであり、
    前記第2平坦化ステップが、高選択性スラリーを用いた化学的機械的研磨を行うステップであることを特徴とする請求項2に記載の半導体素子の製造方法。
  5. 前記低選択性スラリーを用いた前記化学的機械的研磨が、研磨粒子としてヒュームドシリカを含み、懸濁液の水素イオン濃度が10pH〜14pHの範囲のスラリーを用いてスラリーの注入割合が150mL/min〜250mL/minの範囲行われ、
    前記高選択性スラリーを用いた前記化学的機械的研磨が、研磨粒子としてCeO を含み、懸濁液の水素イオン濃度が6pH〜8pHの範囲であり、第2パッド層:第1パッド層の選択比50〜100:1であるスラリーを用いて行われることを特徴とする請求項4に記載の半導体素子の製造方法。
  6. 前記第1ハードマスクが、ポリシリコン膜で形成され、
    前記第2ハードマスクが、酸化膜で形成されることを特徴とする請求項1に記載の半導体素子の製造方法。
  7. 前記第1パッド層及び前記スペーサを除去する前記第5ステップが、リン酸(HPO)を用いて、10分〜30分間行われる洗浄処理と、5分〜30分間行われるhot−SC1(NHOH:H:HO)洗浄処理とを含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  8. 前記窒化膜が、20Å〜200Åの範囲の厚さで除去されることを特徴とする請求項3に記載の半導体素子の製造方法。
  9. 被エッチング層上に、第1ハードマスク、第1パッド層、及び第2パッド層の順に積層された複数のエッチングマスクパターンを形成する第1ステップと、
    前記エッチングマスクパターンの両側壁に、前記第1パッド層と同じ物質からなるスペーサを形成する第2ステップと、
    前記エッチングマスクパターン間を埋め込むまで、全面に、前記第1ハードマスクとは異なり、且つ、前記第2パッド層と同じ物質からなる第2ハードマスクを形成する第3ステップと、
    前記第2パッド層が露出するまで、前記第2ハードマスクを平坦化させる第4ステップと、
    前記第1パッド層が露出するまで、前記第2パッド層及び前記第2ハードマスクの一部を除去する第5ステップと、
    前記第1パッド層及び前記スペーサを除去する第6ステップと、
    残留する前記第1ハードマスク及び前記第2ハードマスクをエッチングバリアとして、前記被エッチング層をエッチングする第7ステップと
    を含むことを特徴とする半導体素子の製造方法。
  10. 前記第2ハードマスクを平坦化させる前記第4ステップが、研磨粒子としてヒュームドシリカを含み、懸濁液の水素イオン濃度が10pH〜14pHの範囲のスラリーを用いて、スラリーの注入割合が150mL/min〜250mL/minの範囲で、化学的機械的研磨により行われることを特徴とする請求項9に記載の半導体素子の製造方法。
  11. 前記第2パッド層が、酸化膜又はHDP酸化膜で形成され、
    前記第1パッド層が、窒化膜で形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
  12. 前記第1パッド層、前記第2パッド層、及び前記スペーサを除去する前記第5及び第6ステップが、同じチャンバ内で同時に行われることを特徴とする請求項9に記載の半導体素子の製造方法。
  13. 前記第1ハードマスクが、ポリシリコン膜で形成され、
    前記第2ハードマスクが、酸化膜で形成されることを特徴とする請求項9に記載の半導体素子の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100694412B1 (ko) 2006-02-24 2007-03-12 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
KR100861212B1 (ko) 2006-02-24 2008-09-30 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
KR101004691B1 (ko) * 2007-09-12 2011-01-04 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
JP4976977B2 (ja) * 2007-10-17 2012-07-18 株式会社東芝 半導体装置の製造方法
JP2010087300A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
JP2010087298A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
CN102540701B (zh) * 2010-12-28 2014-04-09 中国科学院微电子研究所 自对准式二次成像方法
JP5606388B2 (ja) * 2011-05-13 2014-10-15 株式会社東芝 パターン形成方法
CN103426809B (zh) * 2012-05-18 2016-02-03 中芯国际集成电路制造(上海)有限公司 一种基于自对准双图案的半导体制造方法
CN103578920B (zh) * 2012-08-09 2017-05-10 中国科学院微电子研究所 半导体器件制造方法
CN103594373B (zh) * 2012-08-17 2017-03-08 中国科学院微电子研究所 半导体器件制造方法
US20150214114A1 (en) * 2014-01-28 2015-07-30 United Microelectronics Corp. Manufacturing method of semiconductor structure
KR101860249B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법
WO2015126829A1 (en) * 2014-02-23 2015-08-27 Tokyo Electron Limited Method for patterning a substrate for planarization
US10366890B2 (en) * 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
KR102608900B1 (ko) * 2018-07-30 2023-12-07 삼성전자주식회사 반도체 소자 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JPH06163529A (ja) * 1991-04-30 1994-06-10 Texas Instr Inc <Ti> 側壁シールしたサンドイッチ状のポリ・バッファドlocos絶縁領域、vlsi構造及び方法
US5413678A (en) * 1993-05-14 1995-05-09 Texas Instruments Incorporated Heated SC1 solution for selective etching
JP3158052B2 (ja) * 1996-06-14 2001-04-23 アロン化成株式会社 インバート部材の製造方法
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100299257B1 (ko) 1998-07-13 2001-11-30 윤종용 반도체장치의자기정렬콘택형성방법
US6248643B1 (en) * 1999-04-02 2001-06-19 Vanguard International Semiconductor Corporation Method of fabricating a self-aligned contact
CN1146034C (zh) 2001-05-14 2004-04-14 世界先进积体电路股份有限公司 下埋式微细金属连线的制造方法
KR20030096660A (ko) * 2002-06-17 2003-12-31 주식회사 하이닉스반도체 반도체소자 제조방법
DE10228571A1 (de) * 2002-06-26 2004-01-22 Infineon Technologies Ag Herstellungsverfahren für eine Halbleiterstruktur mit einer Mehrzahl von Gatestapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur
KR100583103B1 (ko) * 2002-12-31 2006-05-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6872647B1 (en) * 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6835662B1 (en) * 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
WO2005013356A1 (ja) * 2003-07-18 2005-02-10 Nec Corporation 溝配線を有する半導体装置および半導体装置の製造方法
KR100564580B1 (ko) * 2003-10-06 2006-03-29 삼성전자주식회사 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법
KR100596834B1 (ko) * 2003-12-24 2006-07-04 주식회사 하이닉스반도체 반도체소자의 폴리실리콘 플러그 형성방법
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
KR100561522B1 (ko) * 2003-12-30 2006-03-16 동부아남반도체 주식회사 반도체 소자 분리막 형성 방법
US6955961B1 (en) * 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US20060252191A1 (en) * 2005-05-03 2006-11-09 Advanced Micro Devices, Inc. Methodology for deposition of doped SEG for raised source/drain regions
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

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