JP2005026647A - フラッシュメモリ素子のフローティングゲート形成方法 - Google Patents

フラッシュメモリ素子のフローティングゲート形成方法 Download PDF

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Abstract

【課題】緩衝酸化膜の蒸着による後続のウォール酸化工程の際に第１ポリシリコン膜による緩衝酸化膜の厚さ増加を防止し、パッド窒化膜ストリップ工程の際に第１ポリシリコン膜に与えられる攻撃を最小化する方法を提供する。
【解決手段】トンネル酸化膜１２及び第１ポリシリコン膜１４が形成された半導体基板１０を提供する段階と、前記第１ポリシリコン膜上に緩衝酸化膜及びパッド窒化膜を順次形成する段階と、前記半導体基板内にトレンチを形成する段階と、前記トレンチが埋め込まれるように素子分離膜用酸化膜２４を蒸着した後、前記パッド窒化膜をバリアとして用いた平坦化工程を行う段階と、前記パッド窒化膜が除去されると同時に前記緩衝酸化膜が少なくとも５０％程度除去されるようにストリップ工程を行う段階と、前処理洗浄工程によって前記緩衝酸化膜を除去する段階と、全体構造上に第２ポリシリコン膜２６を蒸着した後、パターニング工程によってパターニングし、第１及び第２ポリシリコン膜からなるフローティングゲートを形成する段階とを含む。
【選択図】図９

Description

本発明は、フラッシュメモリ素子のフローティングゲート形成方法に係り、特に、後続のウォール酸化工程の際に第１ポリシリコン膜による緩衝酸化膜の厚さ増加を防止し、パッド窒化膜ストリップ工程の際に第１ポリシリコン膜に加わる攻撃を最小化することが可能なフローティングゲート形成方法に関する。
最近、高集積化されるＮＡＮＤフラッシュメモリ素子を実現するにおいて、素子分離工程としてＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)工程が用いられている。これにより、フローティングゲートが第１及び第２ポリシリコン膜の積層構造で分割されて形成されている。この際、パッド窒化膜と第１ポリシリコン膜間のストレス緩和を目的として第１ポリシリコン膜とパッド窒化膜の蒸着前に緩衝酸化膜が適正の厚さに蒸着される。このような緩衝酸化膜は、パッド窒化膜と第１ポリシリコン膜間のストレスを緩和させ、パッド窒化膜ストリップ工程の際に第１ポリシリコン膜に損傷が与えられることを防止するためのバリア膜として使用される。その後、第２ポリシリコン膜の前処理洗浄工程の際に緩衝酸化膜を除去し、ＨＤＤＰ (High Density Plasma)酸化膜を蒸着及びエッチングして緩慢なプロファイル (profile)が形成される。ところが、図１３に示すように、後続のウォール酸化 (wall oxidation)工程の際に第１ポリシリコン膜が酸化され、これにより緩衝酸化膜の厚さが増加する。よって、図１４に示すように、第１及び第２ポリシリコン膜の界面に緩衝酸化膜が残留し、残留する緩衝酸化膜は第２ポリシリコン膜の前処理洗浄工程の際に完璧に除去されず、過度なＨＦディップタイム (dip time)が要求される。また、第１ポリシリコン膜の酸化によって第１ポリシリコン膜の実際厚さが蒸着時より１０％〜２０％程度減少する。第１ポリシリコン膜の酸化はアイソレーションのＣＤ (Critical Dimension)の大きさによってウォール酸化工程による酸化程度差が異なるので、この際、増加した厚さも異なってウェーハの全面にわたって均一の緩衝酸化膜を残すことができなくなる。
したがって、本発明は、緩衝酸化膜の蒸着による後続のウォール酸化工程の際に第１ポリシリコン膜による緩衝酸化膜の厚さ増加を防止し、パッド窒化膜ストリップ工程の際に第１ポリシリコン膜に与えられる攻撃を最小化することを目的とする。
本発明の一側面によれば、トンネル酸化膜及び第１ポリシリコン膜が形成された半導体基板を提供する段階と、前記第１ポリシリコン膜上に緩衝酸化膜及びパッド窒化膜を順次形成する段階と、前記半導体基板内にトレンチを形成する段階と、前記トレンチが埋め込まれるように素子分離膜用酸化膜を蒸着した後、前記パッド窒化膜をバリアとして用いた平坦化工程を行う段階と、前記パッド窒化膜が除去されると同時に前記緩衝酸化膜が少なくとも５０％程度除去されるようにストリップ工程を行う段階と、前処理洗浄工程によって前記緩衝酸化膜を除去する段階と、全体構造上に第２ポリシリコン膜を蒸着した後、パターニング工程によってパターニングし、第１及び第２ポリシリコン膜からなるフローティングゲートを形成する段階とを含むフローティングゲート形成方法が提供される。
本発明によれば、第１ポリシリコン膜とパッド窒化膜との間に、厚さを最小化して緩衝酸化膜を形成することにより、第１ポリシリコン膜の追加酸化を防止し、これにより緩衝酸化膜の均一な除去が可能で、前記パッド窒化膜のストリップ工程の際に使用される溶液Ｈ３ＰＯ４が前記第１ポリシリコン膜を攻撃することを防止することができる。これにより、半導体素子の特性を向上させることができる。
また、本発明によれば、第１ポリシリコン膜とパッド窒化膜との間に緩衝酸化膜を形成し、前記第１ポリシリコン膜と前記パッド窒化膜とが直接接触することを防止することにより、これらの膜の接触によって生ずるストレス (stress)を緩和して下部層としてのトンネル酸化膜の劣化を防止することができる。
また、本発明によれば、前記工程によって第２ポリシリコン膜の蒸着後に最終的なフローティングゲートの表面粗さを緩和し、後続の工程によって形成される誘電体膜の特性を向上させることができる。
また、本発明によれば、第２ポリシリコン膜の蒸着工程の前に行われる前処理洗浄工程による緩衝酸化膜の除去時にＨＤＰ酸化膜の側壁／コーナーを相当量除去することができるため、ＨＤＰ酸化膜の突出部分が緩和して緩慢なプロファイル形成が可能である。
また、本発明によれば、ＳＡ−ＳＴＩ工程を適用することにより、ウォール酸化工程によってトレンチコーナーに所望の厚さより小さく蒸着されるゲート酸化膜が薄くなる現象を防止することができる。また、ＣＤだけの活性領域を確保することができるため、素子のリテンションフェール又は速い消去動作などの電気的な特性が改善されて信頼性を確保することができる。
また、本発明によれば、露出されるトンネル酸化膜を保護するようにウォール酸化膜を形成してトンネル酸化膜の攻撃を防止することにより、チャネル幅 (channel width)内における均一なトンネル酸化膜を形成することができる。
また、本発明によれば、複雑な工程及び装備の追加所要なしで既存の装備と工程を用いて、低いコスト(low cost)と高い信頼性(high reliability)を有する半導体素子を形成することができる。
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
図１ないし図９は、本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。ここで、図１〜図９に示した参照符号のうち、互いに同一の参照符号は同一の機能を行う同一の構成要素である。
図１を参照すると、前処理洗浄工程によって洗浄された半導体基板１０を提供する。前記前処理洗浄工程は、ＤＨＦ(Diluted HF)で洗浄した後ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で行うか、或いはＢＯＥ(Buffer Oxide Etchant)で洗浄した後ＳＣ−１で順次行うことができる。前記前処理洗浄工程の後、ウェル（図示せず）形成用イオン注入工程としきい値電圧調節用イオン注入工程を行う。この際、前記イオン注入工程は犠牲酸化膜 (sacrificial oxide、図示せず)をスクリーン酸化膜として行う。これにより、半導体基板１０にはウェル領域が形成される。前記イオン注入工程を完了した後、半導体基板１０上にトンネル酸化膜１２を形成する。一方、図示してはいないが、高電圧トランジスタを形成する領域には、高電圧ゲート酸化膜 (high voltage gate oxide)（図示せず）を形成することができる。
前記トンネル酸化膜１２を形成した後、前記トンネル酸化膜１２上には第１ポリシリコン膜１４を蒸着する。この際、第１ポリシリコン膜１４はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)方式によってアンドープト非晶質シリコン膜で３００Å〜５００Åの厚さに蒸着する。前記ＬＰ-ＣＶＤ方式はＳｉＨ４ガスをソースガスとして温度４８０℃〜５５０℃、圧力０.１ｔｏｒｒ〜１ｔｏｒｒの範囲内で行う。
前記第１ポリシリコン膜１４を形成した後、前記第１ポリシリコン膜１４上には緩衝酸化膜（buffer oxide）１６を形成する。前記緩衝酸化膜１６はＨＴＯ (High Temperature Oxide)、ＴＥＯＳ(Tetra Ethyl Ortho Silicate)、ＤＣＳ−ＨＴＯ (Dichloro Silane (ＳｉＨ２Ｃｌ２)-ＨＴＯ)などの酸化膜系列を選択的に用いて形成する。また、前記緩衝酸化膜１６は５０Å未満の厚さに蒸着することが好ましい。これは、図４で行われる後続のウォール酸化工程によって前記第１ポリシリコン膜１４を酸化し、これによる第１ポリシリコン膜１４の厚さ減少を抑制し、緩衝酸化膜１６の不均一な厚さ増加を制御するためである。このような結果は図１０及び図１１に示したＴＥＭ写真によっても確認することができる。図１０は従来の技術に係る蒸着方式で緩衝酸化膜１６を蒸着する場合のプロファイルであり、図１１は本発明の好適な実施例での如く緩衝酸化膜１６を５０Å未満、例えば３０Å〜５０Åにその厚さを制御する場合のプロファイルである。図１１に示すように、本発明の好適な実施例の場合には第１ポシリコン膜１４の酸化程度が少なく、これにより緩衝酸化膜１６の厚さ増加も５Å未満であって相当良好なプロファイルを示している。図１２に示すように、第２ポリシリコン膜２６（図８参照）の蒸着後、界面に緩衝酸化膜１６が残留しない完全なフローティングゲートを確保することになる。
図２を参照すると、図１で前記緩衝酸化膜１６が形成された後、前記緩衝酸化膜１６上にはパッド窒化膜１８が形成される。この際、前記パッド窒化膜１８はＬＰ-ＣＶＤ方式で蒸着される。
図３を参照すると、図２でパッド窒化膜１８が形成された後、半導体基板１０上にはフォトレジストが塗布され、フォトマスクを用いた露光工程及び現像工程によって素子分離マスク（図示せず）が形成される。その後、前記素子分離膜を用いたエッチング工程を行ってパッド窒化膜１８、緩衝酸化膜１６、第１ポリシリコン膜１４、トンネル酸化膜１２及び半導体基板１０が順次パターニングされる。よって、半導体基板１０内にはＳＴＩ構造のトレンチ２０が形成されることにより、フィールド領域と活性領域が定義される。その後、前記素子分離マスクはストリップ工程によって除去される。
図４を参照すると、図３でトレンチ２０が形成された後、露出される前記トレンチ２０の内部面と、トンネル酸化膜１２、第１ポリシリコン膜１４及び緩衝酸化膜１６の内側壁にはウォール酸化膜２２が形成される。前記ウォール酸化膜２２は第１ポリシリコン膜１４の再結晶化を防止するためである。また、ウォール酸化膜２２はトレンチ２０形成工程の際にトレンチ２０の側壁のエッチング損傷を補償し、トレンチ２０の上部／底部コーナー部位のラウンド(rounding)処理と活性領域のＣＤ(Critical Dimension)を減少させるためである。この際、ウォール酸化膜２２はドライ酸化方式でで温度８００℃〜１０００℃の範囲内で形成され、モニタリングウェーハターゲット(monitoring wafer target)を基準として３０Å〜１００Åの厚さに形成される。これにより、第１ポリシリコン膜１４の酸化による緩衝酸化膜１６の厚さ増加を抑制することができる。ウォール酸化膜２２が形成された後、前記トレンチ２０の内部にはボイド(void)が発生しないように素子分離膜用ＨＤＰ酸化膜２４がギャップフィリング (gap filling)される。この際、ＨＤＰ酸化膜２４は４０００Å〜１００００Å程度の厚さに蒸着される。
図５を参照すると、図４でＨＤＰ酸化膜２４がギャップフィリングされた後、パッド窒化膜１８をバリアとして用いたＣＭＰ工程によって全体構造上部は平坦化される。
図６を参照すると、図５で平坦化工程が行われた後、パッド窒化膜１８を除去するためのストリップ(strip)工程が行われる。前記ストリップ工程はリン酸Ｈ３ＰＯ４を用いて行われるが、緩衝酸化膜１６が少なくとも５０％除去されるようにして、後続の前処理洗浄工程の際にＨＦディップタイムを最小化して第１ポリシリコン膜１４への攻撃が防止されるようにする。
図７を参照すると、その後、前処理洗浄工程が行われるが、前記前処理洗浄工程は、ＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）で洗浄した後、ＤＨＦ（Diluted HF；ＨＦ：Ｈ２Ｏが１：５０）で実施することが好ましい。前記前処理洗浄工程によって緩衝酸化膜１６が完全に除去される一方、ＨＤＰ酸化膜２４の一部が除去され、これにより第１ポリシリコン膜１４と第２ポリシリコン膜２６（図８で形成される）間の界面に残留する緩衝酸化膜１６が全て除去されながら、全体上部面に対して緩慢なプロファイルを得ることができる。このような結果は図１２に示したＴＥＭ写真によっても確認することができる。
図８を参照すると、全体構造上部には第２ポリシリコン膜２６が蒸着される。この際、第２ポリシリコン膜２６はＳｉＨ４ガス、又はＳｉ２Ｈ６ガスとＰＨ３ガスとの混合ガスをソースガスとして温度５１０℃〜５５０℃、圧力０.１Ｔｏｒｒ〜３Ｔｏｒｒの範囲内でＬＰ-ＣＶＤ(Low Pressure Chemical Vapor Deposition)方式で蒸着される。また、第２ポリシリコン膜２６はドーフトポリシリコン膜で蒸着され、ドーピングされるリン濃度は１.０Ｅ２０ａｔｏｍｓ／ｃｃ〜２.０Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピングレベルを与えて１０００Å〜２０００Åに蒸着される。
図９を参照すると、図８で第２ポリシリコン膜２６が蒸着された後、リソグラフィ工程(lithography)によってフローティングゲートが形成される。この際、フローティングゲートは外側壁が垂直に或いは若干の傾斜を持つようにエッチングされて形成される。これにより、隣接したフローティングゲート（図示せず）とのスペーサを確保することが可能である。
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、制限するためのものではない。また、当該技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱することなく様々な実施例が可能であることを理解すべきである。
本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示す断面図である。 従来の技術に係る緩衝酸化膜の蒸着方法によって形成されたプロファイルを示すＴＥＭ写真である。 本発明の好適な実施例に係る緩衝酸化膜の蒸着方法によって形成されたプロファイルを示すＴＥＭ写真である。 本発明の好適な実施例によって形成された第１及び第２ポリシリコン膜のプロファイルを示すＴＥＭ写真である。 従来の技術によって形成された第１及び第２ポリシリコン膜のプロファイルを示すＴＥＭ写真である。 従来の技術によって形成された第１及び第２ポリシリコン膜のプロファイルを示すＴＥＭ写真である。
符号の説明
１０ 半導体基板
１２ トンネル酸化膜
１４ 第１ポリシリコン膜
１６ 緩衝酸化膜
１８ パッド窒化膜
２０ トレンチ
２２ ウォール酸化膜
２４ ＨＤＰ酸化膜
２６ 第２ポリシリコン膜
３０ フローティングゲート

Claims (5)

  1. （ａ）トンネル酸化膜及び第１ポリシリコン膜が形成された半導体基板を提供する段階と、
    （ｂ）前記第１ポリシリコン膜上に緩衝酸化膜及びパッド窒化膜を順次形成する段階と、（ｃ）前記半導体基板内にトレンチを形成する段階と、
    （ｄ）前記トレンチが埋め込まれるように素子分離膜用酸化膜を蒸着した後、前記パッド窒化膜をバリアとして用いた平坦化工程を行う段階と、
    （ｅ）前記パッド窒化膜が除去されると同時に前記緩衝酸化膜が少なくとも５０％程度除去されるようにストリップ工程を行う段階と、
    （ｆ）前処理洗浄工程によって前記緩衝酸化膜を除去する段階と、
    （ｇ）全体構造上に第２ポリシリコン膜を蒸着した後、パターニング工程によってパターニングし、第１及び第２ポリシリコン膜からなるフローティングゲートを形成する段階とを含むフローティングゲート形成方法。
  2. 前記緩衝酸化膜が３０Å〜４０Åの厚さに蒸着されることを特徴とする請求項１記載のフローティングゲート形成方法。
  3. 前記緩衝酸化膜がＨＴＯ、ＴＥＯＳ又はＤＣＳ−ＨＴＯで蒸着されることを特徴とする請求項１記載のフローティングゲート形成方法。
  4. 前記（ｃ）段階の後、前記トレンチの内部面、前記トンネル酸化膜、前記第１ポリシリコン膜及び前記緩衝酸化膜の内側壁にウォール酸化膜を形成するためのウォール酸化工程が行われる段階をさらに含むことを特徴とする請求項１記載のフローティングゲート形成方法。
  5. 前記ウォール酸化工程が温度８００℃〜１０００℃の範囲内で行われることを特徴とする請求項４記載のフローティングゲート形成方法。
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