KR20080084166A - 반도체 메모리 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판에 트렌치를 형성한 후, 웰 산화막을 형성하기 전과 형성한 후에 프라즈마 질화 열처리를 실시하여 후속 공정에 의한 PSZ 스트레스로 인한 터널 절연막 계면 및 측벽에 차지 트랩 및 디그레데이션 문제를 방지하여 ISPP 스텝 변화를 방지하는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
소자 분리막, FN전류, ISPP, 플라즈마 질화 열처리
Description
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a 및 도 2b는 종래 기술에 따른 터널 산화막의 FN 전류를 나타내는 그래프이다.
도 3 내지 도 6은 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 7a 및 도 7b는 본 발명의 일실시 예에 따른 터널 산화막의 FN 전류를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호 설명>
200 : 반도체 기판 201 : 터널 절연막
202 : 플로팅 게이트용 도전막 203 : 버퍼 산화막
204 : 패드 질화막 205 : 하드 마스크막
206 : 트렌치 207 : 월 산화막
208 : 제1 절연막 209 : 제2 절연막
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 플라즈마 질화 열처리 공정을 사용하는 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 종래 기술의 STI형 소자 분리막은 반도체 기판(100) 상에 스크린 산화막(101)과 질화막(102)을 순차적으로 형성하고, 스크린 산화막(101)과 질화막(102)과 반도체 기판(100)을 선택적으로 식각하여 트렌치(100a)를 형성한 후, 트렌치를 O3-TEOS(103)으로 매립하고, 후속 스팀 어닐(stem anneal) 공정을 진행하여 형성한다.
그러나 상술한 공정은 소자 분리막(103)내에 보이드(104)와 심(105)이 잔존하게되는 문제점이 발생할 수 있다. 따라서 근래에는 보이드(104)와 심(105)이 발생하지 않도록 갭필 능력이 우수한 PSZ막(Polysilazene)을 이용하여 소자 분리막을 형성한다.
PSZ막을 이용하여 소자 분리막을 형성할 경우 PSZ막에 의한 스트레스로 인하여 터널 산화막 계면 및 측벽에 트랩 차지(trap charge) 및 디그레데이션(Degradation)으로 ISPP 스텝 변화가 발생하고, 이로 인한 메모리 셀의 문턱 전압 분포가 넓어지는 문제점이 발생할 수 있다.
도 2a 및 도 2b는 종래 기술에 따른 터널 산화막의 FN 전류를 나타내는 그래프이다. 도 2a 및 도 2b를 참조하면, 프로그램 바이어스와 소거 바이어스에서 FN 전류가 변화하는 것을 볼 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판에 트렌치를 형성한 후, 웰 산화막을 형성하기 전과 형성한 후에 프라즈마 질화 열처리를 실시하여 후속 공정에 의한 PSZ 스트레스로 인한 터널 절연막 계면 및 측벽에 차지 트랩 및 디그레데이션 문제를 방지하여 ISPP 스텝 변화를 방지하는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계와, 식각 공정을 실시하여 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 터널 절연막의 계면 및 측벽에 트랩 차지 및 디그레데이션을 방지하기 위하여 플라즈마 질화 열처리 공정을 실시하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을을 포함한 전체 구조 상에 제2 절연막을 증착하는 단계와, 큐어링 공정을 실시하는 단계를 포함한다.
상기 제1 절연막을 형성한 후 상기 제2 절연막을 형성하기 전에 상기 플라즈마 질화 열처리 공정을 재실시하는 단계를 더 포함한다.
상기 플라즈마 질화 열처리 공정 후, 상기 제1 절연막을 형성 전에 포스트 열처리 공정을 실시허는 단계를 더 포함하며, 상기 포스트 열처리 공정은 N2를 이용하여 800~900℃ 온도범위 내에서 20 내지 30분 동안 실시한다.
상기 플라즈마 질화 열처리 공정은 Ar가스와 N2 가스를 이용하여 400 내지 500℃의 온도 범위에서 실시하며, 상기 플라즈마 질화 열처리 공정은 1.8~3.3kW의 바이어스 파워를 사용하여 200 내지 500mT의 압력 범위에서 5~30sec 동안 실시하며, 상기 플라즈마 질화 열처리 공정은 상기 Ar 가스와 상기 N2 가스를 1000sccm: 200~500sccm 조건으로 실시한다.
상기 제1 절연막은 HDP 산화막으로 형성하고, 상기 제2 절연막은 SOG 또는 PSG 또는 BPSG 산화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 3 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 반도체 기판(200) 상에 터널 절연막(201), 플로팅 게이트용 도전막(202), 버퍼 산화막(203), 패드 질화막(204), 및 하드 마스크 패턴(205)를 순차적으로 형성한다. 터널 절연막(201)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 절연막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 플로팅 게이트용 도전막(202)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(202)은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(202)은 300~1500Å 두께로 증착하는 것이 바람직하다. 버퍼 산화막(203)은 플로팅 게이트용 도전막(202)과 패드 질화막(204)과의 스트레스 완화를 위해 30 내지 100Å 의 두께로 형성하는 것이 바람직하다. 버퍼 산화막(203)은 LP-CVD 방식을 이용하여 형성하는 것이 바람직하다. 패드 질화막(204)은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크 패턴(205)은 LP-CVD 방식을 이용하여 100~400Å의 두께로 형성하는 것이 바람직하다.
이 후, 하드 마스크 패턴(205)을 이용한 식각 공정으로 패드 질화막(204), 버퍼 산화막(203), 플로팅 게이트용 도전막(202), 터널 절연막(201), 및 반도체 기판(200)을 순차적으로 식각하여 트렌치(206)를 형성한다.
이 후, 플라즈마 질화 열처리 공정을 실시하여 터널 절연막(201)의 계면 및 측벽에 트랩 차지 및 디그레데이션을 방지한다. 플라즈마 질화 열처리 공정은 Ar가스와 N2 가스를 이용하여 400 내지 500℃의 온도 범위에서 실시하는 것이 바람직하다. 플라즈마 질화 열처리 공정은 1.8~3.3kW의 바이어스 파워를 사용하여 200 내지 500mT의 압력 범위에서 5~30sec 동안 실시한다. 이때, Ar 가스와 N2 가스는 1000sccm: 200~500sccm 조건으로 실시하는 것이 바람직하다.
이 후, 포스트 열처리 공정을 진행한다. 포스트 열처리 공정은 N2를 이용하여 800~900℃ 온도범위 내에서 20 내지 30분 동안 실시한다. 포스트 열처리 공정은 플라즈마 질화 열처리 공정 전에 실시할 수도 있다.
도 4를 참조하면, 산화 공정을 진행하여 트렌치(206)를 포함한 전체 구조 상에 월 산화막(207)을 형성한다. 월 산화막(207)은 트렌치 식각 공정시 발생하는 식각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 월 산화막(207)은 레디컬 산화방식으로 플로팅 게이트용 도전막(202)의 재결정화를 방지하기 위하여 700 내지 1000℃의 온도범위에서 형성하는 것이 바람직하다. 월 산화막(207)은 20 내지 100Å의 두께로 형성하는 것이 바람직하다.
월 산화막(207)을 형성한 후 상술한 포스트 열처리 공정 및 플라즈마 질화 열처리 공정을 동일 조건하에서 실시한다.
이 후, 월 산화막(207)을 포함한 전체 구조 상에 제1 절연막(208)을 형성한다. 제1 절연막(208)은 HDP 산화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 제1 절연막(208)을 포함하는 전체 구조 상에 제2 절연막(209)을 형성한다. 제2 절연막(209)은 SOG 또는 PSZ 또는 BPSZ막으로 형성하는 것이 바람직하다. 이 후, 100 내지 300℃의 온도 범위에서 10분 내지 100분 동안 소프트 베이킹 공정을 실시하여 제2 절연막(209) 내의 아웃 가싱(out-gasing) 및 밀도 특성을 개선한다. 이 후, 습식 큐어링 공정을 실시한다. 이 후, 패드 질화막(204)의 상부가 노출되도록 CMP 공정을 실시한다. 이 후, 식각 공정을 실시하여 패드 질화막을 제거한다. 식각 공정은 인산을 이용하여 10분 내지 30분 동안 실시하는 것이 바람직하다.
도 6을 참조하면, 세정 공정을 실시하여 버퍼 산화막을 제거하는 동시에 소자 분리막의 EFH가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(207, 208, 209)의 상단부를 식각한다.
도 7a 및 도 7b는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 터널 절연막의 FN 전류를 나타내는 그래프이다.
도 7a 및 도 7b를 참조하면, 웰 산화막을 형성하기 전고 형성 후에 플라즈마 질화 열처리 공정을 실시하면, 프로그램 및 소거 바이어스에 대한 터널 절연막의 FN 전류가 일정하여 소자의 ISPP 스텝이 일정하게 유지된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 반도체 기판에 트렌치를 형성한 후, 웰 산화막을 형성하기 전과 형성한 후에 프라즈마 질화 열처리를 실시하여 후속 공정에 의한 PSZ 스트레스로 인한 터널 절연막 계면 및 측벽에 차지 트랩 및 디그레데이션 문제를 방지하여 ISPP 스텝 변화를 방지할 수 있다.
Claims (9)
- 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막을 순차적으로 형성하는 단계;식각 공정을 실시하여 상기 플로팅 게이트용 도전막, 상기 터널 절연막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;플라즈마 질화 열처리 공정을 실시하는 단계;상기 트렌치를 포함한 전체 구조 상에 제1 절연막을 형성하는 단계;상기 제1 절연막을을 포함한 전체 구조 상에 제2 절연막을 증착하는 단계;큐어링 공정을 실시하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막을 형성한 후 상기 제2 절연막을 형성하기 전에 상기 플라즈마 질화 열처리 공정을 재실시하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 질화 열처리 공정 후, 상기 제1 절연막을 형성 전에 포스트 열처리 공정을 실시허는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 3 항에 있어서,상기 포스트 열처리 공정은 N2를 이용하여 800~900℃ 온도범위 내에서 20 내지 30분 동안 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 질화 열처리 공정은 Ar가스와 N2 가스를 이용하여 400 내지 500℃의 온도 범위에서 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플라즈마 질화 열처리 공정은 1.8~3.3kW의 바이어스 파워를 사용하여 200 내지 500mT의 압력 범위에서 5~30sec 동안 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 5 항에 있어서,상기 플라즈마 질화 열처리 공정은 상기 Ar 가스와 상기 N2 가스를 1000sccm: 200~500sccm 조건으로 실시하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제1 절연막은 HDP 산화막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 절연막은 SOG 또는 PSG 또는 BPSG 산화막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
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