JP4992012B2 - フラッシュメモリ素子の製造方法 - Google Patents
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Description
11 スクリーン酸化膜
12 パッド窒化膜
13 フォトレジストパターン
14 窒化膜
14a スペーサ
15 表面酸化膜
16 トレンチ
17 ウォール酸化膜
18 窒化膜
18a 素子分離膜
19 トンネル酸化膜
20 ポリシリコン膜
Claims (8)
- (a)スクリーン酸化膜が形成された半導体基板が提供される段階と、
(b)前記スクリーン酸化膜の上にパッド窒化膜を形成する段階と、
(c)前記パッド窒化膜および前記スクリーン酸化膜をパターニングして前記半導体基板の一部を露出させる段階と、
(d)パターニングされた前記パッド窒化膜と前記スクリーン酸化膜の側壁にスペーサを形成する段階と、
(e)前記スペーサを介して露出する前記半導体基板に対して酸化工程を行うことにより、露出する前記半導体基板の上部と前記スペーサの下部に表面酸化膜を形成する段階と、
(f)前記スペーサをマスクとして前記表面酸化膜および前記半導体基板をエッチングして、前記半導体基板にトレンチを形成する段階と、
(g)前記スペーサおよび前記スペーサ下部の前記表面酸化膜が残留されている状態で、前記トレンチが埋め込められるように素子分離膜用絶縁膜を形成する段階と、
(h)前記パッド窒化膜を除去する段階と、
(i)残留する前記スペーサ、前記表面酸化膜および前記スクリーン酸化膜を除去すると共に、前記素子分離膜用絶縁膜の一部をエッチングして素子分離膜を形成する段階と、
(j)前記素子分離膜を含む全体の構造の上部に酸化工程を行い、トンネル酸化膜を形成する段階と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記表面酸化膜は、両側がバーズビーク状を持つように形成されることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記スペーサの間の前記半導体基板の上部に形成された表面酸化膜は、前記スペーサの下部に形成された表面酸化膜より厚く形成されることを特徴とする請求項1または2記載のフラッシュメモリ素子の製造方法。
- 前記(f)段階と前記(g)段階との間には、前記トレンチの内側壁にウォール酸化膜を形成する段階をさらに含むことを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記スペーサは、絶縁膜からなることを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記絶縁膜は、DCS−HTO、TEOSおよびMS−HTOのいずれか一つであることを特徴とする請求項5記載のフラッシュメモリ素子の製造方法。
- 前記トンネル酸化膜は、750℃〜800℃の温度範囲内で湿式酸化工程を行った後、850℃〜1000℃の温度範囲内でインシチューにてN2Oアニール工程を行うことにより形成することを特徴とする請求項1記載のフラッシュメモリ素子の製造方法。
- 前記トンネル酸化膜は、2atomic%〜10atomic%程度の窒素を含むことを特徴とする請求項1または7記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040072497A KR100575343B1 (ko) | 2004-09-10 | 2004-09-10 | 플래시 메모리 소자의 제조방법 |
KR10-2004-0072497 | 2004-09-10 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006080484A JP2006080484A (ja) | 2006-03-23 |
JP4992012B2 true JP4992012B2 (ja) | 2012-08-08 |
Family
ID=36159655
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005160326A Expired - Fee Related JP4992012B2 (ja) | 2004-09-10 | 2005-05-31 | フラッシュメモリ素子の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7691721B2 (ja) |
JP (1) | JP4992012B2 (ja) |
KR (1) | KR100575343B1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100672663B1 (ko) * | 2004-12-28 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서의 제조방법 |
KR100676599B1 (ko) * | 2005-02-28 | 2007-01-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
JP2012164865A (ja) | 2011-02-08 | 2012-08-30 | Toshiba Corp | 半導体装置の製造方法 |
CN102956495B (zh) * | 2011-08-29 | 2017-04-12 | 联华电子股份有限公司 | 浅沟槽隔离结构制造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5350941A (en) * | 1992-09-23 | 1994-09-27 | Texas Instruments Incorporated | Trench isolation structure having a trench formed in a LOCOS structure and a channel stop region on the sidewalls of the trench |
JPH08340056A (ja) * | 1995-06-12 | 1996-12-24 | Sony Corp | シリコン系絶縁膜の形成方法と半導体装置 |
JPH09115904A (ja) * | 1995-10-14 | 1997-05-02 | Semiconductor Energy Lab Co Ltd | 酸化膜の作製方法及び酸化膜の作製装置 |
KR100192178B1 (ko) * | 1996-01-11 | 1999-06-15 | 김영환 | 반도체 소자의 아이솔레이션 방법 |
JPH09326478A (ja) * | 1996-06-07 | 1997-12-16 | Hitachi Ltd | Misトランジスタの製造方法、misトランジスタ、半導体集積回路装置の製造方法および半導体集積回路装置 |
US6033969A (en) * | 1996-09-30 | 2000-03-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming a shallow trench isolation that has rounded and protected corners |
US5721174A (en) * | 1997-02-03 | 1998-02-24 | Chartered Semiconductor Manufacturing Pte Ltd | Narrow deep trench isolation process with trench filling by oxidation |
US5910018A (en) * | 1997-02-24 | 1999-06-08 | Winbond Electronics Corporation | Trench edge rounding method and structure for trench isolation |
KR20000040458A (ko) * | 1998-12-18 | 2000-07-05 | 김영환 | 반도체 소자의 격리영역 형성방법 |
JP2001094077A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
US6559007B1 (en) * | 2000-04-06 | 2003-05-06 | Micron Technology, Inc. | Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide |
US6261905B1 (en) * | 2000-04-28 | 2001-07-17 | Taiwan Semiconductor Manufacturing Company | Flash memory structure with stacking gate formed using damascene-like structure |
JP2002100673A (ja) * | 2000-09-21 | 2002-04-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2002134634A (ja) * | 2000-10-25 | 2002-05-10 | Nec Corp | 半導体装置及びその製造方法 |
KR100426482B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
US6495430B1 (en) * | 2002-05-21 | 2002-12-17 | Macronix International Co., Ltd. | Process for fabricating sharp corner-free shallow trench isolation structure |
KR100430681B1 (ko) * | 2002-06-29 | 2004-05-10 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
KR20050009490A (ko) * | 2003-07-16 | 2005-01-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 소자 분리막 형성 방법 |
KR100538884B1 (ko) * | 2004-03-30 | 2005-12-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
-
2004
- 2004-09-10 KR KR1020040072497A patent/KR100575343B1/ko not_active IP Right Cessation
-
2005
- 2005-05-31 JP JP2005160326A patent/JP4992012B2/ja not_active Expired - Fee Related
- 2005-06-06 US US11/146,169 patent/US7691721B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7691721B2 (en) | 2010-04-06 |
KR20060023692A (ko) | 2006-03-15 |
KR100575343B1 (ko) | 2006-05-02 |
JP2006080484A (ja) | 2006-03-23 |
US20060057806A1 (en) | 2006-03-16 |
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