KR20070002293A - 플래쉬 메모리 소자의 제조방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 스크린 산화막 및 패드 질화막이 형성된 반도체 기판에 트렌치들을 형성하는 단계와, 상기 트렌치들 내에 소자분리막들을 형성하는 단계와, 상기 패드 질화막과 스크린 산화막을 제거하여 상기 반도체 기판 표면위로 돌출된 소자분리막의 상부를 노출시키는 단계와, 상기 스크린 산화막의 제거로 노출되는 반도체 기판상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 차례로 형성하는 단계와, 상기 플로팅 게이트용 폴리실리콘막이 이웃하는 소자분리막 상부간 간격의 1/10 내지 1/2에 해당되는 두께로 남도록 전면을 화학적기계적으로 연마하여 플로팅 게이트를 형성하고 상기 플로팅 게이트용 폴리실리콘막 내에 발생된 심을 제거하는 단계를 포함한다.

셀프 얼라인 플로팅 게이트, 심(seam)

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}

도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판 15 : 소자분리막

16 : 터널 산화막 17a : 플로팅 게이트

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 심(seam)을 갖지 않는 플로팅 게이트를 형성하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.

플래쉬 메모리 소자의 고집적화에 따라 소자분리막 구성에 많은 어려움이 발생되고 있다. 그 중, 가장 중요한 문제는 좁은 폭(width)과 깊은 깊이(depth)를 갖는 종횡비(aspect ratio)가 큰 트렌치(trench)의 갭필(gap fill) 문제이다.

90nm에서 70nm 기술로 집적도가 높아짐에 따라 기존에 사용하던 셀프 얼라인 STI(Self Aligned Shallow Trench Isolation) 공정과 HDP(High Density Plasma) 산화막 갭필(gap fill)이 불가능해 지고 있고, 플로팅 게이트간 스페이스(space)를 확보하는 것이 단순한 마스크(mask) 및 에치(etching) 작업을 통해서만은 불가능하다는 결론에 이르고 있다.

이에, 대안적인 프로세스(process)로써 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate : 이하, 'SAFG'라 함) 공정이 도입되었다.

SAFG 공정은 반도체 기판상에 스크린 산화막과 패드 질화막을 형성하고, 필드 영역의 패드 질화막과 스크린 산화막과 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치내에 소자분리막을 형성한 다음, 패드 질화막과 스크린 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시킨 후, 액티브 영역의 반도체 기판상에 게이트 산화막을 형성하고, 전면에 폴리실리콘막을 증착하고 CMP하여 플로팅 게이트를 형성하는 기술이다.

이러한 SAFG 공정을 사용할 경우 패드 질화막의 두께를 두껍게 하여야만 적절한 두께의 플로팅 게이트를 확보할 수가 있다. 한편, 상기 패드 질화막은 트렌치 형성을 위한 식각 공정시 포지티브 슬로프(positive slope)를 갖게 되고, 소자분리막은 상기 패드 질화막과 반대로 네거티브 슬로프(negative slope)를 갖게 된다.

폴리실리콘막은 스텝 커버리지(step coverage) 및 증착 특성이 비교적 우수하나, 소자분리막이 네거티브 슬로프를 가질 경우 폴리실리콘막 증착 특성이 열화되게 되어 불가피하게 폴리실리콘막내에 심(seam)이 형성되게 된다.

상기 심은 이후 층간유전막 증착 전에 실시하는 전세정 공정시 확대되게 되며 층간유전막 증착시 층간유전막에 의해 매립되게 된다. 심 내에 매립된 층간유전막은 이후 컨트롤 게이트용 폴리실리콘막을 형성하고 게이트를 패터닝한 후에 실시하는 측벽산화공정시 그 두께가 증가되어, 플로팅 게이트와 컨트롤 게이트간 커플링비(coupling ratio)를 감소시킨다. 그 결과, 소자의 스피드(speed)가 저하되게 되고 소자 동작에 필요한 전압이 증가되게 된다.

한편, 상기 심 내에 매립된 층간유전막은 게이트 패터닝 공정시 식각 배리어로 작용하여 플로팅 게이트용 폴리실리콘막의 식각을 방해하여 식각 공정이 제대로 진행되지 못하고 폴리 잔류물(poly residue)이 유발되게 된다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 심(seam)을 갖지 않는 플로팅 게이트용 폴리실리콘막을 형성하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 플로팅 게이트와 컨트롤 게이트간 커플링비를 향상시키어 소자의 스피드를 향상시키고 소자의 동작 전압을 낮추는데 있다.

본 발명의 또 다른 목적은 게이트 식각 공정시 폴리 잔류물 발생을 방지하는데 있다.

본 발명에 따른 플래쉬 메모리 소자의 제조방법은 스크린 산화막 및 패드 질화막이 형성된 반도체 기판에 트렌치들을 형성하는 단계와, 상기 트렌치들 내에 소자분리막들을 형성하는 단계와, 상기 패드 질화막과 스크린 산화막을 제거하여 상기 반도체 기판 표면위로 돌출된 소자분리막의 상부를 노출시키는 단계와, 상기 스크린 산화막의 제거로 노출되는 반도체 기판상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 차례로 형성하는 단계와, 상기 플로팅 게이트용 폴리실리콘막이 이웃하는 소자분리막 상부간 간격의 1/10 내지 1/2에 해당되는 두께로 남도록 전면을 화학적기계적으로 연마하여 플로팅 게이트를 형성하고 상기 플로팅 게이트용 폴리실리콘막 내에 발생된 심을 제거하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 내지 도 1h는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.

본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 1a에 도시하는 바와 같이 필드 영역 및 액티브 영역을 갖는 반도체 기판(10)상에 약 50Å 정도로 스크린 산화막(11)을 형성하고, 웰 이온(well ion) 주입 및 각종 문턱전압(Vt) 이온 주입 공정을 실시한 후에 상기 스크린 산화막(11)상에 패드 질화막(12)을 증착한다. 상기 패드 질화막(12)은 플로팅 게이트의 높이를 확보하기 위해 기존의 증착 두께보다 더 두껍게 증착한다.

그런 다음, 도 1b에 도시하는 바와 같이 사진 식각 공정으로 필드 영역의 패드 질화막(12)과 스크린 산화막(11)과 반도체 기판(10)을 식각하여 트렌치(13)를 형성한다.

상기 트렌치 식각 공정시 사용되는 포토레지스트의 카본 성분의 영향으로 트렌치 식각 공정시 폴리머가 발생되게 되고, 이 폴리머가 트렌치(13)의 측면에 증착됨에 따라 트렌치(13)는 포지티브 슬로프(positive slope)를 갖게 되며, 상기 패드 질화막(12) 역시 포지티브 슬로프를 갖게 된다.

이어, 도 1c에 도시하는 바와 같이 측벽 산화 공정으로 상기 트렌치(13)가 형성된 반도체 기판(10) 표면상에 측벽 산화막(14)을 형성한다.

액티브 영역의 임계치수(Critical Dimension : CD)가 작아짐에 따라 상기 측벽 산화 공정시 스크린 산화막(11)이 재성장되어 두께가 늘어나는 현상이 발생되게 되는데, 50Å 이하의 두께를 갖던 스크린 산화막(11)이 80~150Å으로 재성장할 수 있도록 측벽 산화 공정을 충분히 진행하여 측벽 산화막(14)을 50~300Å 정도의 두꺼운 두께로 형성한다.

이렇게 스크린 산화막(11)을 두껍게 형성하면 트렌치 탑 코너(trench top corner) 부위에 터널 산화막이 잘 자라지 않는 씨닝(thinning) 현상을 억제시킬 수 있는 장점이 있다.

이어서, 도 1d에 도시하는 바와 같이 상기 트렌치(13)가 매립되도록 전면에 산화막을 증착하고 전면을 CMP하여 상기 트렌치(13)내에 소자분리막(15)을 형성한다.

상기 CMP 공정을 상기 패드 질화막(12)을 타겟으로 진행하되, 패드 질화막(12) 상에 산화막 잔류물이 발생되지 않도록 초기 패드 질화막(12) 두께의 1/3~1/2 정도가 제거되도록 오버 CMP한다.

그런 다음, 패드 질화막(12)상에 잔존하는 산화막을 완전히 제거하기 위하여 BOE 또는 HF를 이용하여 포스트 크리닝 공정을 실시한다.

그리고, 도 1e에 도시하는 바와 같이 인산(H₃PO₄) 딥 공정으로 상기 패드 질화막(12)을 제거하여 반도체 기판(10) 표면 위로 돌출되어 있는 소자분리막(15) 상부를 노출시킨다. 이와 같이, 반도체 기판(10) 표면 위로 돌출되어 있는 소자분리막(15) 부분을 소자분리막 니플(nipple)이라 한다.

상기 소자분리막(15)은 포지티브 슬로프를 갖는 패드 질화막(12)에 자기정합적으로 형성되므로 상기 소자분리막(15) 니플은 상기 패드 질화막(12)과는 반대로 네거티브 슬로프(negative slope)를 갖게 된다.

이어, 도 1f에 도시하는 바와 같이 상기 스크린 산화막(11)이 제거되도록 희석된 HF 또는 BOE 용액을 이용한 등방성 식각 공정을 진행한다. 이때, 상기 소자분리막(15) 니플도 함께 식각되게 되어 플로팅 게이트가 형성될 공간이 확보되게 된다. 상기 스크린 산화막(11)의 재성장된 양이 균일하지 않거나 매우 작다면 트렌치 탑 코너 부위의 측벽 산화막(14)의 일부가 제거되어 상당히 큰 빈공간이 형성되게 되므로 상기 측벽 산화 공정시 스크린 산화막(11) 재성장 두께를 제어하는 것이 중요하다.

그런 다음, 도 1g에 도시하는 바와 같이 액티브 영역의 반도체 기판(10)상에 터널 산화막(16)을 형성하고 전면에 폴리실리콘막(17)을 증착한다.

상기 소자분리막(15)이 네거티브 슬로프를 가짐에 따라 상기 폴리실리콘막(17)에는 불가피하게 심(seam)(A)이 형성되게 되게 되는데, 상기 심 형성 시점은 폴리실리콘막(17)이 상기 이웃하는 소자분리막(15)의 상부간 간격(L)의 1/2 정도 되는 두께로 증착되었을 때이다.

심(seam)은 플로팅 게이트와 컨트롤 게이트간 커플링비(coupling ratio)를 감소시키어 소자 스피드를 저하시키고 소자 동작에 필요한 전압을 상승시키며, 폴리 잔류물(poly residue)을 유발시키는 원인이 된다.

기존에는 상기 소자분리막(15)을 타겟으로 CMP 공정을 실시하여 플로팅 게이트를 형성하였다. 그러나, 소자분리막(15)을 타겟으로 CMP 공정을 진행할 경우 폴리실리콘막(17) 내의 심이 제거되지 않았다.

이에, 도 1g에 도시하는 바와 같이 상기 심이 제거될 수 있도록 상기 폴리실리콘막(17) 및 소자분리막(15)을 CMP(Chemical Mechanical Polishing)하되, 상기 이웃하는 소자분리막(15)의 상부간 간격이 L이라 하면 CMP 공정 이후 잔류 폴리실리콘막(17)의 두께(T)가 다음 수학식1의 관계를 만족하도록 공정을 진행한다.

L < T < L

상기 CMP 공정시 패턴 밀도가 높은 셀 영역에 비하여 패턴 밀도가 낮은 페리 영역(peripheral region)의 폴리실리콘막(17) 식각 속도가 더 빠르데, 페리 영역의 폴리실리콘막(17)이 과도하게 식각될 경우 페리 영역의 터널 산화막(16)에 손상이 발생되는 바, 이러한 현상을 방지하기 위하여 셀 영역과 페리 영역간 폴리실리콘막(17)의 두께 차이가 200Å 이하가 되도록 제어한다.

이로써, 소자분리막(15)을 사이에 두고 분리되는 플로팅 게이트(17a)가 완성된다.

이후, 도면으로 도시하지 않았지만 플로팅 게이트(17a)와 컨트롤 게이트간 커플링비(coupling ratio)를 향상시키기 위하여 습식 캐미컬을 이용하여 플로팅 게이트(17a)들 사이에 존재하는 소자분리막(15)을 리세스(recess)시킨다. 이때, 리세스되는 소자분리막(15)의 두께가 상기 플로팅 게이트(17a)의 두께보다 작게 되도록 공정을 진행하여 플로팅 게이트(17a) 하부에서 언더컷(under cut) 현상이 발생되지 않도록 한다.

그런 다음, 층간유전막과 컨트롤 게이트용 폴리실리콘막을 차례로 형성하고 사진 식각 공정으로 컨트롤 게이트용 폴리실리콘막과 층간유전막과 플로팅 게이트(17a)를 식각하여 플래쉬 메모리 소자의 게이트를 형성한 후, 통상의 공정을 실시하여 플래쉬 메모리 소자를 제조한다.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.

첫째, 심을 갖지 않는 플로팅 게이트용 폴리실리콘막을 형성할 수 있으므로 심 내에 층간유전막이 매립됨으로 인한 플로팅 게이트와 컨트롤 게이트간 커플링비를 감소를 방지할 수 있다. 따라서, 플래쉬 메모리 소자의 스피드를 향상시킬 수 있고 동작 전압을 낮출 수 있다.

둘째, 소자의 동작 전압을 낮출 수 있으므로 고전압 소자의 사이즈를 감소시킬 수 있다. 따라서, 소자의 집적도를 향상시킬 수 있다.

셋째, 심을 갖지 않는 플로팅 게이트용 폴리실리콘막을 형성할 수 있으므로 심 내에 층간유전막이 매립됨으로 인한 폴리 잔류물 발생을 방지할 수 있다.

넷째, 폴리실리콘막이 CMP되는 양을 증가시키어 플로팅 게이트의 높이를 낮출 수 있으므로 셀간 간섭을 줄일 수 있다.

Claims (3)

1. 스크린 산화막 및 패드 질화막이 형성된 반도체 기판에 트렌치들을 형성하는 단계;

   상기 트렌치들 내에 소자분리막들을 형성하는 단계;

   상기 패드 질화막과 스크린 산화막을 제거하여 상기 반도체 기판 표면위로 돌출된 소자분리막의 상부를 노출시키는 단계;

   상기 스크린 산화막의 제거로 노출되는 반도체 기판상에 터널 산화막과 플로팅 게이트용 폴리실리콘막을 차례로 형성하는 단계; 및

   상기 플로팅 게이트용 폴리실리콘막이 이웃하는 소자분리막 상부간 간격의 1/10 내지 1/2에 해당되는 두께로 남도록 전면을 화학적기계적으로 연마하여 플로팅 게이트를 형성하고 상기 플로팅 게이트용 폴리실리콘막 내에 발생된 심을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
2. 제 1항에 있어서,

   상기 트렌치들을 형성한 이후에 트렌치가 형성된 반도체 기판표면상에 측벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
3. 제 1항에 있어서,

   상기 플로팅 게이트를 형성한 이후에 상기 플로팅 게이트들 사이에 존재하는 소자분리막을 리세스시키어 상기 플로팅 게이트의 상부 측면을 노출시키는 단계;

   상기 전체 구조물상에 표면 단차를 따라서 층간유전막을 형성하고, 전면에 컨트롤 게이트용 폴리실리콘막을 형성하는 단계;

   상기 컨트롤 게이트용 폴리실리콘막과 층간유전막과 플로팅 게이트를 선택적으로 식각하여 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.

Images