KR100687400B1 - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 공정시 소자분리막이 노출될 때까지 플로팅 게이트용 폴리실리콘막을 CMP(Chemical Mechanical Polishing)한 후에 에치백(etch back) 공정으로 플로팅 게이트용 폴리실리콘막 내에 발생된 보이(void) 및 심(seam)을 제거하고 플로팅 게이트의 높이를 확보하기 위한 기술이다.
셀프 얼라인 플로팅 게이트, 보이드, 심, 커플링 비
Description
도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 15 : 소자분리막
16 : 게이트 산화막 19 : 플로팅 게이트
20 : 층간유전막 21 : 제 3 폴리실리콘막
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트용 폴리실리콘막내에 발생되는 보이드(void) 및 심(seam)을 제거하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 소자의 고집적화에 따라 소자분리막 구성에 많은 어려움이 발 생되고 있다. 그 중, 가장 중요한 문제는 좁은 폭(width)과 깊은 깊이(depth)를 갖는 종횡비(aspect ratio)가 큰 트렌치(trench)의 갭필(gap fill) 문제이다.
90nm에서 70nm 기술로 집적도가 높아짐에 따라 기존에 사용하던 셀프 얼라인 STI(Self Aligned Shallow Trench Isolation) 공정과 HDP(High Density Plasma) 산화막 갭필(gap fill)이 불가능해 지고 있고, 플로팅 게이트간 스페이스(space)를 확보하는 것이 단순한 마스크(mask) 및 에치(etching) 작업을 통해서만은 불가능하다는 결론에 이르고 있다.
이에, 대안적인 프로세스(process)로써 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate : 이하, 'SAFG'라 함) 공정이 도입되었다.
SAFG 공정은 반도체 기판상에 스크린 산화막과 패드 질화막을 형성하고, 필드 영역의 패드 질화막과 스크린 산화막과 반도체 기판을 식각하여 트렌치를 형성하고, 상기 트렌치내에 소자분리막을 형성한 다음, 상기 패드 질화막과 스크린 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시킨 후, 액티브 영역의 반도체 기판상에 게이트 산화막을 형성하고, 전면에 플로팅 게이트용 폴리실리콘막을 증착하고 이를 CMP하여 플로팅 게이트를 형성하는 기술이다.
이와 같이 형성된 플로팅 게이트용 폴리실리콘막에는 보이드(void) 및 심(seam) 등의 디펙트(defect)가 발생되게 되는데, 액티브 영역의 폭이 좁고 골이 깊은 경우에 이러한 형상은 더욱 심해지게 된다.
상기 보이드 및 심 등의 디펙트는 CMP(Chemical Mechanical Polishing) 공정을 실시하고 나면 표면으로 노출되거나 표면 아래에 남아 있게 된다.
그리고, 상기 보이드 및 심은 이후 층간유전막 증착 과정에서 2차적인 결함을 만들게 된다. 즉, 보이드 및 심이 존재하는 위치에서 층간유전막이 얇게 증착되거나 반대로 너무 두껍게 증착되어 불량이 유발되게 된다.
또한, 게이트 식각 공정에 의해 플로팅 게이트의 단면이 노출됨에 따라서 보이드 및 심도 함께 노출되게 되는데, 이후 식각 데미지를 완화하기 위한 산화 공정시 상기 보이드 및 심을 통해서 비정상적으로 두꺼운 산화막이 형성되게 되어 플로팅 게이트와 컨트롤 게이트간 커플링비(coupling ratio)를 감소시킨다. 그 결과, 소자의 스피드(speed)가 저하되게 되고 소자 동작에 필요한 전압이 증가되게 된다.
한편, 상기 보이드 및 심 내에 형성된 층간유전막은 게이트 패터닝 공정시 식각 배리어로 작용하여 플로팅 게이트용 폴리실리콘막의 식각을 방해하여 식각 공정이 제대로 진행되지 못하고 폴리 잔류물(poly residue)이 유발되게 된다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 보이드 및 심을 갖지 않는 플로팅 게이트용 폴리실리콘막을 형성하기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 플로팅 게이트와 컨트롤 게이트간 커플링비를 향상시키어 소자의 스피드를 향상시키고 소자의 동작 전압을 낮추는데 있다.
본 발명의 또 다른 목적은 게이트 식각 공정시 폴리 잔류물 발생을 방지하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 액티브 영역 및 필드 영역을 갖는 반도체 기판에 패드 산화막과 패드 질화막을 형성하는 단계와, 필드 영역의 패드 질화막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치내에 소자분리막을 형성하는 단계와, 상기 패드 질화막과 패드 산화막을 제거하여 액티브 영역의 반도체 기판과 상기 소자분리막의 상부를 노출시키는 단계와, 전면에 제 1 폴리실리콘막을 형성하는 단계와, 상기 소자분리막이 노출되도록 상기 제 1 폴리실리콘막을 평탄 제거하는 단계와, 상기 제 1 폴리실리콘막내에 자연 발생된 보이드 및 심이 제거되도록 에치백 공정을 실시하는 단계와, 전면에 제 2 폴리실리콘막을 형성하는 단계와, 상기 소자분리막이 노출되도록 상기 제 2 폴리실리콘막을 평탄 제거하여 상기 제 1 폴리실리콘막과 제 2 폴리실리콘막으로 구성되는 플로팅 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1i는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공 정 단면도이다.
본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 1a에 도시하는 바와 같이 필드 영역 및 액티브 영역을 갖는 반도체 기판(10)상에 약 50Å 정도로 패드 산화막(11)을 형성하고, 웰 이온(well ion) 주입 공정 및 각종 문턱전압(Vt) 이온 주입 공정을 실시한 후에 상기 패드 산화막(11)상에 패드 질화막(12)을 증착한다. 그런 다음, 상기 패드 질화막(12)상에 포토레지스트(13)를 도포하고 노광 및 현상 공정으로 필드 영역의 패드 질화막(12)이 오픈되도록 상기 포토레지스트(13)를 패터닝한다.
그리고, 패터닝된 포토레지스트(13)를 마스크로 상기 패드 질화막(12)과 패드 산화막(11)과 반도체 기판(10)을 식각하여 트렌치(14)를 형성한다.
이어, 측벽 산화 공정으로 상기 트렌치(14)가 형성된 반도체 기판(10) 표면상에 측벽 산화막(미도시)을 형성한다.
그런 다음, 도 1b에 도시하는 바와 같이 상기 트렌치(14)가 매립되도록 전면에 산화막을 증착하고 상기 패드 질화막(12)이 노출되도록 상기 산화막을 CMP하여 상기 트렌치(14)내에 소자분리막(15)을 형성한다.
그런 다음, 패드 질화막(12)상에 잔존할 수 있는 산화막을 제거하기 위하여 BOE 또는 HF를 이용하여 포스트 크리닝 공정을 실시한다.
이어, 도 1c에 도시하는 바와 같이 상기 패드 질화막(12)과 패드 산화막(11)을 제거하여 액티브 영역의 반도체 기판(10)을 노출시킨다.
여기서, 상기 패드 질화막(12)은 인산(H3PO4) 딥 공정으로 제거하고 상기 패드 산화막(11)은 불소(HF) 계열의 습식 캐미컬을 이용하여 제거하는 것이 좋다.
상기 패드 질화막(12)과 패드 산화막(11)이 제거됨에 따라서 반도체 기판(10) 표면 위로 돌출되어 있는 소자분리막(15)의 상부가 노출되게 된다. 이처럼, 반도체 기판(10) 표면 위로 돌출되어 소자분리막(15) 부분을 '소자분리막 니플(nipple)'이라 한다.
그런 다음, 도 1d에 도시하는 바와 같이 산소(O2) 및 수소(H2)의 혼합 가스를 이용하여 상기 노출된 액티브 영역의 반도체 기판(10)상에 40~100Å의 두께로 게이트 산화막(16)을 형성하고, 상기 게이트 산화막(16)에 질소 이온을 주입한다.
상기 게이트 산화막(16) 형성 공정 및 질소 이온 주입 공정은 인시튜(in-situ)로 진행하여도 되고, 익스시튜(ex-situ)로 진행하여도 무방하다.
그런 다음, 450~650℃에서 SiH4, SiH2Cl2 등의 실리콘 계열의 소오스 가스를 이용하여 상기 반도체 기판(10) 전면에 300~1500Å 두께의 제 1 폴리실리콘막(17)을 형성한다. 이어, 인시튜(in-situ) 공정으로 상기 제 1 폴리실리콘막(17)에 붕소(B) 또는 인(P) 등의 도펀트(dopant)를 주입하여 상기 제 1 폴리실리콘막(17)이 전도성을 가질 수 있도록 한다.
소자 집적도 증가로 액티브 영역의 임계치수(Critical Dimension : CD)가 감소되고 소자분리막 니플의 높이가 높아짐에 따라서, 상기 제 1 폴리실리콘막(17)에는 A에 나타낸 바와 같이 보이드(void) 및 심(seam)과 같은 디펙트(defect)가 발생 되게 된다.
이어서, 도 1e에 도시하는 바와 같이 상기 소자분리막(15)이 노출되도록 상기 제 1 폴리실리콘막(17)을 CMP(Chemical Mechanical Polishing)한다.
상기 제 1 폴리실리콘막(17)내의 보이드 및 심의 위치는 액티브 영역의 CD(Critical Dimension)와 소자분리막 니플의 높이에 의해서 결정되는데, 디자인 룰(design rule)이 감소됨에 따라서 보이드 및 심의 위치는 점점 아래로 내려가게 된다.
상기 CMP 공정으로는 보이드 및 심을 제거하기 어렵고, 보이드 및 심을 제거하려면 오버 CMP하여 소자분리막(15) 니플도 일정 두께 식각해야만 한다. 그러나, 소자분리막 니플의 높이가 낮아질 경우 플로팅 게이트의 두께가 얇아져 플로팅 게이트의 저항이 높아지게 되고 플로팅 게이트와 컨트롤 게이트간 오버랩(overlap) 면적이 감소되므로 데이터 저장 능력이 현격히 떨어지게 된다. 이에, 상기 CMP 공정을 상기 소자분리막(15)이 노출되는 시점까지만 실시한다.
그런 다음, 도 1f에 도시하는 바와 같이 상기 보이드 및 심이 드러나도록 플루오르(F) 계열의 가스 예를 들면, SF6 또는 CF4 등을 사용하여 상기 제 1 폴리실리콘막(17)을 일정 두께 에치백(etch back)한다.
액티브 영역의 임계치수(CD)를 
라고 하면, 상기 에치백 공정 이후 제 1 폴리실리콘막(17)의 잔막 두께, 
는 다음 수학식 1을 만족해야 한다.
한편, 이후 플로팅 게이트용 폴리실리콘막 추가 증착시 보이드 발생을 방지하기 위해서는 상기 제 1 폴리실리콘막(17) 에치백 공정시 산소(O2) 가스를 추가하여 소자분리막(15)의 탑 코너(top corner)를 라운드(round)화시키는 것이 좋다.
그런 다음, 플로팅 게이트의 높이를 확보하기 위하여 도 1g에 도시하는 바와 같이 전면에 플로팅 게이트용 제 2 폴리실리콘막(18)을 추가 증착한다. 상기 소자분리막(15)의 탑 코너가 라운드된 상태이므로 상기 제 2 폴리실리콘막(18)은 보이드 및 심을 갖지 않고 증착 가능하다.
이어서, 도 1h에 도시하는 바와 같이 상기 소자분리막(15)이 노출되도록 상기 제 2 폴리실리콘막(18)을 CMP하여 상기 제 1, 제 2 폴리실리콘막(17)(18)의 적층막으로 이루어진 플로팅 게이트(19)를 형성한다.
그런 다음, 도 1h에 도시된 바와 간이 플로팅 게이트(19)와 컨트롤 게이트간 커플링비(coupling ratio)를 향상시키기 위하여 습식 캐미컬을 이용하여 플로팅 게이트(19)들 사이에 존재하는 소자분리막(15)을 일정 두께 리세스(recess)시킨다.
그런 다음 반도체 기판(10)의 표면 단차를 따라서 층간유전막(20)을 형성하고, 600~900℃의 산소 및 수소의 혼합 가스 분위기에서 어닐링 공정 및 산화 공정을 실시한다.
상기 층간유전막(20)은 LPCVD(Low Pressure Chemical Vapor Deposition)나 ALD(Atomic Layer Deposition) 공정으로 SiO2막, Si3N4막, SiO2막을 차례로 증착하여 형성한다. 상기 SiO2막은 SiH4, SiH2Cl2의 소오스 가스와 N2O 가스의 혼합 가스 분위기에서 형성하고, 상기 Si3N4막은 SiH4, SiH2Cl2의 소오스 가스와 NH3의 혼합 가스 분위기에서 형성한다.
전술한 공정을 통해 상기 플로팅 게이트(19)는 보이드 및 심을 갖지 않으므로 층간유전막(20)은 균일한 두께로 형성되게 된다.
이어서, 전면에 컨트롤 게이트용 제 3 폴리실리콘막(21)과 금속막(미도시)을 차례로 형성한다.
이후, 도면에는 도시하지 않았지만 사진 식각 공정으로 상기 금속막과 제 3 폴리실리콘막(21)과 층간유전막(20)과 플로팅 게이트(19)를 식각하여 게이트를 형성하고, 상기 게이트 형성을 위한 식각 공정시 발생된 데미지를 큐어링(curing)하기 위하여 재산화(reoxidation) 공정을 실시한다.
이상의 공정을 통해 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 보이드 및 심을 갖지 않는 플로팅 게이트 형성이 가능하므로 균일한 두께의 층간유전막을 형성할 수 있다. 따라서, 층간유전막의 내산화성이 향상되어 재산화 공정시 층간유전막의 두께 증가를 방지할 수 있다.
둘째, 층간유전막의 두께 증가를 방지할 수 있으므로 플래쉬 메모리 소자의 저장 능력 및 저장 속도를 향상시킬 수 있다.
셋째, 보이드 및 심을 갖지 않는 플로팅 게이트 형성이 가능하므로 보이드 및 심 내에 층간유전막이 매립됨으로 인한 폴리 잔류물 발생을 방지할 수 있다.
넷째, 보이드 및 심을 갖지 않는 플로팅 게이트 형성이 가능하므로 게이트 식각 공정 이후 노출되는 플로팅 게이트 표면에 디펙트 형성을 방지할 수 있다.
Claims (5)
- 액티브 영역 및 필드 영역을 갖는 반도체 기판에 패드 산화막과 패드 질화막을 형성하는 단계;필드 영역의 패드 질화막과 패드 산화막과 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치내에 소자분리막을 형성하는 단계;상기 패드 질화막과 패드 산화막을 제거하여 액티브 영역의 반도체 기판과 상기 소자분리막의 상부를 노출시키는 단계;전면에 제 1 폴리실리콘막을 형성하는 단계;상기 소자분리막이 노출되도록 상기 제 1 폴리실리콘막을 평탄 제거하는 단계;상기 제 1 폴리실리콘막내에 자연 발생된 보이드 및 심이 제거되도록 에치백 공정을 실시하는 단계;전면에 제 2 폴리실리콘막을 형성하는 단계; 및상기 소자분리막이 노출되도록 상기 제 2 폴리실리콘막을 평탄 제거하여 상기 제 1 폴리실리콘막과 제 2 폴리실리콘막으로 구성되는 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 에치백 공정시 플루오르 계열의 가스를 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 플루오르 계열의 가스로 SF6 또는 CF4를 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제 2항에 있어서,상기 에치백 공정시 플루오르 계열의 가스 이외에 산소 가스를 더 포함시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 삭제
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Non-Patent Citations (1)
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