KR20070072684A - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 반도체 기판의 일부를 식각하여 트렌치를 형성하고, 전체 구조상에 제1 산화막을 형성한 후 트렌치가 매립되도록 전체 구조상에 폴리실리콘막을 형성한다. 그런 다음, 폴리실리콘막을 식각하여 폴리실리콘막의 표면이 반도체 기판의 표면보다 낮아지도록 리세스 하고, 트렌치가 매립되도록 전체 구조상에 제2 산화막을 형성한 후 연마하여 소자 분리막을 형성함으로써 트렌치 매립시 발생하는 보이드(void)를 방지하여 소자의 신뢰성을 향상시킬 수 있다.
소자 분리막, 보이드, 폴리실리콘막
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 레이아웃도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 패드 산화막
104 : 질화막 106 : 포토레지스트 패턴
108 : 트렌치 110 : 제1 산화막
112 : 폴리실리콘막 114 : 제2 산화막
116 : 소자 분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 소자 분리막용 트렌치 매립 공정시 발생하는 보이드(void)를 방지하여 소자의 신뢰성을 확보하기 위한 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
메모리 소자의 고집적화가 되어감에 따라 소자 분리막을 구성하는데 있어 어려움이 있다. 도 1a 내지 도 1c를 참조하여 일반적인 소자 분리막 형성 방법에 대해 구체적으로 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 형성한 후 질화막(12) 상에 질화막(12)의 일부를 노출하는 포토레지스트 패턴(13)을 형성한다. 포토레지스트 패턴(13)을 마스크로 질화막(12), 패드 산화막(11) 및 반도체 기판(10)의 일부를 식각하여 트렌치(14)를 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(13)을 제거한 후 트렌치(14)가 매립되도록 전체 구조상에 HDP(High Density Plasma) 산화막(15)을 형성한다.
도 1c를 참조하면, 질화막(12) 상부가 노출될 때까지 HDP 산화막(15)을 연마하여 소자 분리막(16)을 형성한다.
그러나, 소자의 고집적화가 더 심화됨에 따라 좁은 폭과 깊은 깊이(depth)를 가지는 트렌치를 갭필(gap fill)하는 것이 불가능해 지고 있다. 다시 말하면, 트렌치(14) 매립시 트렌치(14) 내에 HDP 산화막(15)이 완전히 매립되지 않고 도 1d의 a처럼 트렌치(14) 내에 보이드가 발생된다. 발생된 보이드는 후속 공정에 영향을 주 며 나아가서는 소자의 특성을 악화시킨다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 소자 분리막용 트렌치 매립시 보이드 발생을 방지하여 소자의 신뢰성을 확보하기 위한 반도체 소자의 소자 분리막 형성방법을 제공하는 데 있다.
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법은, 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 전체 구조상에 제1 산화막을 형성한 후 상기 트렌치가 매립되도록 전체 구조상에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막을 식각하여 상기 폴리실리콘막의 표면이 상기 반도체 기판의 표면보다 낮아지도록 리세스하는 단계와, 상기 트렌치가 매립되도록 전체 구조상에 제2 산화막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102) 및 질화막(104)을 형성한 후 질화막(104) 상에 질화막(104)의 일부분을 노출하는 포토레지스트 패턴(106)을 형성한다. 포토레지스트 패턴(106)을 마스크로 질화막(104), 패드 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다.
도 2b를 참조하면, 상기 포토레지스트 패턴(106)을 제거한 후 전체구조상에 제1 산화막(110)을 형성한다. 이때, 제1 산화막(110)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하고, 트렌치(108) 폭의 1/5 내지 1/3에 해당하는 두께로 형성한다. 제1 산화막(110) 형성 공정시 반도체 기판(100)과 반응하여 산화 공정(oxidation) 과정이 진행되지 않도록 하며, 제1 산화막(110)의 스텝커버리지(Step Coverage)는 우수하지 않아도 된다.
트렌치(108)가 매립되도록 전체 구조상에 매립 능력이 좋은 도프트된(doped) 폴리실리콘막(112)을 형성한다. 이때, 폴리실리콘막(112)은 퍼니스(furnace) 내에서 형성한다.
도 2c를 참조하면, 폴리실리콘막(112)을 식각하여 트렌치(108) 내에 일정량의 폴리실리콘막(112) 만을 남기고 모두 제거한다. 이때, 폴리실리콘막(112) 식각 공정시 폴리실리콘막(112)의 표면은 질화막(104)의 표면보다 낮아지도록 한다.
도 2d를 참조하면, 트렌치(108)가 매립되도록 전체 구조상에 제2 산화막(114)을 형성한다. 이때, 제2 산화막(114)은 HDP 산화막으로 형성한다.
도 2e를 참조하면, 질화막(104) 상부가 노출될 때까지 제2 산화막(114)을 연마하여 제1 산화막(110)과 폴리실리콘막(112)과 제2 산화막(114)으로 이루어진 소 자 분리막(116)을 형성한다.
도면에는 제시되어 있지 않지만 후속 공정 단계에 대해 설명하면 다음과 같다. 질화막(104) 및 패드 산화막(102)을 제거하여 액티브 영역의 반도체 기판(100)을 노출시킨 후 노출된 반도체 기판(100) 상에 터널 산화막을 형성하고, 전체 구조상에 게이트용 도전막을 형성한다.
플래쉬 메모리 소자의 경우, 전체 구조상에 유전체막 및 컨트롤 게이트용 도전막을 형성하고, 컨트롤 게이트용 도전막, 유전체막, 게이트용 도전막을 식각하여 게이트 스택을 형성한다.
이와 같이 공정을 진행하면, 보이드 없이 트렌치(108)를 매립하여 소자 분리막(116)을 형성할 수 있다.
저전압을 사용하는 DRAM에서는 본 발명처럼 소자 분리막(116)의 일부를 폴리실리콘을 이용하여 매립하여도 아무런 문제가 발생되지 않지만, 고전압을 사용하는 플래쉬 메모리 소자에서는 본 발명처럼 소자 분리막(116)의 일부를 폴리실리콘을 이용하여 매립할 경우, 폴리실리콘막(112)으로 인하여 터널링(tunneling)과 전하 트랩(charge trap) 문제가 발생된다. 이를 해결하기 위해 본 발명에서는 셀 어레이의 가장자리에서 폴리실리콘막(112)을 하나로 연결하여 바이어스 전압을 인가시킨다. 이를 도 3에서 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 레이아웃도이다.
도 3은 도 2a 내지 도 2e의 동일 부분에 대하여 동일한 도면 부호를 사용하 여 표시하였다.
소자의 프로그램 및 소거 동작시에는 컨트롤 게이트에 인가되는 바이어스 전압의 50% 내지 60%에 해당하는 바이어스 전압을 폴리실리콘막(112)에 인가해준다. 즉, 프로그램 또는 소거 동작시 컨트롤 게이트에 인가되는 바이어스 전압이 18V인 경우 폴리실리콘막(112)에는 트랜지스터(Q1)를 제어 신호(C1)에 의해 턴온시켜 9V 내지 10V의 바이어스 전압을 인가하여 제1 산화막(110)의 터널링 문제를 방지한다.
그리고, 리드(read) 동작시에는 트랜지스터(Q2)를 제어 신호(C2)에 의해 턴온시켜 폴리실리콘막(112)에 그라운드(ground) 즉, 0V를 걸어주면 소자 분리막(116) 하부를 통과하는 펀치 쓰루우(punch Through) 문제를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 매립 특성이 좋은 폴리실리콘막을 사용하여 소자 분리막을 매립시킴으로써 보이드 발생을 방지할 수 있다. 따라서, 소자 신뢰성 및 수율을 향상시킬 수 있다.
Claims (7)
- 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;전체 구조상에 제1 산화막을 형성한 후 상기 트렌치가 매립되도록 전체 구조상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막을 식각하여 상기 폴리실리콘막의 표면이 상기 반도체 기판의 표면보다 낮아지도록 하는 단계; 및상기 트렌치가 매립되도록 전체 구조상에 제2 산화막을 형성하여 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 제1 산화막은 CVD 방법을 이용하여 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 제1 산화막은 상기 트렌치 폭의 1/5 내지 1/3에 해당되는 두께로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 폴리실리콘막은 퍼니스에서 도프트된 폴리실리콘막을 증착하여 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 제2 산화막은 HDP 산화막으로 형성하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 반도체 소자의 프로그램 및 소거 동작시 컨트롤 게이트에 인가되는 바이어스 전압의 50% 내지 60%에 해당하는 바이어스 전압을 상기 폴리실리콘막에 인가하는 반도체 소자의 소자 분리막 형성방법.
- 제1항에 있어서, 상기 반도체 소자의 리드 동작시에는 상기 폴리실리콘막을 그라운드 시키는 반도체 소자의 소자 분리막 형성방법.
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| KR1020060000106A KR20070072684A (ko) | 2006-01-02 | 2006-01-02 | 반도체 소자의 소자 분리막 형성방법 |
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Cited By (1)
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|---|---|---|---|---|
| US9865453B2 (en) | 2015-07-17 | 2018-01-09 | Samsung Electronics Co., Ltd. | Semiconductor devices including device isolation structures and methods of manufacturing the same |
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2006
- 2006-01-02 KR KR1020060000106A patent/KR20070072684A/ko not_active Application Discontinuation
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