KR100569534B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상에 패드절연막을 형성하고 소폭과 광폭의 트렌치를 형성한 다음, 소폭의 트렌치를 매립하되, 에어층이 형성되도록 절연막을 형성하고, 광폭의 트렌치를 매립한 다음, 이를 평탄화시켜 셀간의 거리를 줄일 수 있는 소자분리막을 형성함으로써 셀 트랜지스터의 문턱전압을 안정화시켜 누설전류를 감소시키고 그에 따른 소자의 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
도 1a, 도 1b 및 도 2 는 종래기술에 따른 반도체소자의 제조방법을 도시한 평면도, 단면도 및 소자분리 간격에 따른 문턱전압 변화를 도시한 그래프도.
도 3a 내지 도 3e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,100 : 반도체기판 2 : 패드산화막
3 : 패드질화막 4 : 감광막패턴
5 : 트렌치 6 : PECVD 산화막
7 : 에어갭 8 : HDPCVD
200 : 소자분리막 300 : 활성영역
400 : 게이트전극
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 좁은 폭으로 형성되는 소자분리막의 트렌치 내부에 에어갭을 형성하여 디램의 제조공정시 발생되는 주 변 셀의 영향에 의한 셀 트랜지스터의 문턱전압 변화를 최소화 시킬 수 있는 기술에 관한 것이다.
디램의 크기가 점점더 작아짐에 다라 소자분리 공정은 얕은 테크 소자분리 ( shallow tech. isolation, 이하에서 STI 라 함 ) 로 변해가고 있다.
그에 따라서 셀과 셀의 거리가 점점 더 가까워지게 되었다. 이로인하여, 주변 셀의 소오스/드레인 접합영역의 바이어스 ( bias ) 조건에 따라 셀의 문턱전압이 변화한다.
그리고, 이러한 현상은 주변 셀의 소오스/드레인 전극의 접압 증가에 따라 전기장 ( electric field ) 이 STI 구조를 통해 셀의 채널에 영향을 끼치게 된다.
기존의 STI 구조에서는 절연물질을 통해 전기장이 전달된다. 이것은 절연물질이 갖고 있는 유전율이 크면 클수록 더욱 콘 영향을 나타낸다. 그러므로, 유전뮬질이 낮은 절연체로 이곳을 채워 주면 가능하다. 그러나, 이러한 방법은 한계가 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 평면도 및 단면도이다. 그리고, 도 2 는 소자분리막의 폭에 따른 문턱전압값의 변화를 도시한 그래프도이다.
먼저, 반도체기판(100) 상에 활성영역(300)을 정의하는 소자분리막(200)을 형성한다. 이때, 상기 소자분리막(200)은 반도체기판(100) 상부에 패드절연막을 형성하고 소자분리마스크를 이용한 노광 및 현상공정으로 상기 패드절연막 상부에 감광막패턴을 형성한 다음, 이를 이용한 식각공정으로 트렌치를 형성한 다음, 이를 절연막으로 매랩하여 형성한다.
그리고, 상기 반도체기판(100) 상부에 워드라인, 즉 게이트전극(400)을 형성한다. 이때, 상기 게이트전극(400)의 방향으로 거리를 유지하는 활성영역(300)간의 거리를 "Lsp"라 하기로 한다. (도 1a)
상기 도 1b 는 상기 도 1a 의 ⓐ-ⓑ 절단면을 따라 도시한 단면도이다.
상기 도 2 는 상기 도 1 의 Lsp 에 따른 문턱전압 변화를 도시한 그래프도이다.
상기 도 2 는 소자분리막의 폭 Lsp 가 0.10 ㎛ 이하인 경우를 도시한 것으로서, 특히 0.06 ㎛ 이하인 경우 더욱 높은 문턱전압 변화를 일으키는 것을 도시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 제조방법은, 소자분리막의 높은 유전율로 인하여 주변 셀의 소오스/드레인 전극의 바이어스에 의해 나타나는 인버스 내로우 위드 효과 ( inverse narrow width effect ) 에 의한 셀의 문턱전압 변화가 심하게 발생함으로써 반도체소자의 특성을 열화시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 가장 유전율이 낮은 에어층을 소자분리막 내부에 형성함으로써 주변 셀의 소오스/드레인 전극의 바이어스에 의하여 나타나는 인버스 내로우 위드 효과에 의한 셀의 문턱전압 변화에 의한 특성열화를 방지함으로써 반도체소자의 특성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판에 트렌치형 소자분리막을 형성하되, 상기 소자분리막에 에어층을 형성하는 것을 제1특징으로한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상에 패드절연막을 형성하는 공정과,
상기 패드절연막과 일정두께의 반도체기판을 식각하여 소폭과 광폭의 트렌치를 형성하는 공정과,
상기 소폭의 트렌치를 매립하는 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하에서 PECVD 라 함 ) 절연막을 형성하되, 상기 소폭의 트렌치에 에어층이 구비되는 공정과,
상기 광폭의 트렌치를 매립하는 고밀도 플라즈마 화학기상증착 ( high dencity plasma chemical vapor deposition, 이하에서 HDPCVD 라 함 ) 절연막을 전체표면상부에 형성하는 공정과,
상기 패드절연막이 노출되도록 평탄화식각공정을 실시하는 공정과,
상기 패드절연막을 제거하는 공정을 포함하는 것을 제2특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(1) 상부에 패드산화막(2) 및 질화막(3)을 각각 일정두께 형성한다. 이때, 상기 질화막(3)은 후속식각공정시 식각장벽으로 사용된다. (도 3a)
그리고, 상기 질화막(3) 상부에 소자분리마스크(도시안됨)를 이용한 노광 및 현상공정으로 감광막패턴(4)을 형성한다.
그리고, 상기 감광막패턴(4)을 마스크로하여 상기 질화막(3), 패드산화막(2) 및 일정두께의 반도체기판(1)을 식각하여 트렌치(5)를 형성한다.
이때, 상기 트렌치(5)는 소자의 집적도 정도에 따라 소폭과 광폭의 크기로 형성한다. (도 3b)
그 다음, 상기 감광막패턴(4)을 제거하고 전체표면상부에 PECVD 산화막(6)을 형성하되, 상기 소폭의 트렌치를 매립할 수 있을 정도의 두께로 형성한다. 이때, 상기 PECVD 산화막(6)은 단차피복비가 좋지 않은 화학기상증착 방법으로 소폭의 트렌치를 완전히 매립하지 못하고 보이드 ( void ) 즉, 에어층(7)을 형성된다. 그리고, 광폭의 트렌치가 형성된 부분은 트렌치(5)의 표면에만 PECVD 산화막(6)이 형성된다.
그리고, 상기 광폭의 트렌치(5)를 매립하는 HDPCVD 산화막(8)을 전체표면상부에 형성한다. (도 3c)
그 다음, 상기 질화막(3)이 노출될때까지 HDPCVD 산화막(8)과 PECVD 산화막(6)을 화학기계연마 ( chemical mechenical polishing, 이하에서 CMP 라 함 ) 하여 평탄화시킨다. (도 3d)
그리고, 후속공정으로 상기 질화막(3)과 패드산화막(2)을 제거하여 소자분리막을 형성한다. (도 3e)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 집적된 부분에 형성되는 소폭의 소자분리막 내에 에어층을 형성하여 주변 셀의 소오스/드레인 전극 바이어스에 의한 인버스 내로우 위드 효과에 의한 셀의 문턱전압 변화를 해결할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 셀과 셀 사이의 거리를 줄일 수 있어 반도체소자의 고집적화를 가능하게 하는 효과가 있다.

Claims (5)

  1. 삭제
  2. 반도체기판 상에 패드절연막을 형성하는 공정과,
    상기 패드절연막과 일정두께의 반도체기판을 식각하여 소폭과 광폭의 트렌치를 형성하는 공정과,
    상기 소폭의 트렌치를 매립하는 PECVD 절연막을 형성하되, 상기 소폭의 트렌치에 에어층이 구비되는 공정과,
    상기 광폭의 트렌치를 매립하는 HDPCVD 절연막을 전체표면상부에 형성하는 공정과,
    상기 패드절연막이 노출되도록 평탄화식각공정을 실시하는 공정과,
    상기 패드절연막을 제거하는 공정을 포함하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 패드절연막은 산화막과 질화막의 적층구조로 형성되는 것을 특징으로하는 반도체소자의 제조방법.
  4. 제 2 항에 있어서,
    상기 평탄화식각공정은 CMP 공정으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 패드절연막은 CMP 공정시 식각장벽으로 사용되는 것을 특징으로하는 반도체소자의 제조방법.
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