KR20010064963A - 반도체 소자의 격리영역 형성방법 - Google Patents

Abstract

본 발명은 리세스 험프와 게이트 절연막의 열화를 개선하여 소자의 특성을 향상시키도록 한 반도체 소자의 격리영역 형성방법에 관한 것으로서, 반도체 기판상에 제 1 산화막과 질화막을 차례로 형성하는 단계와, 상기 질화막을 선택적으로 제거하여 필드영역을 정의하는 단계와, 상기 질화막을 마스크로 하여 반도체 기판에 국부산화 공정을 실시하여 반도체 기판의 표면에 필드 산화막을 형성하는 단계와, 상기 질화막을 마스크로 하여 노출된 필드 산화막 및 그 하부의 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 절연막을 매립하여 STI막을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 STI막상에 제 2 산화막을 선택적으로 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 격리영역 형성방법{method for forming isolation region of semiconductor device}

본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 게이트 절연막의 열화를 개선시키는데 적당한 반도체 소자의 격리영역 형성방법에 관한 것이다.

일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 격리영역과 소자 형성영역 즉, 활성영역의 크기를 축소하는 방법들이 제안되고 있다.

상기와 같은 소자 격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.

그러나 소자가 점차로 고집적화함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리 산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버즈빅(Bird's Beak) 발생 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.

그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버즈빅의 생성을 방지하거나 또는 버즈빅을 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.

그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀 영역의 면적이 0.2㎛²이하를 요구하는 기가(GIGA)급 이상의 디램에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 트랜치(Trench)를 이용한 격리영역 형성방법이 제안되었다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 격리영역 형성방법을 설명하면 다음과 같다.

도 1a 내지 도 1d는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(11)상에 산화막(12)과 질화막(13)을 차례로 형성하고, 포토리소그래피 및 에치 공정을 통해 상기 질화막(13) 및 산화막(12)을 선택적으로 제거하여 필드영역을 정의한다.

이어, 상기 질화막(13) 및 산화막(12)을 마스크로 이용하여 상기 반도체 기판(11)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(Trench)(14)를 형성한다.

도 1b에 도시한 바와 같이, 상기 트랜치(14)를 포함한 반도체 기판(11)의 전면에 갭필(Gap Fill)물질로 절연막(15)을 형성한다.

여기서 상기 절연막(15)을 형성하기 전에 트랜치(14)가 형성된 반도체 기판(11)의 표면에 트랜치 형성시 반도체 기판(11)에 발생한 데미지를 보상하기 위해 얇은 산화막을 형성할 수도 있다.

도 1c에 도시한 바와 같이, 상기 절연막(15)이 트랜치(14)의 내부에만 남도록 상기 반도체 기판(11)의 전면에 CMP(Chemical Mechanical Polishing)공정을 실시하여 STI(Shallow Trench Isolation)막(15a)을 형성한다.

도 1d에 도시한 바와 같이, 상기 잔류하고 있는 질화막(13)과 산화막(12)을 제거하고, 상기 반도체 기판(11)에 공정중에 발생한 이물질(도시되지 않음)을 제거하기 위하여 세정공정을 실시한다.

이어, 상기 STI막(15a)이 형성된 반도체 기판(11)의 전면에 게이트 절연막(16) 및 폴리 실리콘층(도시되지 않음)을 차례로 형성한다.

그리고 포토리소그래피 및 식각공정을 통해 상기 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(17)을 형성한다.

여기서 미설명한 "A" 부분은 리세스된 게이트 부분을 나타내고, "B"는 트랜치 샤프 코너(Trench Sharp Corner)부분이다.

그러나 상기와 같은 종래의 반도체 소자의 격리영역 형성방법에 있어서 다음과 같은 문제점이 있었다.

즉, STI막은 게이트 리세스(Gate Recess)와 트랜치 샤프 코너 효과(Trench Sharp Corner Effects)에 대한 리세스 험프(Recess Hump) 및 GIDL(Gate Induce Drain Leakage)와 게이트 절연막의 열화 등에 의해 소자 특성이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 리세스 험프와 게이트 절연막의 열화를 개선하여 소자의 특성을 향상시키도록 한 반도체 소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래의 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 제 1 산화막

23 : 질화막 24 : 필드 산화막

25 : 트랜치 26 : STI막

27 : 제 2 산화막 28 : 게이트 산화막

29 : 게이트 전극

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 격리영역형성방법은 반도체 기판상에 제 1 산화막과 질화막을 차례로 형성하는 단계와, 상기 질화막을 선택적으로 제거하여 필드영역을 정의하는 단계와, 상기 질화막을 마스크로 하여 반도체 기판에 국부산화 공정을 실시하여 반도체 기판의 표면에 필드 산화막을 형성하는 단계와, 상기 질화막을 마스크로 하여 노출된 필드 산화막 및 그 하부의 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치의 내부에 절연막을 매립하여 STI막을 형성하는 단계와, 상기 질화막을 제거하는 단계와, 상기 STI막상에 제 2 산화막을 선택적으로 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리영역 형성방법을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 격리영역 형성방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판(21)상에 제 1 산화막(22)과 질화막(23)을 차례로 형성하고, 포토리소그래피 및 식각공정을 통해 상기 질화막(23)을 선택적으로 제거하여 필드영역을 정의한다.

여기서 상기 질화막(23)은 약 3800Å의 두께로 형성한다.

도 2b에 도시한 바와 같이, 상기 선택적으로 제거된 질화막(23)을 마스크로 이용하여 상기 반도체 기판(21)의 LOCOS 공정을 실시하여 상기 반도체 기판(21)의 표면에 필드 산화막(24)을 형성한다.

여기서 상기 필드 산화막(24)은 질화막(23)의 아래 부분에도 버즈빅 형태로형성된다.

도 2c에 도시한 바와 같이, 상기 질화막(23)을 마스크로 이용하여 노출된 필드 산화막(24)과 그 하부의 반도체 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 트랜치(25)를 형성한다.

이때 상기 필드 산화막(24)의 버즈빅된 부분 즉, 질화막(23) 하부의 필드 산화막(24)은 잔류한다.

한편, 상기 트랜치(25)는 질화막(23)의 표면으로부터 약 3500Å 깊이로 형성한다.

이어, 도면에는 도시하지 않았지만 상기 트랜치(25)가 형성된 반도체 기판(21)의 표면에 트랜치 형성시 반도체 기판(21)에 발생한 데미지(Damage)를 보상하기 위해 얇은 산화막을 형성할 수도 있다.

도 2d에 도시한 바와 같이, 상기 트랜치(25)를 포함한 반도체 기판(21)의 전면에 CVD법에 의해 갭필 물질인 절연막을 형성한 후, 전면에 CMP 공정을 실시하여 상기 트랜치(25)의 내부에 STI막(26)을 형성한다.

도 2e에 도시한 바와 같이, 상기 질화막(23)을 습식식각(Wet Etch)으로 제거하고, 상기 반도체 기판(21)에 상기 공정중에 발생한 이물질(도시되지 않음)을 제거하기 위하여 세정공정을 실시한다.

이어, 상기 STI막(26)을 포함한 반도체 기판(21)의 전면에 CVD법으로 제 2 산화막(27)을 형성하고, 상기 제 2 산화막(27)의 전면에 에치백(Etch Back) 공정을 실시하여 STI막(26)상에 제 2 산화막(27)을 잔류시킴으로서 STI막(26)이 반도체 기판(21)의 표면보다 높게 형성한다.

즉, 이후에 형성되는 게이트 전극의 리세스를 방지하기 위해 STI막( )상에 제 2 산화막(27)을 더 형성하는 것이다.

한편, 상기 에치백 공정시 제 1 산화막(22)은 제거된다.

도 2f에 도시한 바와 같이, 상기 제 2 산화막(27)이 적층된 STI막(26)을 포함한 반도체 기판(21)의 전면에 게이트 산화막(28) 및 폴리 실리콘층(도시되지 않음)을 차례로 형성한다.

이어, 포토리소그래피 및 식각공정을 통해 상기 폴리 실리콘층을 선택적으로 제거하여 게이트 전극(29)을 형성한다.

여기서 상기 STI막(26)의 에지(Edge)부분 즉, 트랜치 코너부분은 라운드(Round)한 형태를 갖고 형성되며, 상기 게이트 전극(29)은 넌-리세스(Non-recess)된 게이트를 갖고 형성된다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 격리영역 형성방법은 다음과 같은 효과가 있다.

즉, STI막의 트랜치 코너를 라운딩 형태로 형성하고 게이트 리세스를 방지함으로서 GIDL, 리세스 험프(Recess Hump), 게이트 산화막의 열화를 제거하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (3)

1. 반도체 기판상에 제 1 산화막과 질화막을 차례로 형성하는 단계;

   상기 질화막을 선택적으로 제거하여 필드영역을 정의하는 단계;

   상기 질화막을 마스크로 하여 반도체 기판에 국부산화 공정을 실시하여 반도체 기판의 표면에 필드 산화막을 형성하는 단계;

   상기 질화막을 마스크로 하여 노출된 필드 산화막 및 그 하부의 반도체 기판을 선택적으로 제거하여 트랜치를 형성하는 단계;

   상기 트랜치의 내부에 절연막을 매립하여 STI막을 형성하는 단계;

   상기 질화막을 제거하는 단계;

   상기 STI막상에 제 2 산화막을 선택적으로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 격리영역 형성방법.
2. 제 1 항에 있어서, 상기 제 2 산화막은 상기 STI막을 포함한 전면에 제 2 산화막을 형성한 후 전면에 에치백하여 STI막상에만 선택적으로 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.
3. 제 1 항에 있어서, 상기 제 2 산화막이 적층된 STI막은 반도체 기판의 표면보다 더 높게 형성하는 것을 특징으로 하는 반도체 소자의 격리영역 형성방법.