KR19980068057A - 트렌치 소자분리방법 - Google Patents

Abstract

트렌지 소자분리방법이 개시되어 있다. 이 방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 식각 저지막 패턴을 형성하는 단계와, 상기 식각 저지막 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성하는 단계와, 상기 제1 트렌치 영역의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 상기 식각 저지막 패턴을 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 결과물의 전면에 상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계와, 상기 식각 저지막 패턴이 노출될 때까지 상기 절연막을 전면 식각하여 상기 제1 및 제2 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

트렌치 소자분리방법(Trench isolation method)

본 발명은 반도체장치의 소자분리 방법에 관한 것으로, 특히 트렌치 소자분리방법에 관한 것이다.

최근 반도체장치의 집적도가 증가함에 따라 소자분리 영역이 차지하는 면적을 감소시키기 위한 연구가 활발해지고 있다. 지금까지 소자분리 영역을 형성하는 방법으로 반도체기판의 소정영역을 선택적으로 열산화시키어 두꺼운 필드산화막을 형성하는 방법(Local oxidation of silicon; 이하 LOCOS라 한다)이 널리 사용되어 왔다. 그러나, 이러한 LOCOS 방법은 필드산화막의 가장자리에 버즈비크(bird's beak)가 발생하여 서로 이웃한 필드산화막 사이의 활성영역의 폭을 감소시킨다. 따라서, 고집적 반도체장치에 적합한 좁은 활성영역, 예컨대 0.5㎛ 이하의 좁은 활성영역을 형성하는 데에는 적합하지 않은 문제점이 있다. 또한, LOCOS 방법에 의하면 소자분리 영역의 폭에 따라 필드산화막의 두께가 다르게 형성된다. 이에 따라, 필드산화막의 두께를 설정하는 데에 어려운 문제점이 있다.

상기한 LOCOS 방법의 문제점을 해결하기 위하여 최근에 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역을 절연막으로 채우는 트렌치 소자분리 방법이 제안된 바 있다.

도 1 및 도 2는 종래의 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.

도 1은 반도체기판의 소정영역을 식각하여 트렌치 영역을 형성하고 상기 트렌치 영역이 형성된 결과물 전면에 절연막(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 식각 저지막, 예컨대 실리콘질화막을 형성한다. 이어서, 상기 식각 저지막을 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 식각 저지막 패턴(3)을 형성한다. 다음에, 상기 식각 저지막 패턴(3)을 식각 마스크로하여 상기 노출된 반도체기판(1)을 소정의 깊이로 식각함으로써, 트렌치 영역을 형성한다. 계속해서, 상기 트렌치 영역이 형성된 결과물 전면에 트렌치 영역을 채우는 절연막(5)을 형성한다. 여기서, 상기 절연막(5)은 사일레인(SiH₄) 가스 및 산소 가스를 반응가스로 사용하는 CVD 산화막으로 형성한다. 이때, 도시된 바와 같이 트렌치 영역 내에 채워지는 절연막(5)의 내부에 보이드(V)가 형성되며, 상기 보이드(V)는 트렌치 영역들 사이의 반도체기판 표면, 즉 활성영역 표면의 높이와 상기 식각 저지막 패턴(3) 표면의 높이에 걸쳐서 형성된다.

도 2는 소자분리막(5a), 게이트 산화막(7), 및 게이트 전극(9)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 식각 저지막 패턴(3)이 노출될 때까지 상기 절연막(5)을 전면식각하거나 화학기계적연마(CMP) 방법으로 연마하여 트렌치 영역 내에 소자분리막(5a)을 형성한다. 이때, 상기 보이드(V)가 노출되면서 소자분리막(5a)의 표면에 홈이 형성된다. 이어서, 상기 노출된 식각 저지막 패턴(5a)을 제거하고, 그 결과물을 열산화시키어 상기 소자분리막(5a) 사이의 반도체기판(1) 표면에 게이트 산화막(7)을 형성한다. 다음에, 상기 게이트 산화막(5a)이 형성된 결과물 전면에 도전막, 예컨대 도우핑된 폴리실리콘막을 형성하고, 이를 패터닝하여 상기 게이트 산화막(7)의 소정영역 및 소자분리막의 소정영역을 덮는 게이트 전극(9)을 형성한다. 이때, 상기 도전막이 식각되어 소자분리막이 노출되는 부분(도시하지 않음)의 홈 내에 스트링거(stringer)로 작용하는 도전막이 잔존한다. 이와 같이 소자분리막(5a)의 홈 내에 잔존하는 스트링거는 서로 이웃한 게이트 전극을 전기적으로 연결시켜주는 역할을 하여 반도체장치의 오동작을 유발시킨다. 이러한 스트링거를 제거하기 위해서는 게이트 전극(9)을 형성하기 위한 패터닝 공정시 도전막을 과도하게 식각하여야 한다. 그러나, 이와 같이 도전막을 과도하게 식각하게 되면, 게이트 산화막(3) 또한 과도하게 식각되어 그 아래의 반도체기판(1)에 식각 손상이 가해진다. 이와 아울러서, 게이트 전극의 선 폭 또한 비정상적으로 감소하여 트랜지스터의 특성을 저하시킨다.

상술한 바와 같이 종래의 트렌치 소자분리방법에 의하면, 트렌치 영역 내에 매립되는 절연막 내부에 형성되는 보이드가 소자분리막 형성시 노출되어 소자분리막 표면에 홈을 발생시킨다. 따라서, 상기 홈 내에 게이트 전극을 형성하기 위한 도전막이 잔존하여 트랜지스터의 오동작을 유발시킨다. 이러한 문제점을 해결하기 위하여 게이트 전극을 패터닝하기 위한 식각공정시 도전막을 과도식각하게 되면, 반도체기판에 식각손상이 가해짐과 아울러 게이트 전극의 선폭이 감소되어 트랜지스터의 특성을 저하시키는 또 다른 문제점을 야기시킨다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 트렌치 영역들 사이의 반도체기판 표면보다 낮은 위치에 보이드가 형성되도록 트렌치 영역을 채우는 절연막을 형성함으로써, 소자분리막 형성시 소자분리막의 표면에 홈이 형성되는 것을 방지할 수 있는 트렌치 소자분리방법을 제공하는 데 있다.

도 1 및 도 2는 종래의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.

도 3 내지 도 6은 본 발명의 트렌치 소자분리방법을 설명하기 위한 단면도들이다.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 트렌치 소자분리방법은 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 식각 저지막 패턴을 형성하는 단계와, 상기 식각 저지막 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성하는 단계와, 상기 제1 트렌치 영역의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서 및 상기 식각 저지막 패턴을 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성하는 단계와, 상기 스페이서를 제거하는 단계와, 상기 결과물의 전면에 상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계와, 상기 식각 저지막 패턴이 노출될 때까지 상기 절연막을 전면 식각하여 상기 제1 및 제2 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 식각 저지막 패턴(23)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(21) 상에 식각 저지막, 예컨대 실리콘질화막을 형성한다. 이어서, 상기 실리콘 질화막을 패터닝하여 상기 반도체기판(21)의 소정영역을 노출시키는 식각 저지막 패턴(23)을 형성한다.

도 4는 제1 및 제2 트렌치 영역을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 식각저지막 패턴(23)을 식각 마스크로하여 상기 노출된 반도체기판(21)을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성한다. 다음에, 상기 제1 트렌치 영역이 형성된 결과물 전면에 절연막, 예컨대 실리콘산화막을 형성하고, 이를 이방성 식각하여 상기 제1 트렌치 영역 및 상기 식각 저지막 패턴(23)의 측벽에 스페이서(25)를 형성한다. 이어서, 상기 식각저지막 패턴(23) 및 상기 스페이서(25)를 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성한다. 이와 같이 형성된 제1 및 제2 트렌치 영역은 도시된 바와 같이 단차진 측벽을 갖는 트렌치 영역을 구성한다.

도 5는 소자분리막을 형성하기 위한 절연막(27)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 스페이서(25)를 제거하고, 그 결과물 전면에 트렌치 영역을 채우는 절연막(27), 예컨대 실리콘질화막을 형성한다. 이때, 도시된 바와 같이 상기 트렌치 영역의 하부, 즉 제2 트렌치 영역 내에 보이드(V)가 형성된다.

도 6은 소자분리막(27a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 식각저지막 패턴(23)이 노출될 때까지 절연막(27)을 전면 식각하여 트렌치 영역 내에 소자분리막(27a)를 형성한다. 이때, 도시된 바와 같이 보이드(V)는 트렌치 영역의 하부에 형성된 상태이므로 소자분리막(27a)의 표면에 노출되지 않는다. 이어서 도시하지는 않았지만, 상기 트렌치 영역의 양 옆에 위치한 반도체기판(21) 표면에 게이트 산화막을 형성하고 그 결과물 전면에 게이트 전극용 도전막을 형성한다. 이때, 상기 보이드(V)가 소자분리막 표면에 노출되지 않은 상태이므로 게이트 전극용 도전막을 패터닝하기 위한 후속공정시 소자분리막 상에 도전막으로 이루어진 스트링거가 발생되는 현상을 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명의 실시예에 의하면, 소자분리막의 표면에 보이드에 의한 홈이 형성되는 것을 방지할 수 있으므로, 서로 이웃한 게이트 전극 사이에 도전막으로 이루어진 스트링거가 형성되지 않는다. 이에 따라, 게이트 전극을 구비하는 트랜지스터가 오동작하는 문제점을 제거할 수 있으므로, 반도체장치의 신뢰성 및 수율을 개선시킬 수 있다.

Claims (2)

1. 반도체기판 상에 상기 반도체기판의 소정영역을 노출시키는 식각 저지막 패턴을 형성하는 단계;

   상기 식각 저지막 패턴을 식각 마스크로하여 상기 노출된 반도체기판을 식각함으로써, 소정의 깊이를 갖는 제1 트렌치 영역을 형성하는 단계;

   상기 제1 트렌치 영역의 측벽 및 상기 식각저지막 패턴의 측벽에 스페이서를 형성하는 단계;

   상기 스페이서 및 상기 식각 저지막 패턴을 식각 마스크로하여 상기 반도체기판을 식각함으로써, 상기 제1 트렌치 영역의 폭보다 작은 폭을 갖는 제2 트렌치 영역을 형성하는 단계;

   상기 스페이서를 제거하는 단계;

   상기 결과물의 전면에 상기 제1 및 제2 트렌치 영역을 채우는 절연막을 형성하는 단계; 및

   상기 식각 저지막 패턴이 노출될 때까지 상기 절연막을 전면 식각하여 상기 제1 및 제2 트렌치 영역 내에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
2. 제1항에 있어서, 상기 식각 저지막 패턴은 실리콘질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.