KR20070006012A - 플래쉬 메모리소자의 제조방법 - Google Patents

플래쉬 메모리소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리소자의 제조방법에 관한 것으로, 본 발명은 반도체 기판 상에 소자분리영역을 정의하는 트렌치를 형성한 후, 상기 트렌치 내부만 매립되도록 제1 트렌치 매립용 절연막을 형성하고, 상기 결과물 전면에 제2 트렌치 매립용 절연막을 더욱 형성하는 단계, 상기 제1 및 제2 트렌치 매립용 절연막이 적층된 소자분리막을 형성하여 소자분리막의 갭필 문제 및 모트 발생 등을 해결할 수 있는 것을 특징으로 한다.
소자분리막, 플로팅 게이트

Description

플래쉬 메모리소자의 제조방법{Method of manufacturing a flash memory device}
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
12, 14: HDP 산화막 16: 터널산화막
18: 플로팅 게이트전극 제1 폴리실리콘막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 제조방법에 관한 것이다.
최근 플래시 메모리 소자를 제조함에 있어서 고집적화되는 마스크 작업등의 문제가 어려워지고 있어, 소자분리 공정으로 얕은 트렌치 소자분리(Shallow Trench Isolation; 이하 'STI'라 함) 공정을 이용하여 플래시 메모리소자를 구현하고 있다.
그러나 상기 STI 공정을 통해 소자분리막을 형성함으로써, 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)의 확보에 대한 문제들이 대두되었다.
따라서 이를 해결하기 위해 자기정렬 플로팅 게이트(Self Aligned Floating Gate; 이하 'SAFG'라 함)를 이용하여 플래시 메모리소자를 구현하고 있다.
그러나 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)의 확보에 대한 문제는 해결되더라도 소자분리막의 갭필마진(gap-fill margin), 모트(moat)발생등의 문제점들이 대두대고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)의 확보부족, 소자분리막의 갭필마진(gap-fill margin)부족, 모트(moat)발생 등의 문제가 해결될 수 있도록 하는 플래쉬 메모리소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상에 소자분리영역을 정의하는 트렌치를 형성하는 단계, 상기 트렌치를 매립하도록 제1 트렌치 매립용 절연막을 형성하는 단계, 상기 결과물 전면에 제2 트렌치 매립용 절연막을 형성하는 단계, 상기 제2 트렌치 매립용 절연막을 패터닝하여, 상기 제1 제2 트렌치 매립용 절연막 및 상기 제1 트렌치 매립용 절연막으로 형성된 소자분리막을 형성하는 단계 및 상기 소자분리막이 형성된 결과물 전면에 플로팅 게이트용 제1 실리콘막을 형성한 후, 상기 소자분리막이 노출될 때까지 평탄화 공정을 수행하여 플로팅 게이트용 제1 실리콘막을 패터닝하는 단계를 포함한다.
상기 제1 또는 제2 트렌치 매립용 절연막은 HDP 산화막으로 형성된다.
상기 플로팅 게이트용 제1 실리콘막 증착 전에, 터널 산화막 증착 전 세정공정을 수행하는 단계 및 터널 산화막 형성공정을 수행하는 단계를 더 포함한다.
상기 소자분리막 형성을 위한 제2 트렌치 매립용 절연막 식각 공정시 상기 반도체 기판 표면에 제2 트렌치 매립용 산화막이 소정 두께 잔존하도록 한다.
상기 소자분리막 형성을 위한 제2 트렌치 매립용 절연막 식각 공정시 잔존된 제2 트렌치 매립용 산화막을 상기 터널 산화막 증착 전 세정공정으로 제거하도록 한다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 4는 본 발명에 따른 플래쉬 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 이온주입 공정을 통해 웰(도시되지 않음)이 형성된 반도체 기판(10) 상에 패드 질화막(미도시), 패드 산화막(미도시), 하드 마스크(미도시)를 순차적으로 형성한다. 이어서, 상기 하드마스크(16)의 소정 영역에 소자분리막 정의용 포토레지스트 패턴(미도시)을 형성하고, 이를 식각 마스크로 하드마스크(미도시), 패드 산화막(미도시), 패드 질화막(미도시) 및 반도체 기판의 소정 깊이를 식각하여 트렌치(미도시)를 형성한다.
상기 트렌치(미도시)가 형성된 결과물 전면에 트렌치 매립용 산화막인 제1 HDP 산화막(12)을 형성하고, 상기 하드마스크가 노출될 때까지 CMP 공정과 같은 평탄화 공정을 수행한다. 이어서, 상기 패드 질화막, 패드산화막, 하드마스크를 제거하는 식각공정을 수행한다.
한편, 패드질화막, 패드산화막, 하드마스크를 제거하는 식각공정이 완료된 후, 제1 HDP 산화막(12)과 반도체 기판(10)의 단차(A)는 500Å정도 되도록 한다.
도 2를 참조하면, 상기 평탄화된 제1 HDP 산화막(12)이 형성된 결과물 상에 제2 HDP 산화막(14)을 형성한 후 CMP 공정과 같은 평탄화 공정을 수행하여 제2 HDP 산화막(14)을 평탄화 시킨다.
상기 평탄화된 제2 HDP 산화막(14)은 반도체 기판의 표면으로부터 1500Å 정도의 두께로 남아있도록 한다.
이어서, 상기 제2 HDP 산화막(14) 상의 소정영역에 제2 HDP 산화막 패터닝용 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트 패턴(PR)은 본 소자의 소자분리막을 정의하기 위한 마스크이다.
도 3을 참조하면, 상기 결과물의 포토레지스트 패턴(PR)을 식각 마스크로 제2 HDP 산화막(14) 및 제1 HDP 산화막(12)을 식각하여, 제1 HDP 산화막(12) 및 제2 HDP 산화막(14)이 적층된 소자분리막이 형성된다.
본 소자의 구조에서 요구되는 소자 분리막의 높이를 2번의 공정 즉, 트렌치에 제1 HDP 산화막(12) 매립공정, 매립된 제1 HDP 산화막(12) 상에 제2 HDP 산화막(14)의 증착공정을 통해 형성함으로써, 소자 분리막의 갭필 마진이 우수해진다.
다시 말해, 본 소자의 구조에서 요구되는 소자분리막의 높이에 해당되는 트렌치에 매립용 산화막을 증착하게 되면 소자 분리막의 갭필 마진이 떨어지게 되는 문제가 발생하는 데, 상기와 같이 2번의 공정으로 나누어 소자분리막 형성공정을 수행하면, 소자분리막의 갭필 마진이 우수해진다.
또한, 상기 포토레지스트 패턴(PR)을 통한 식각공정은 제2 HDP 산화막이 100Å이하로 잔존하도록 수행하는 데, 상기 잔존한 제2 HDP 산화막은 이후 터널 산화막의 증착 전 세정 공정시 제거될 수 있다.
도 4를 참조하면, 상기 결과물 전면에 터널 산화막 증착 전 세정공정을 수행한다. 이때, 상기 세정공정은 소자분리막 측벽의 매립용 산화막의 소정 두께 제거로 인해 모트(moat)가 발생되는 원인이 되었는데, 상기 세정 공정시 상기 잔존된 제2 HDP 산화막을 제거함으로써, 상기 소자분리막 측벽의 매립용 산화막 제거가 방지되어 모트(moat) 발생을 억제하게 되었다.
이어서, 상기 세정공정이 완료된 결과물 상에 터널 산화막(16) 및 플로팅 게이트전극용 제1 폴리 실리콘막(18)을 순차적으로 형성하고, 상기 제2 HDP 산화막(14)이 노출될 때까지 CMP공정과 같은 평탄화 공정을 수행하여, 제1 폴리 실리콘막을 분리함으로써, 본 공정을 완료한다.
도면에는 도시되지 않았지만, 상기 제1 폴리실리콘막 상에 제2 폴리실리콘막을 증착하여 플로팅 게이트의 형성을 완료하고, 상기 플로팅 게이트 상부에 유전체막인 ONO막 및 콘트롤 게이트용 제3 폴리실리콘막을 형성함으로써, 플래쉬 메모리소자의 형성공정을 완료한다.
상기와 같이 소자분리막의 형성으로 SAFG공정을 통해 플로팅 게이트용 제1 실리콘막을 형성함으로써, 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)이 확보될 수 있다.
본 발명에 의하면, 본 소자의 구조에서 요구되는 소자 분리막의 높이를 2번의 공정 즉, 트렌치에 제1 HDP 산화막 매립공정, 매립된 제1 HDP 산화막 상에 제2 HDP 산화막의 증착공정을 통해 형성함으로써, 소자 분리막의 갭필 마진이 우수해진다.
본 발명에 의하면, 상기 터널산화막 증착 전 세정 공정시 상기 반도체 기판상에 잔존된 제2 HDP 산화막을 제거함으로써, 상기 소자분리막 측벽의 매립용 산화막 제거가 방지되어 모트(moat) 발생을 억제하게 되었다.
본 발명에 의하면, 상기와 같이 소자분리막의 형성으로 SAFG공정을 통해 플로팅 게이트용 제1 실리콘막을 형성함으로써, 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)이 확보될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 본 소자의 구조에서 요구되는 소자 분리막의 높이를 2번의 공정 즉, 트렌치에 제1 HDP 산화막 매립공정, 매립된 제1 HDP 산화막 상에 제2 HDP 산화막의 증착공정을 통해 형성함으로써, 소자 분리막의 갭필 마진이 우수해지는 효과가 있다.
본 발명에 의하면, 상기 터널산화막 증착 전 세정 공정시 상기 반도체 기판상에 잔존된 제2 HDP 산화막을 제거함으로써, 상기 소자분리막 측벽의 매립용 산화막 제거가 방지되어 모트(moat) 발생을 억제하게 되는 효과가 있다.
본 발명에 의하면, 상기와 같이 소자분리막의 형성으로 SAFG공정을 통해 플로팅 게이트용 제1 실리콘막을 형성함으로써, 소자분리막과 플로팅 게이트용 제1 실리콘막과의 오버랩 마진(overlap margin)이 확보되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당 업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.

Claims (5)

  1. 반도체 기판 상에 소자분리영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치 내부를 매리비하는 제1 트렌치 매립용 절연막을 형성하는 단계;
    상기 결과물 전면에 제2 트렌치 매립용 절연막을 형성하는 단계;
    상기 제2 트렌치 매립용 절연막의 상기 트렌치 영역을 패터닝하여 상기 제1 및 제2 트렌치 매립용 절연막이 적층된 소자분리막을 형성하는 단계; 및
    상기 소자분리막이 형성된 결과물 전면에 플로팅 게이트용 제1 실리콘막을 형성한 후, 상기 소자분리막이 노출될 때까지 평탄화 공정을 수행하여 플로팅 게이트용 제1 실리콘막을 패터닝하는 단계를 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제1 항에 있어서, 상기 제1 또는 제2 트렌치 매립용 절연막은
    HDP 산화막으로 형성되는 플래쉬 메모리소자의 제조방법.
  3. 제1 항에 있어서, 상기 플로팅 게이트용 제1 실리콘막 증착 전에,
    터널 산화막 증착 전 세정공정을 수행하는 단계; 및
    터널 산화막 형성공정을 수행하는 단계를 더 포함하는 플래쉬 메모리소자의 제조방법.
  4. 제1 항에 있어서, 상기 소자분리막 형성을 위한 제2 트렌치 매립용 절연막 식각 공정시 상기 반도체 기판 표면에 제2 트렌치 매립용 산화막이 소정 두께 잔존하도록 하는 플래쉬 메모리소자의 제조방법.
  5. 제3 항 또는 제4 항에 있어서, 상기 소자분리막 형성을 위한 제2 트렌치 매립용 절연막 식각 공정시 잔존된 제2 트렌치 매립용 산화막을 상기 터널 산화막 증착 전 세정공정으로 제거하도록 하는 플래쉬 메모리소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR101005699B1 (ko) * 2008-06-19 2011-01-05 주식회사 동부하이텍 반도체 플래시 메모리 제조 방법

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