CN110896047A - 浅沟槽隔离结构和半导体器件的制备方法 - Google Patents

Abstract

本发明提供一种浅沟槽隔离结构和半导体器件的制备方法，可以使得半导体衬底以上的介电材料层向周围的半导体衬底的顶面上横向延伸一部分而形成台阶延伸部，由此可以通过所述台阶延伸部来消除浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠性，同时还可以尽可能地减小介电材料层的台阶延伸部的宽度，例如可以使所述台阶延伸部的线宽做到最小工艺特征尺寸以下，以最大程度地提高有源区的利用率，有利于提高器件密度和集成，特别适用于集成电路存储器等半导体器件产品的制造。

Description

浅沟槽隔离结构和半导体器件的制备方法

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种浅沟槽隔离结构和半导体器件的制备方法。

背景技术

随着半导体元件特征尺寸的不断缩小，元件之间的隔离区域随之也要进行相应的缩小且变得相当重要，以防止相邻的元件发生短路的现象。浅沟槽隔离(Shallow TrenchIsolation，STI)技术已成为目前的半导体器件制造中的主流隔离技术，请参考图1，STI技术具体是以氮化硅(未图示)为保护层，通过光刻与蚀刻在半导体衬底100中刻出浅沟槽，再填入氧化硅(例如是高密度氧化硅HDP OX)102作为介电物质，以形成STI结构11，用于实现集成电路中相邻元器件之间电学隔离。但是由于后续制程中存在一些对氧化硅的湿法刻蚀工艺，例如对半导体衬底100表面上的垫氧化层101进行湿法刻蚀，因湿法刻蚀各向同性的特点，STI结构11靠近有源区(Active Area)的边角会受到这些湿法刻蚀工艺的刻蚀，而产生边沟(divot)103，该边沟103会造成形成的元件漏电，甚至造成集成电路失效。

此外，随着半导体制作技术的发展，对器件集成度的要求越来越高，希望能够最大程度的利用有源区面积，以在一片晶圆上集成更多的半导体元件。

因此，需要一种新的浅沟槽隔离结构的制备方法以及具有浅沟槽隔离结构的半导体器件的制备方法，能够消除STI结构的divot现象，避免造成元件漏电等问题，改善器件的可靠性，同时有利于器件集成度的提高。

发明内容

本发明的目的在于提供一种浅沟槽隔离结构、半导体器件及其制备方法，能够消除浅沟槽隔离结构的边沟，避免造成元件漏电等问题，改善器件的可靠性，同时有利于器件集成度的提高。

为了实现上述目的，本发明提供一种浅沟槽隔离结构的制备方法，包括以下步骤：

提供半导体衬底，并形成预定高度的硬掩膜层于所述半导体衬底上，所述硬掩膜层中形成有第一开口；

以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成对应所述第一开口的沟槽在所述半导体衬底中；

刻蚀所述硬掩膜层暴露于所述第一开口的边界区域，以在所述硬掩膜层中形成第二开口，所述第二开口的横向开口尺寸大于所述第一开口的横向开口尺寸；

形成介电材料层于所述硬掩膜层和所述半导体衬底上，所述介电材料层覆盖所述硬掩膜层并填满于所述沟槽和所述第二开口，所述介电材料层在所述的第二开口处的顶面高于所述硬掩膜层的顶面；

以所述硬掩膜层为刻蚀停止层，对所述介电材料层进行化学方法处理，以去除所述硬掩膜层上方的所述介电材料层；以及，

同时刻蚀所述硬掩膜层和所述介电材料层，以去除所述硬掩膜层，并同时降低所述介电材料层突出所述半导体衬底的高度以及所述介电材料层延伸在所述沟槽外侧的宽度。

可选地，所述沟槽在所述半导体衬底中的深度介于300nm～600nm，所述介电材料层在所述的第二开口处的顶面与所述硬掩膜层的顶面之间的高度差的范围为100nm～500nm，所述介电材料层突出所述半导体衬底的高度为5nm～20nm。

可选地，以所述硬掩膜层为刻蚀停止层，对所述介电材料层进行化学方法处理之前或之后，致密化处理所述介电材料层。

可选地，所述化学方法包括化学机械平坦化工艺、湿法刻蚀工艺和干法刻蚀工艺中的至少一种。

可选地，采用湿法刻蚀工艺刻蚀所述硬掩膜层暴露于所述第一开口的边界区域，以增加所述第一开口的横向开口尺寸而形成所述第二开口。

可选地，所述第二开口与所述第一开口的横向开口尺寸之差介于3nm～35nm。

可选地，采用干法刻蚀工艺同时刻蚀所述硬掩膜层和所述介电材料层，以去除所述硬掩膜层，并使得所述介电材料层具有突出所述半导体衬底的预定高度和预定宽度以及顶角圆角化。

可选地，形成具有所述第一开口的所述硬掩膜层的步骤包括：

在形成预定高度的硬掩膜层于所述半导体衬底上之后，形成第一图案化层于所述硬掩膜层上；

以所述第一图案化层为掩膜，刻蚀所述硬掩膜层至所述半导体衬底的表面，以将所述第一图案化层转移至所述硬掩膜层中；

去除所述第一图案化层，并依次形成覆盖层和第二图案化层于所述硬掩膜层和半导体衬底上，所述覆盖层填满所述硬掩膜层中的图案空隙，所述第二图案化层与所述第一图案化层的图案不同；

以所述第二图案化层为掩膜，刻蚀所述覆盖层，并刻蚀停止在所述硬掩膜层的表面上，以将所述第二图案化层中的图案转移到所述覆盖层中；

去除所述第二图案化层，并以所述覆盖层为掩膜，刻蚀硬掩膜层至所述半导体衬底的表面，以将所述覆盖层中的图案转移到所述硬掩膜层中，从而在所述硬掩膜层中形成所述第一开口；以及，

去除所述覆盖层。

可选地，所述第一图案化层具有多条沿所述第一方向延伸的线条，所述第一图案化层的图案转移至所述硬掩膜层之后，所述硬掩膜层具有多条沿第一方向延伸的初始线条，并由相邻两条所述初始线条之间界定出第一沟道作为所述图案空隙。

可选地，所述第二图案化层具有对准所述硬掩膜层的初始线条并暴露出所述初始线条的部分区域的图案，将所述覆盖层中的图案转移到所述硬掩膜层中后，所述硬掩膜层形成了第二沟道，所述第二沟道将所述初始线条切断为短线条，且所述第二沟道与所述初始线条两侧的第一沟道连通，所述第一沟道和所述第二沟道构成了所述第一开口。

本发明还提供一种半导体器件的制备方法，包括：采用本发明所述的浅沟槽隔离结构的制备方法制备浅沟槽隔离结构。

可选地，在半导体衬底上定义有一核心区和一外围区，所述核心区和所述外围区之间利用所述浅沟槽隔离结构相互隔离，以及在所述半导体衬底的所述核心区中还形成有多个所述浅沟槽隔离结构，以界定出多个按照阵列排布的有源区在所述核心区中；其中，所述半导体器件的制备方法还包括：制作存储单元于各个所述有源区上，以形成存储阵列于所述核心区中；以及，制作外围电路于所述外围区中，所述外围电路与所述存储阵列中的相应的所述存储单元电连接。

与现有技术相比，本发明的技术方案，具有以下有益效果：

1、本发明的浅沟槽隔离结构的制备方法，在半导体衬底中刻蚀出沟槽后，刻蚀上方的硬掩膜层被其第一开口暴露出的边界区域，以将所述硬掩膜层的边界横向内推而加宽所述第一开口，从而形成第二开口和台阶，进而使得填充介电材料层的边界部分可以横向延伸到所述台阶上而形成台阶延伸部，而且在去除硬掩膜层时，同时对介电材料层进行一定程度的刻蚀，使得介电材料层剩余的高度和宽度均达到预定要求，由此，一方面可以通过剩余的所述台阶延伸部消除形成的浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠性；另一方面还可以尽可能地减小介电材料层的台阶延伸部的宽度，例如可以使所述台阶延伸部的线宽做到最小工艺特征尺寸以下，以最大程度地提高有源区的利用率，有利于提高器件密度和集成度。

2、本发明的半导体器件的制备方法，采用本发明的浅沟槽隔离结构的制备方法来制作浅沟槽隔离结构，能够消除形成的浅沟槽隔离结构的边沟现象并能最大程度地提高有源区的利用率，有利于提高器件密度和集成度。且进一步地，还能够通过形成的浅沟槽隔离结构来将半导体衬底划分为核心区和外围区，并可以使得核心区和外围区的浅沟槽隔离结构的关键尺寸不同，适用于集成电路存储器等半导体器件产品的制造。

附图说明

图1是现有的具有边沟问题的浅沟槽隔离结构的剖面示意图。

图2是本发明具体实施例的浅沟槽隔离结构的制备方法流程图。

图3A至图3I是本发明具体实施例的浅沟槽隔离结构的制备方法中的俯视结构示意图。

图4A至图4J是沿图3A至图3I中的XX’线的剖面结构示意图。

图5A至图5G是沿图3A至图3I中的YY’线的剖面结构示意图。

图6是本发明具体实施例的半导体器件的制备方法中的浅沟槽隔离结构的剖面示意图。

其中的附图标记如下：

100、300-半导体衬底；

101-垫氧化层；

102-氧化硅；

11、307-浅沟槽隔离结构(即STI结构)；

103-边沟；

300a-半导体衬底中沿XX’线延伸的沟槽；

300b-半导体衬底中沿YY’线的沟槽；

300c-半导体衬底中一个沟槽300a及其两侧连通的沟槽300b组合而成的宽沟槽；

300d-有源区；

300e-有源区与硬掩膜层的短线条301b之间的台阶；

301-硬掩膜层；

3011-硬掩膜层中的初始线条；

301a-硬掩膜层中的第一沟道；

301b-硬掩膜层中的短线条；

301c-硬掩膜层中的第二沟道；

301d-硬掩膜层中的一个第二沟道及其两侧连通的第一沟道组合成的宽沟道；

301a1-对应301a的第二开口；

301c1-对应301c的第二开口；

301d1-对应301d的第二开口；

302-第一图案化层；

302a-第一图案化层中的线条；

302b-第一图案化层中的开口；

303-覆盖层；

303a-覆盖层中的开口；

304-第二图案化层；

304a-第二图案化层中的开口；

305-介质材料层；

305a-介质材料层延伸在台阶300e上的台阶延伸部；

3061-外围区中的浅沟槽隔离结构；

3062-核心区中的浅沟槽隔离结构；

I-外围区；

II-核心区；

H0-硬掩膜层的预定高度；

H1-外围区中的浅沟槽隔离结构在半导体衬底300中的掩埋深度；

H2-核心区中的浅沟槽隔离结构在半导体衬底300中的掩埋深度；

H-去除硬掩膜层后的台阶延伸部的高度；

W1-外围区中的浅沟槽隔离结构3061所处的沟槽的顶部宽度；

W2-核心区中的浅沟槽隔离结构3062所处的沟槽的顶部宽度；

D0-去除硬掩膜层后的台阶延伸部的的线宽(即横向尺寸)；

D-去除硬掩膜层后的台阶延伸部的的线宽(即横向尺寸)。

具体实施方式

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的技术方案作详细的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

请参考图2，本发明提供一种浅沟槽隔离结构的制备方法，包括如下步骤：

S1，提供半导体衬底，并形成预定高度的硬掩膜层于所述半导体衬底上，所述硬掩膜层中形成有第一开口；

S2，以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成对应所述第一开口的沟槽在所述半导体衬底中；

S3，刻蚀所述硬掩膜层暴露于所述第一开口的边界区域，以在所述硬掩膜层中形成第二开口，所述第二开口的横向开口尺寸大于所述第一开口的横向开口尺寸；

S4，形成介电材料层于所述硬掩膜层和所述半导体衬底上，所述介电材料层覆盖所述硬掩膜层并填满于所述沟槽和所述第二开口，所述介电材料层在所述的第二开口处的顶面高于所述硬掩膜层的顶面；

S5，以所述硬掩膜层为刻蚀停止层，对所述介电材料层进行化学方法处理，以去除所述硬掩膜层上方的所述介电材料层；以及，

S6，同时刻蚀所述硬掩膜层和所述介电材料层，以去除所述硬掩膜层，并同时降低所述介电材料层突出所述半导体衬底的高度以及所述介电材料层延伸在所述沟槽外侧的宽度。

图3A至3E是本实施例的浅沟槽隔离结构的制备方法在执行步骤S1过程中的俯视结构示意图，图4A是沿图3A中XX’线的剖面结构示意图，图4B是沿图3B中XX’线的剖面结构示意图；图4C是沿图3B中去除第一图案化层后的XX’线的剖面结构示意图；图4D是沿图3C中XX’线的剖面结构示意图；图5A是沿图3C中YY’线的剖面结构示意图；图4E是沿图3D中XX’线的剖面结构示意图；图5B是沿图3D中YY’线的剖面结构示意图；图4F是沿图3E中XX’线的剖面结构示意图；图5C是沿图3E中YY’线的剖面结构示意图。

请参考图3A至图3E、图4A至图4F以及图5A至图5C，在步骤S1中，需要提供一半导体衬底300，并在所述半导体衬底300上形成具有第一开口的硬掩膜层301，所述第一开口用于形成所述半导体衬底300中需要的沟槽300a、300b，因此在硬掩膜层301中形成的第一开口的尺寸、形状以及延伸方向均可以根据实际要制作的半导体器件来调整。下面以制造存储器的存储阵列中各个存储单元间的隔离沟槽的目的为例来详细说明本发明形成具有第一开口的硬掩膜层301方案，具体包括以下过程：

步骤一、请参考图3A和图4A，提供一半导体衬底300，半导体衬底300为后续工艺提供操作平台，可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆。所述半导体衬底100例如绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。然后，可以采用热氧化工艺、化学气相沉积工艺或原子层沉积工艺等在半导体衬底300的表面形成一层垫氧化层(未图示)。接着，采用化学气相沉积工艺在所述垫氧化层的表面上沉积一定厚度的氮化硅或者氮氧化硅等同所述半导体衬底300的材料之间存在较高选择比的介质材料，形成介质材料膜层(未图示)。该介质材料膜层和垫氧化层组成本实施例的硬掩膜层301。另外，在所述半导体衬底300表面所在的平面内可以预先定义有相互垂直的横向(即图3A中的XX’延伸方向)及纵向(未图示，即沿图3A中从左至右的水平方向)，例如当该浅沟槽隔离结构用于定义存储阵列中的存储单元对应的有源区时，可以定义横向是与字线的延伸方向(如图3F中的LL’线延伸方向)或位线的延伸方向(如图3F中的YY’线延伸方向)呈一定夹角的方向，纵向是和横向垂直相交的方向。当然，在本发明的其他实施例中，也可以定义横向是与字线的延伸方向或位线的延伸方向相同的方向，纵向和横向垂直相交的方向。

步骤二、请继续参考图3A和图4A，可以用光致抗蚀剂(未图示)涂覆硬掩膜层301的表面，并且可以执行曝光工艺和显影工艺等以形成第一图案化层302，第一图案化层302可以具有若干条平行且等间隔排布的线条302a，相邻线条302a之间具有暴露出硬掩膜层301表面的呈线形的开口302b。其中，所述线条302a沿第一方向(如图3C中的YY’线方向所示，即存储器的位线方向)延伸，所述线条302a与XX’线之间具有5°～85°的第一夹角，即线条302a与图3A中的从图左至图右的水平方向(即预先定义好的与XX线’垂直的纵向)的夹角与所述第一夹角之和等90°，即线条302a与图3A的从左至右水平方向(即从图左边至图右边的方向)的夹角也在5°～85°的范围内。

步骤三、请参考图3B、图4B，以所述第一图案化层302为掩膜，采用等离子体干法刻蚀工艺刻蚀所述硬掩膜层301至所述半导体衬底300的表面，以将所述第一图案化层302的图案转移至所述硬掩膜层301中。此时所述硬掩膜层301中形成了沿所述第一方向延伸的初始线条3011(即所述硬掩膜层301的图案)，并由相邻两条所述初始线条3011之间界定出第一沟道301a，也就是说，第一沟道301a位于相邻初始线条3011之间，是硬掩膜层301的图案空隙，且所述第一沟道301a底部暴露出半导体衬底300的表面。

步骤四、请参考图3C、图4C和4D以及图5A，可以通过灰化工艺等去除所述第一图案化层302，并通过旋涂、气相沉积等工艺在所述硬掩膜层301上形成覆盖层303，覆盖层303的厚度足以填满第一沟道301a(即硬掩膜层301的图案空隙)，并能够提供平坦的顶表面，其材质例如是非晶碳、多孔碳、有机介电材料(ODL)等能够在沉积之后自发的形成平坦顶表面的材料，也可以是氧化硅、氮氧化硅、氮化钛等需要顶面平坦化的材料，这些材料需要进一步结合化学机械抛光工艺才能提供平坦的顶表面，且覆盖层303的选材要与硬掩膜层301具有较高的刻蚀选择比，以有利于后续去除；然后，再用光致抗蚀剂(未图示)涂覆覆盖层303的表面，并且可以执行曝光工艺和显影工艺等以形成第二图案化层304，所述第二图案化层304与所述第一图案化层302的图案不同，具有对准所述硬掩膜层301的初始线条3011并暴露出所述初始线条3011的部分区域的图案(即图5A中的开口304a)。另外，每一条初始线条3011上方的开口304a沿所述第一方向等间距排布，该间距最终限定出后续需要在半导体衬底300中形成的有源区的大小及位置。

步骤五、请参考图3D、图4E、图5B，以所述第二图案化层304为掩膜，采用等离子体干法刻蚀工艺刻蚀所述覆盖层303，且所述刻蚀停止在所述硬掩膜层301的初始线条3011的表面上，以将所述第二图案化层304中的图案转移到所述覆盖层303中，此时，覆盖层303中形成了位于所述硬掩膜层301的初始线条3011上方的开口303a，开口303a的沿XX’线延伸方向的宽度可以等于或大于初始线条3011沿XX’线延伸方向的宽度，开口303a沿所述第一方向(即YY线延伸)的长度小于初始线条3011沿YY’线延伸方向的长度，每条初始线条3011上方的覆盖层303可以沿所述初始线条3011设有多个相间的开口303a，以用于后续对初始线条3011的多处地方进行刻蚀分割。

步骤六、请参考图3E、图4F、图5C，去除所述第二图案化层304，并以所述覆盖层303为掩膜，采用等离子体干法刻蚀工艺刻蚀硬掩膜层301的初始线条3011至所述半导体衬底300的表面，以将所述覆盖层303中的图案转移到所述硬掩膜层301中，此时硬掩膜层301的图案实际上是第一图案化层302和第二图案化层304的图案组合，以共同在所述半导体衬底300中组合成本发明所要得到的半导体衬底300图案，例如，本实施例中，硬掩膜层301被第一图案化层302和第二图案化层304的图案组合后划分成了阵列，该阵列具有沿第一方向(即YY’线延伸方向)延伸的呈平行四边形的线条301b，沿第一方向上分布的相邻两个线条301b之间具有第二沟道301c，沿XX’线延伸方向上分布的相邻两个线条301b错位分布且两者之间具有第一沟道301a，而沿XX’线延伸方向上分布的两个正对的线条301b之间的两个第一沟道301a在侧壁处与第二沟道301c连通，形成一个较宽的宽沟道301d，也可以说所述第二沟道301c与其对应的线条301b两侧的第一沟道301a的侧壁连通，由此形成所述宽沟道301d。即所述硬掩膜层301中的第一沟道301a和第二沟道301c组合形成所述硬掩膜层301的第一开口。之后，可以去除剩余的覆盖层303，以暴露出所述硬掩膜层301的表面。

图3F是本实施例的浅沟槽隔离结构的制备方法在执行步骤S2过程中的俯视结构示意图，且图3F是省略了硬掩膜层后具有沟槽的半导体衬底300的俯视结构示意图；图4G是沿图3F中XX’线的剖面结构示意图；图5D是沿图3F中YY’线的剖面结构示意图。

请参考图3F、图4G、图5D，在步骤S2中，以具有第一开口(即第一沟道301a和第二沟道301c的组合)的硬掩膜层301为掩膜，采用等离子体干法刻蚀工艺刻蚀所述半导体衬底300，以形成对应第二沟道301c的沟槽300a以及对应第一沟道301a的沟槽300b于所述半导体衬底300中。此时半导体衬底300被沟槽300b和沟槽300a划分为若干有源区300d排成的阵列，可以用于制作存储阵列，且沟槽300a沿第一方向延伸的侧壁与两侧的沟槽300b连通，形成宽沟槽300c(即对应硬掩膜层301中的宽沟道301d)。每个有源区300d的外轮廓为平行四边形，且沿第一方向(即YY’线延伸方向)等间距排布，并沿垂直于第一方向的方向(即LL’线延伸的方向)平行排列。所述沟槽300b和沟槽300a的截面形状可以为任意形状，本示例选择为倒梯形，可以降低后续材料填充时的深宽比，改善填充空洞问题。所述沟槽300b和沟槽300a的深度介于300纳米到600纳米之间的范围内。且由于宽沟槽300c对应的区域开口较大，而沟槽300a对应的区域开口较小，因此用于形成宽沟槽300c、沟槽300a的刻蚀工艺对宽沟槽300c和沟槽300a对应的区域中的刻蚀速率不同，最终使得宽沟槽300c的深度(如图)会略大于沟槽300a的深度，深度差在10nm～200nm范围内。

需要说明的是，在本发明的实施例中，根据实际需求，可以调整第一图案化层302和第二图案化层304中的图案，以改变第一图案化层302和第二图案化层304中的图案的组合效果，进而使得半导体衬底300被所有沟槽划分出的阵列排布效果不同，由此半导体衬底300被划分出的每个有源区300d的外轮廓不仅仅限于平行四边形，也可以是长方形或其他适合的形状。

图3G是本实施例的浅沟槽隔离结构的制备方法在执行步骤S3过程中的俯视结构示意图；图4H是沿图3G中XX’线的剖面结构示意图；图5E是沿图3G中YY’线的剖面结构示意图。请参考图3G、图4H和图5E，在步骤S3中，可以采用湿法腐蚀工艺或者干法刻蚀工艺刻蚀硬掩膜层301(即短线条301b)暴露于所述第一开口的边界区域，以期将所述硬掩膜层301的边界进行横向内推，由此可以减小短线条301b的各个横向的方向上的尺寸，进而增加第一沟道301a、第二沟道301c以及宽沟道301d(即第一沟道301a连通第二沟道301c而组合出的沟道)的横向开口尺寸，进而使得硬掩膜层301中的第一开口变为开口更大的第二开口，其中第一沟道301a变为位于沟槽300b上的第二开口301a1，第二沟道301c变为位于沟槽300a上的第二开口301c1，宽沟道301d变为位于宽沟槽300c上的第二开口301d1，且使得沟槽300a、300b以及宽沟槽300c侧壁的半导体衬底300的顶部与剩余的所述硬掩膜层301(即尺寸缩减后的短线条301b)形成台阶300e，即使得各个所述第一开口连接所述沟槽300a、300b侧壁的底壁形成台阶300e。台阶300e的线宽决定了后续填充的介电材料层305在台阶300e上横向延伸形成的台阶延伸部305a的线宽，因此需要尽量控制其线宽，以避免后续形成的台阶延伸部305a占用太多的有源区面积，以在保证边沟消除的情况下，尽可能地增大形成的器件密度和集成度。台阶300e横向延伸的宽度尺寸介于3nm～35nm，即所述第二开口与对应的所述第一开口的横向开口尺寸之差介于3nm～35nm。

图3H是本实施例的浅沟槽隔离结构的制备方法在执行步骤S4过程中的俯视结构示意图；图4I是沿图3H的XX’线的剖面结构示意图；图5F是沿图3H的YY’线的剖面结构示意图。

请参考图3H、图4I以及图5F，步骤S4中，首先，可以采用圆角化工艺，将硬掩膜层301的各个所述第二开口和半导体衬底300中的各个沟槽连通的区域中的各个边角进行圆滑处理，以有利于后续介电材料层的填充，并减少形成的浅沟槽隔离结构的漏电，改善浅沟槽隔离结构的电学性能表现。然后，可以通过热氧化工艺或原子层沉积工艺等在沟槽300a、300b以及宽沟槽300c的侧壁和底面上形成一层衬氧化层(未图示)，其厚度介于5nm～35nm，以提高后续填充的介电材料层305的粘附性以及隔离性能；然后，可以通过高密度等离子体沉积(HDP CVD)工艺向沟槽300a、300b(包括沟槽300a连通沟槽300b组合而成的宽沟槽300c)中填入介电材料层305，优选地，介电材料层305的介电常数K值小于3，例如为氧化硅、氮氧化硅等，以期实现更高隔离性能的隔离结构，防止漏电以及减轻电耦合效应，介电材料层305的沉积厚度足以填满沟槽300a、300b以及宽沟槽300c，并在各个第二开口处高出硬掩膜层301上方一定厚度，所述介电材料层在所述的第二开口处的顶面与所述硬掩膜层301的顶面之间的高度差的范围例如为100nm～500nm；接着，致密化处理所述介电材料层305，例如进行氮离子、碳离子等离子注入并进行退火时间小于60s的快速退火或退火温度大于500℃(例如900℃、1050℃等)的高温退火，以消除所述介电材料层305中的填充缺陷，使其变得更加致密，抑制有源区中的离子向最终形成的浅沟槽隔离结构中扩散迁移，从而减少了有源区与浅沟槽隔离结构之间产生的漏电流，实现更高隔离性能的隔离结构。

请继续参考图3H、图4I以及图5F，步骤S5中，以硬掩膜层301为研磨停止层，采用化学机械抛光(CMP)工艺平坦化所述介电材料层305的顶表面至所述硬掩膜层301的表面，以为后续工艺提供平坦的操作平台。在本发明的其他实施例中，也可以以硬掩膜层301为刻蚀停止层，采用湿法刻蚀工艺刻蚀所述介电材料层305的顶表面至所述硬掩膜层301的表面。

图3I是本实施例的浅沟槽隔离结构的制备方法在执行步骤S6过程中的俯视结构示意图；图4J是沿图3I的XX’线的剖面结构示意图；图5G是沿图3H的YY’线的剖面结构示意图。请参考图3I、图4J以及图5G，步骤S6中，可以采用湿法腐蚀工艺或者干法刻蚀工艺刻蚀去除硬掩膜层301(即短线条301b)，在此过程中，选用对硬掩膜层301和介电材料层305的刻蚀选择比相对小一些的刻蚀剂来刻蚀去除硬掩膜层301，以期在刻蚀去除硬掩膜层301的过程中，也能对介电材料层305也进行一定的减薄，以降低半导体衬底300的顶表面以上的介电材料层305的厚度(或者说高度)，达到突出所述半导体衬底的预定高度(即由图4I中的H0变为图4J中的H)，有利于超博器件的制造，同时还能够使得介电材料层305的侧壁变得圆滑，以有利于后续膜层的沉积，并有利于尽可能的减小介电材料层305横向延伸在台阶300e上的部分的线宽，即有利于减小台阶延伸部305a的线宽(由图4I中的D0变为图4J中的D)。剩余的介电材料层305突出半导体衬底300顶表面的高度介于5nm～20nm。由于台阶延伸部305a的底部实际上是位于有源区300d的表面上，因此需要尽量控制其横向延伸的宽度D，避免占用太多的有源区面积，以在保证边沟消除的情况下，尽可能的增大器件密度和集成度。本步骤中通过同时刻蚀硬掩膜层301和介电材料层305的方式来减小之前形成的台阶延伸部305a横向延伸的宽度D，以控制台阶延伸部305a的横向延伸的宽度D尺寸被控制维持在最小工艺特征尺寸以下，例如介于3nm～35nm，具体为10nm、15nm、20nm、25nm等，由此可在避免边沟问题的情况下，尽量保证能够用于制作存储单元的有源区的有效面积，避免过宽的台阶延伸部305a影响存储单元等电学元件的形成，最终实现存储密度的最大化。

由上所述，本发明的浅沟槽隔离结构的制备方法，在半导体衬底中刻蚀出沟槽后，刻蚀上方的硬掩膜层暴露于其第一开口中的边界区域，以将所述硬掩膜层的边界横向内推而增大第一开口的横向开口尺寸，形成第二开口，在后续填充介电材料层后可以使得介电材料层横向延伸到所述台阶上而形成台阶延伸部，而且在去除硬掩膜层时，同时对介电材料层进行一定程度的刻蚀，使得介电材料层剩余的高度和宽度均达到预定要求，由此，一方面可以通过剩余的所述台阶延伸部消除形成的浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠性；另一方面还可以尽可能地减小介电材料层的台阶延伸部的宽度，例如可以使所述台阶延伸部的线宽做到最小工艺特征尺寸以下，以最大程度地提高有源区的利用率，有利于提高器件密度和集成度。

请参考图2、图3A至图3I、图4A至图4J、图5A至图5G以及图6，本发明还提供一种半导体器件的制备方法，其包括：采用本发明的浅沟槽隔离结构的制备方法制备相应的浅沟槽隔离结构306。当待制备的半导体器件为存储器时，在半导体衬底300制备的浅沟槽隔离结构306为多个，其中某个浅沟槽隔离结构306可以将所述半导体衬底300划分为核心区II和外围区I，所述核心区II中的所有的浅沟槽隔离结构3061可以将所述核心区II的半导体衬底300划分为多个按照阵列排布的有源区300d。且采用本发明的浅沟槽隔离结构的制备方法可以同时将外围区I的浅沟槽隔离结构3061和核心区II中的浅沟槽隔离结构3062制备出来，而且外围区I中的元件密度相对较小，其浅沟槽隔离结构3061的线宽W1相对较大，而核心区II的元件密度较大，其浅沟槽隔离结构3062的线宽W2相对较小，进而导致在同时刻蚀外围区I和核心区II的半导体衬底300以形成浅沟槽隔离结构3061、3062所需的沟槽时，外围区I的沟槽相对较深，即外围区I中的浅沟槽隔离结构3061掩埋在半导体衬底300中的深度H1大于核心区II中的浅沟槽隔离结构3062掩埋在半导体衬底300中的深度H2。其中，H1、H2分别在300纳米到600纳米之间，以控制周围的有源区300d中形成的晶体管等电子元件之间的隔离程度。

此外，需要说明的是，外围区I的浅沟槽隔离结构3061和核心区II中的浅沟槽隔离结构3062的尺寸、间距以及延伸方向决定了有源区阵列中各个有源区300d的延伸方向、尺寸、形状以及间距。本实施例中，阵列中的有源区300d为平行四边形，且长度方向沿第一方向(即位线方向，图中的YY’线延伸方向)延伸，所述第一方向与水平方向呈5°～85°，采用倾斜方式来设置有源区300d，可以在相同面积下，尽可能的增大有源区中的沟道长度以及阵列密度。

当用于制作存储器时，本发明的半导体器件的制备方法还包括：制作存储单元于各个所述有源区300d上，以形成存储阵列于所述核心区II中；以及，制作外围电路(未图示，可以包括晶体管、电容、电阻等元件)于所述外围区I中，所述外围电路与所述存储阵列中的相应的所述存储单元电连接。具体地，所述半导体衬底300通过某个浅沟槽隔离结构306定义出核心区II和外围区I，所述核心区II和外围区I的半导体衬底300中均具有沟槽(例如300a、300b、300c中的某种)，各个沟槽中均形成有浅沟槽隔离结构306，所述核心区II中可以具有呈阵列排布的浅沟槽隔离结构3062，所述核心区II中所有的浅沟槽隔离结构3062可以在所述核心区II的半导体衬底300中界定出多个按照阵列排布的有源区300d，以用于存储阵列的制造。所述外围区I中可以用于间隔相邻元件的浅沟槽隔离结构3061，而且外围区I中的元件密度相对较小，其浅沟槽隔离结构3061的线宽W1相对较大，而核心区II的元件密度较大，其浅沟槽隔离结构3062的线宽W2相对较小，进而导致在同时刻蚀外围区I和核心区II的半导体衬底300以形成所述浅沟槽隔离结构3061、3062对应的沟槽时，所述核心区II的沟槽(300b)的开口宽度(即浅沟槽隔离结构3062的顶部宽度)W2小于所述外围区I的沟槽(300a)的开口宽度(即浅沟槽隔离结构3061的顶部宽度)W1，所述核心区II的沟槽深度(即浅沟槽隔离结构3062掩埋在半导体衬底300中的深度，或者说浅沟槽隔离结构3062位于半导体衬底300的顶表面以下的部分的高度)H2小于所述外围区I的沟槽深度(即浅沟槽隔离结构3061掩埋在半导体衬底300中的深度，或者说浅沟槽隔离结构3061位于半导体衬底300的顶表面以下的部分的高度)H1。其中，H1、H2分别在300纳米到600纳米之间，以控制周围的有源区300d中形成的晶体管等电子元件之间的隔离程度。由此可见，核心区II和外围区I的浅沟槽隔离结构306的关键尺寸可以不同，以适用于集成电路存储器等半导体器件产品的制造。

需要说明的是，外围区I的浅沟槽隔离结构3061和核心区II中的浅沟槽隔离结构3062是同时制作出来的，外围区I的浅沟槽隔离结构3061和核心区II中的浅沟槽隔离结构3062的尺寸、间距以及延伸方向决定了有源区阵列中各个有源区300d的延伸方向、尺寸、形状以及间距，进而决定了存储阵列中的存储单元尺寸、字线方向和位线方向。本实施例中，存储阵列中的有源区300d为平行四边形，且长度方向沿倾斜的第一方向(即位线方向，图3I中的YY’线延伸方向)延伸，所述第一方向与图3I中从左至右的水平方向之间的夹角呈5°～85°，采用倾斜方式来设置有源区300d，可以在相同面积下，尽可能的增大有源区中的沟道长度以及存储阵列密度。在本发明的其他实施例中，所述第一方向可以是与图3I中的XX’线延伸方向垂直的方向，有源区300d被沿XX’线延伸方向的浅沟槽隔离结构306以及沿第一方向延伸的浅沟槽隔离结构界定呈矩形。

由上所述，本发明的半导体器件的制备方法，由于采用了本发明的浅沟槽隔离结构的制备方法，因此可以减少浅沟槽隔离结构的边沟现象，避免造成元件漏电等问题，改善器件的可靠度，同时能够提高器件密度和集成度。

显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种浅沟槽隔离结构的制备方法，其特征在于，包括以下步骤：

提供半导体衬底，并形成预定高度的硬掩膜层于所述半导体衬底上，所述硬掩膜层中形成有第一开口；

以所述硬掩膜层为掩膜刻蚀所述半导体衬底，以形成对应所述第一开口的沟槽在所述半导体衬底中；

刻蚀所述硬掩膜层暴露于所述第一开口的边界区域，以在所述硬掩膜层中形成第二开口，所述第二开口的横向开口尺寸大于所述第一开口的横向开口尺寸；

形成介电材料层于所述硬掩膜层和所述半导体衬底上，所述介电材料层覆盖所述硬掩膜层并填满于所述沟槽和所述第二开口，所述介电材料层在所述的第二开口处的顶面高于所述硬掩膜层的顶面；

以所述硬掩膜层为刻蚀停止层，对所述介电材料层进行化学方法处理，以去除所述硬掩膜层上方的所述介电材料层；以及，

同时刻蚀所述硬掩膜层和所述介电材料层，以去除所述硬掩膜层，并同时降低所述介电材料层突出所述半导体衬底的高度以及所述介电材料层延伸在所述沟槽外侧的宽度。

2.如权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述沟槽在所述半导体衬底中的深度介于300nm～600nm，所述介电材料层在所述的第二开口处的顶面与所述硬掩膜层的顶面之间的高度差的范围为100nm～500nm，所述介电材料层突出所述半导体衬底的高度为5nm～20nm。

3.如权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，以所述硬掩膜层为刻蚀停止层，对所述介电材料层进行化学方法处理之前或之后，致密化处理所述介电材料层。

4.如权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，采用湿法刻蚀工艺刻蚀所述硬掩膜层暴露于所述第一开口的边界区域，以增加所述第一开口的横向开口尺寸而形成所述第二开口；所述化学方法包括化学机械平坦化工艺、湿法刻蚀工艺和干法刻蚀工艺中的至少一种。

5.如权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于，所述第二开口与对应的所述第一开口的横向开口尺寸之差介于3nm～35nm。

6.如权利要求1至5中任一项所述的浅沟槽隔离结构的制备方法，其特征在于，形成具有所述第一开口的所述硬掩膜层的步骤包括：

在形成预定高度的硬掩膜层于所述半导体衬底上之后，形成第一图案化层于所述硬掩膜层上；

以所述第一图案化层为掩膜，刻蚀所述硬掩膜层至所述半导体衬底的表面，以将所述第一图案化层转移至所述硬掩膜层中；

去除所述第一图案化层，并依次形成覆盖层和第二图案化层于所述硬掩膜层和半导体衬底上，所述覆盖层填满所述硬掩膜层中的图案空隙，所述第二图案化层与所述第一图案化层的图案不同；

以所述第二图案化层为掩膜，刻蚀所述覆盖层，并刻蚀停止在所述硬掩膜层的表面上，以将所述第二图案化层中的图案转移到所述覆盖层中；

去除所述第二图案化层，并以所述覆盖层为掩膜，刻蚀硬掩膜层至所述半导体衬底的表面，以将所述覆盖层中的图案转移到所述硬掩膜层中，从而在所述硬掩膜层中形成所述第一开口；以及，

去除所述覆盖层。

7.如权利要求6所述的浅沟槽隔离结构的制备方法，其特征在于，所述第一图案化层具有多条沿所述第一方向延伸的线条，所述第一图案化层的图案转移至所述硬掩膜层之后，所述硬掩膜层具有多条沿第一方向延伸的初始线条，并由相邻两条所述初始线条之间界定出第一沟道作为所述图案空隙。

8.如权利要求7所述的浅沟槽隔离结构的制备方法，其特征在于，所述第二图案化层具有对准所述硬掩膜层的初始线条并暴露出所述初始线条的部分区域的图案，将所述覆盖层中的图案转移到所述硬掩膜层中后，所述硬掩膜层形成了第二沟道，所述第二沟道将所述初始线条切断为短线条，且所述第二沟道与所述初始线条两侧的第一沟道连通，所述第一沟道和所述第二沟道构成了所述第一开口。

9.一种半导体器件的制备方法，其特征在于，包括：采用权利要求1至8中任一项所述的浅沟槽隔离结构的制备方法制备浅沟槽隔离结构。

10.如权利要求9所述的半导体器件的制备方法，其特征在于，在半导体衬底上定义有一核心区和一外围区，所述核心区和所述外围区之间利用所述浅沟槽隔离结构相互隔离，以及在所述半导体衬底的所述核心区中还形成有多个所述浅沟槽隔离结构，以界定出多个按照阵列排布的有源区在所述核心区中；

其中，所述半导体器件的制备方法还包括：制作存储单元于各个所述有源区上，以形成存储阵列于所述核心区中；以及，制作外围电路于所述外围区中，所述外围电路与所述存储阵列中的相应的所述存储单元电连接。

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