CN102082081A - 形成半导体器件的精细图案的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title description 10
- 238000000034 method Methods 0.000 claims abstract description 74
- 125000006850 spacer group Chemical group 0.000 claims abstract description 45
- 230000002093 peripheral effect Effects 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 34
- 239000011248 coating agent Substances 0.000 claims description 51
- 238000000576 coating method Methods 0.000 claims description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 40
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 9
- 230000000717 retained effect Effects 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 53
- 239000000126 substance Substances 0.000 description 34
- 238000005520 cutting process Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910003481 amorphous carbon Inorganic materials 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 244000287680 Garcinia dulcis Species 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Engineering & Computer Science (AREA)
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Abstract
本发明公开一种形成半导体器件的精细图案的方法，该方法包括在半导体基板的单元区域中形成线型牺牲膜图案，并且同时在半导体基板的外围区域中形成垫图案，在牺牲膜图案和垫图案的每一者的侧壁上形成间隔物，在间隔物的侧壁上形成间隙填充层，从而在单元区域中形成包括牺牲膜图案和间隙填充层在内的线距型图案，并且以规则的间距分开单元区域的线距型图案，并同时蚀刻外围区域的垫图案，从而在外围区域中形成特定的图案。
Description
技术领域
本发明涉及形成半导体器件的精细图案的方法，更具体地说，涉及包括间隔物图案化工序在内的形成半导体器件的精细图案的方法。
背景技术
最近，随着半导体器件的集成度增加，芯片总面积与存储容量的增加成比例地增加，但是实际形成有存储单元(cell，又称为晶胞)密集图案的单元区域的面积减小了。为了获得存储器件的期望容量，必须在有限的单元区域内形成更多图案。因此，图案的临界尺寸逐渐减小并且图案变得更加精细。为了形成具有上述精细临界尺寸的图案，需要开发光刻工序。
在基板上涂覆光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)，利用波长为例如365nm、248nm、193nm和153nm的光源并利用限定有精细图案的曝光掩模对光阻剂执行曝光工序，然后执行显影工序，通过上述步骤而利用光刻工序来形成限定精细图案的光阻剂图案。
这种光刻工序的分辨率R由公式R＝k1×λ/NA来确定，其中“λ”是光源的波长，“NA”是数值孔径(numerical aperture)，并且“k1”表示工序常数。因为工序常数具有物理极限，所以难以以普通的方式减小工序常数的值。因此，必须开发对短波长光源具有高反应性的新光阻剂材料、以及使用短波长的曝光装置。这使得难以形成临界尺寸等于或小于短波长的精细图案。
出于上述原因，开发了一种双重图案化技术(double patterningtechnology)(在下文中称为“DPT”)，该技术在不改变曝光装置或曝光条件的情况下通过使用同一曝光掩模执行两次曝光工序(双重曝光)来形成精细图案。此外，已经开发并研究出与DPT类似但是不需要双重曝光工序也不需要双重图案化工序的间隔物图案化技术(spacer patterning technology)(在下文中称为“SPT”)。
图1是示出传统DPT的示意图。在图1的左侧示出正型DPT，并且在图1的右侧示出负型DPT。
首先参考图1的左侧，在半导体基板110上依次形成非晶碳层120、第二硬掩模层130和第一硬掩模层140。在第一硬掩模层140上形成线距(line and space)型第一光阻剂图案152。在第一光阻剂图案152中，线距的临界尺寸比优选地为1∶3。
接下来，使用第一光阻剂图案152作为掩模来蚀刻第一硬掩模层140，从而形成线距型第一硬掩模图案142。利用光刻工序在第一硬掩模图案142之间形成线距型第二光阻剂图案156。使用第一硬掩模图案142和第二光阻剂图案156作为掩模来蚀刻第二硬掩模层130，从而形成第二硬掩模图案132。
此处，第二硬掩模图案132形成为线距型图案，该图案的线距的临界尺寸比是1∶1。这样，可以在相同的曝光装置和条件下得到如下的第二硬掩模图案132，其中每个第二硬掩模图案132的临界尺寸为第一光阻剂图案152的临界尺寸的一半。
在图1的右侧示出的负型DPT也可以具有与正型DPT相同的效果。除了第一光阻剂图案154和第二光阻剂图案158中的线距的临界尺寸比是3∶1之外，负型DPT与正型DPT完全相同，并且省略其详细描述。
图2是示出传统间隔物图案化工序的示意图。在图2的左侧示出正型间隔物图案化工序，并且在图2的右侧示出负型间隔物图案化工序。
首先参考图2的左侧，在半导体基板210上依次形成非晶碳层220、第二硬掩模层230和第一硬掩模层240。在第一硬掩模层240上形成线距型第一光阻剂图案252。第一光阻剂图案252的线距的临界尺寸比优选地为1∶3。
接下来，使用第一光阻剂图案252作为掩模来蚀刻第一硬掩模层240，从而形成线距型第一硬掩模图案242。在各个第一硬掩模图案242的侧壁上形成宽度与第一硬掩模图案242的宽度相同的间隔物262。然后移除第一硬掩模图案242。使用保留的间隔物262作为掩模来蚀刻第二硬掩模层230，从而形成第二硬掩模图案232。
此处，第二硬掩模图案232形成为线距型图案，该图案的线距的临界尺寸比是1∶1。这样，可以在相同的曝光装置和条件下得到如下的第二硬掩模图案232，其中，每个第二硬掩模图案232的临界尺寸为第一光阻剂图案252的临界尺寸的一半。
在图2的右侧示出的负型间隔物图案化工序也可以具有与正型间隔物图案化工序相同的效果。负型间隔物图案化工序与正型间隔物图案化工序的不同之处在于，在形成间隔物264以后，沉积电介质中间层270，移除间隔物264，并且使用第一硬掩模图案244和电介质中间层270作为掩模来蚀刻第二硬掩模层230。也就是说，在正型间隔物图案化工序中，形成形状与间隔物的形状相同的最后图案，而在负型间隔物图案化工序中，形成形状与无间隔物的空间的形状相同的最后图案。
这种间隔物图案化工序的有利之处在于，因为与DPT相比不需要额外的掩模工序，所以可以降低制造成本，因而可以显著地减少在DPT的第二掩模步骤中产生的对准不良问题。因此，与DPT相比，对间隔物图案化工序进行的主动研究更多。然而，为了进一步减少工序步骤的数目，仍然在对使用间隔物图案化工序形成半导体器件的精细图案的方法进行研究。
发明内容
各个实施例旨在提供形成半导体器件的精细图案的方法，该方法能够通过在负型间隔物图案化工序中仅利用两个掩模工序完成图案化工序来降低半导体器件的制造成本。
根据本发明的一个实施例，一种形成半导体器件的精细图案的方法包括：在半导体基板的单元区域中形成线型的牺牲膜图案，并且同时在所述半导体基板的外围区域中形成垫图案，在所述牺牲膜图案和所述垫图案的每一者的侧壁上形成间隔物，在所述间隔物的侧壁上形成间隙填充层从而在所述单元区域中形成包括所述牺牲膜图案和所述间隙填充层在内的线距型图案，并且以规则的间距分开所述单元区域的线距型图案，并同时蚀刻所述外围区域的垫图案从而在所述外围区域中形成特定的图案。如上所述，由于仅借助两个掩模工序来完成图案化工序，所以可以降低半导体器件的制造成本。
所述方法还包括：在所述间隔物的侧壁上形成所述间隙填充层后，移除所述间隔物。这样，可以形成具有1/2临界尺寸的牺牲膜图案。
所述方法还包括：在以规则的间距分开所述单元区域的线距型图案并同时蚀刻所述外围区域的垫图案之后，移除所述间隔物。这样，优选地省略在形成所述间隙填充层后移除所述间隔物的工序。此处，所述方法优选地还包括：在所述间隔物的侧壁上形成所述间隙填充层后，仅移除所述间隔物的上表面。
此外，在所述间隔物的侧壁上形成所述间隙填充层的步骤包括：在形成有所述间隔物的半导体基板上沉积所述间隙填充层，并且移除所述间隙填充层的一部分，以便使所述间隙填充层仅保留在所述间隔物的侧壁上。
此外，优选地使用干式蚀刻法或湿式蚀刻法来执行移除所述间隙填充层的一部分的步骤。以规则的间距分开所述单元区域的线距型图案的步骤包括：移除保留在所述牺牲膜图案的侧壁上以及所述垫图案的侧壁上的所述间隙填充层，以移除间隙填充多晶硅残留物。
所述方法优选地还包括：在形成所述牺牲膜图案和所述垫图案之前，在所述半导体基板上沉积氧化物层。
形成所述牺牲膜图案和所述垫图案的步骤包括：以特定的深度蚀刻位于所述牺牲膜图案和所述垫图案下方的所述氧化物层，从而使多晶硅的蚀刻选择性符合所述氧化物层的蚀刻选择性。
在所述间隔物的侧壁上形成所述间隙填充层的步骤包括：在所述间隔物上沉积用于所述间隙填充层的材料，并且使用回蚀方法来移除用于所述间隙填充层的材料，从而使所述间隙填充层保留在所述间隔物的侧壁上。这样，可以形成具有1/2临界尺寸的多晶硅图案。此外，所述牺牲膜图案优选地包含多晶硅。
所述方法还包括：通过使用分开的牺牲膜图案和经蚀刻的垫图案作为掩模蚀刻所述半导体基板来形成沟槽。所述方法还包括：在所述氧化物层上沉积非晶碳层和氮氧化硅层，从而可以将这些层用作硬掩模。
所述方法优选地还包括：在所述半导体基板上沉积所述氧化物层之前，在所述半导体基板上沉积垫氧化物层和垫氮化物层。
此外，所述外围区域优选地包括核心区域，在所述核心区域中形成读出放大器或读出放大器驱动器。
此外，在线距型的牺牲膜图案中，线距的临界尺寸比是1∶3。这样，利用SPT工序减小了临界尺寸。
所述方法还包括：在以规则的间距分开所述牺牲膜图案之前，在包括所述牺牲膜图案和所述垫图案在内的所述半导体基板上形成电介质中间层，以便于使所述半导体基板的表面抛光。所述方法还包括：在所述电介质中间层上形成抗反射层。
此外，在位于所述单元区域的牺牲膜图案的最外侧的所述牺牲膜图案和所述外围区域的所述垫图案之间形成的间隔的临界尺寸是所述牺牲膜图案的临界尺寸的大约3倍，从而防止产生所述多晶硅残留物。
如上所述，根据本发明一些实施例的形成半导体器件的精细图案的方法在负型间隔物图案化工序中仅利用两个掩模工序完成图案化，从而提供降低半导体器件的制造成本的优点。
附图说明
图1是示出传统DPT的示意图；
图2是示出传统间隔物图案化工序的示意图；
图3a至图3f是示出根据本发明的形成半导体器件的精细图案的方法中的正型间隔物图案化工序的第一实施例的平面图；
图4a至图4j是示出根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第二实施例的剖视图和平面图；
图5a至图5d是示出根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第三实施例的剖视图和平面图；以及
图6a至图6e是示出根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第四实施例的剖视图和平面图。
具体实施方式
下面，参考附图描述根据本发明的用于形成半导体器件的精细图案的实施例。下面，描述如下工序作为一个实施例：在形成半导体器件的精细图案的方法中使用浅沟槽隔离(shallow trench isolation，STI)工序在半导体基板中形成沟槽，以便形成用于限定有源区的隔离层。然而，应该注意的是，本发明不限于如上所述限定有源区的实施例，而是可以通过形成线距型图案然后切割并分开线距型图案来形成隔离层。
(1)实施例1-正型间隔物图案化工序
图3a至图3f是平面图，示出了根据本发明的形成半导体器件的精细图案的方法中的正型间隔物图案化工序的第一实施例。
首先参考图3a，在半导体基板10上形成单元掩模52。单元掩模52在半导体基板10的单元区域中形成为线距型。单元掩模52可以是由光阻剂材料制成的图案或由例如氮化物或非晶碳等材料制成的硬掩模图案。此处，在半导体基板10上形成各种硬掩模层和牺牲层(参考图5a)，但在图3a中省略这些层以便于描述。
如图3b所示，使用单元掩模52作为掩模来蚀刻底层(未示出)，从而形成形状与单元掩模52的形状相同的牺牲膜图案(未示出)。然后，移除单元掩模52。在半导体基板10的包括牺牲膜图案在内的整个表面上沉积氧化物层(未示出)(例如，间隔物材料)。借助回蚀法(etchback)来移除该氧化物层，但是使间隔物氧化物层30保留在每个牺牲膜图案的侧壁上。接下来，蚀刻并移除牺牲膜图案。
参考图3c，在上侧形成用于将线型间隔物氧化物层30分开的切割掩模54。切割掩模54可以由触点孔掩模形成。与单元掩模52类似，切割掩模54可以由光阻剂图案或硬掩模图案形成。
如图3d所示，使用切割掩模54作为掩模来蚀刻间隔物氧化物层30，从而切割和分开间隔物氧化物层30。然后，移除切割掩模54。
如图3e所示，在半导体基板10的外围区域上形成用于在外围区域中形成外围图案的外围掩模56。与单元掩模52和切割掩模54类似，外围掩模56可以由光阻剂图案或硬掩模图案形成。
参考图3f，使用间隔物氧化物层30和外围掩模56作为掩模来蚀刻半导体基板10，从而形成沟槽58。此处，在各种硬掩模层(未示出)形成于半导体基板10上的情况下，在蚀刻硬掩模层时在半导体基板10中形成沟槽58。
虽然省略了沉积和蚀刻各种材料的工序的描述，但是目前所描述的根据第一实施例的正型间隔物图案化工序包括多个工序。此外，三次执行在制造成本中占相当大部分的光掩模工序(即，形成图3a的单元掩模、形成图3c的切割掩模、以及形成图3e的外围掩模)。因此，在降低半导体器件的主要成本方面，现有方法已经达到极限。此外，在正型图案化工序中，因为临界尺寸窄的每个间隔物氧化物层30变成后续的图案，所以难以使用间隔物形成外围区域中的相对较宽的图案。因此，为了使用正型图案化工序来形成单元区域的线距型图案、以及外围图案，需要利用使用三种掩模的光掩模工序。
(2)实施例2-负型间隔物图案化工序1
图4a至图4j是剖视图(a)和平面图(b)，示出了根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第二实施例。根据下述第二实施例，仅执行了两次光掩模工序。因此，可以降低制造成本。
首先参考图4a，在半导体基板10上依次层叠垫氧化物层12和垫氮化物层14。在垫氮化物层14上依次层叠氧化物层(或目标层)16、多晶硅层20、非晶碳层22和氮氧化硅层24。在上述层之中，氧化物层16可以由等离子体增强正硅酸四乙酯(plasma enhancedtetraethylorthosilicate，PETEOS)材料制成。此外，非晶碳层22和氮氧化硅层24由用作硬掩模的材料制成。
在氮氧化硅层24上形成光阻剂图案26。光阻剂图案在单元区域中形成为线距型，并且该光阻剂图案在外围区域中形成为垫型。在单元区域的光阻剂图案中，线距的临界尺寸比是1∶3。作为参考，说明书所述的术语“外围区域”是指包括形成有读出放大器(senseamplifier)和次字线驱动器(Sub-Wordline Driver，SWD)的核心区域在内的区域。
参考图4b，使用光阻剂图案26作为掩模依次蚀刻氮氧化硅层24、非晶碳层22和多晶硅层20。接下来，移除光阻剂图案26、氮氧化硅层24和非晶碳层22，从而形成多晶硅图案21。因为非晶碳层22、氮氧化硅层24和多晶硅层20具有彼此不同的蚀刻速率，所以非晶碳层22和氮氧化硅层24可以用作用于蚀刻多晶硅层20的硬掩模。多晶硅图案21也称为“牺牲膜图案”，这是因为该图案在间隔物图案化工序中起到牺牲膜的作用。牺牲膜图案21形成为宽度等于临界尺寸，并且单元区域的牺牲膜图案21的线距的宽度比为1∶3。此外，在蚀刻多晶硅层20时，可以将下面的氧化物层16的一部分蚀刻至特定厚度，以使多晶硅的蚀刻选择性与氧化物层的蚀刻选择性相同，这将会在下文中进行描述。
接下来，参考图4c，在半导体基板的包括牺牲膜图案21和氧化物层16在内的整个表面上沉积间隔物氧化物层30至特定厚度。此处，间隔物氧化物层30的宽度等于单元区域的牺牲膜图案21的宽度。因为牺牲膜图案21的宽度等于临界尺寸，所以相邻牺牲膜图案21之间的间隔(或间隙)宽度变成等于牺牲膜图案21的宽度，即，与临界尺寸一样窄。在该情况下，可以使用原子层沉积(Atomic LayerDeposition，ALD)工序来沉积间隔物氧化物层30，以改善氧化物层的阶梯覆盖能力。
如图4d所示，在半导体基板的包括间隔物氧化物层30在内的整个表面上沉积间隙填充多晶硅层32。间隙填充多晶硅层32由与牺牲膜图案21相同的多晶硅材料制成。
如图4e所示，对间隙填充多晶硅层32实施回蚀工序，从而使间隙填充多晶硅层32(在下文中称为“间隙填充层”)填充在相邻间隔物氧化物层30之间的间隙中。间隙填充层32形成为宽度与牺牲膜图案21的宽度相同，牺牲膜图案21的宽度与临界尺寸一样窄。另一方面，在位于单元区域的外侧的牺牲膜图案21的侧壁上并且在外围区域的垫图案21的侧壁上形成间隙填充多晶硅残留物33，该残留物需要随后移除。除了回蚀方法之外，还可以使用例如化学机械抛光(Chemical Mechanical Polishing，CMP)法和湿式剥离(wet strip)法等各种方法来移除间隙填充层32。
参考图4f，移除牺牲膜图案21与间隙填充层32之间的间隔物氧化物层30、以及牺牲膜图案21与间隙填充多晶硅残留物33之间的间隔物氧化物层30。使用干式蚀刻工序作为移除间隔物氧化物层30的工序，该干式蚀刻工序利用间隔物氧化物层30和多晶硅材料21、32、33之间的蚀刻选择性差异。虽然移除了位于牺牲膜图案21和间隙填充层32之间的间隔物氧化物层30以及位于牺牲膜图案21和间隙填充多晶硅残留物33之间的间隔物氧化物层30，但是间隙填充层32下方的间隔物氧化物层30仍保留下来。
参考图4g，在半导体基板的包括牺牲膜图案21在内的整个表面上依次沉积电介质中间层40和抗反射层42。在抗反射层42上形成光阻剂图案44。电介质中间层40构造成使半导体基板的表面抛光并且可以由旋涂碳(Spin-On Carbon，SOC)层形成。抗反射层42构造成防止光在曝光工序中发生反射并且可以由包括硅在内的材料形成。同时，光阻剂图案44用于切割和分开单元区域中的线距型牺牲膜图案21，并且如图4g的(b)所示，光阻剂图案44具有触点孔图案。在外围区域中，光阻剂图案44用于蚀刻垫型多晶硅图案21，并用于将诸如将要形成在外围区域中的读出放大器等元件图案化。此外，光阻剂图案44还用于蚀刻并移除形成在单元区域的外侧和外围区域中的间隙填充多晶硅残留物33。
参考图4h，使用光阻剂图案44作为掩模依次蚀刻抗反射层42、电介质中间层40、牺牲膜图案21和间隙填充多晶硅残留物33。随后，将位于单元区域的线距型牺牲膜图案21和间隙填充层32切割成多个图案，并且以特定方式将位于外围区域的牺牲膜图案21图案化。
参考图4i，使用牺牲膜图案21和间隙填充层32作为掩模蚀刻氧化物层16，从而形成氧化物层图案(或目标图案)17。然后，移除牺牲膜图案21和间隙填充层32。
参考图4j，使用氧化物层图案17作为掩模依次蚀刻垫氮化物层14、垫氧化物层12和半导体基板10，从而在半导体基板10中形成沟槽。虽然未示出，但是形成于半导体基板10中的沟槽可以被氧化物层填充，从而形成将有源区分开的各个隔离层。
在目前所描述的第二实施例(即实施例2)的情况下，在利用负型间隔物图案化工序在半导体基板的单元区域和外围区域中形成沟槽的步骤中仅使用两个光掩模工序。更具体地说，仅仅在形成光阻剂图案26(如图4a所示)的工序和形成光阻剂图案44(如图4g所示)的工序中需要光掩模工序。
这是因为，如图4a所示，当在单元区域中形成光阻剂图案26时，同时形成外围区域中的光阻剂图案26。另一个原因是可以借助将光阻剂图案44作为掩模而容易地移除间隙填充多晶硅残留物33(参考图4e)。此外，在形成牺牲膜图案21时，氧化物层16也被蚀刻至特定厚度(参考图4b)。因此，在切割牺牲膜图案21时，蚀刻目标等同于“多晶硅21+氧化物层16、30”并且可以借助一个蚀刻工序来切割。根据本发明的第二实施例的形成半导体器件的精细图案的方法可以降低半导体器件的制造成本。
(3)实施例3-负型间隔物图案化工序2(移除间隔物氧化物层的上部)
图5a至图5d是剖视图和平面图，示出了根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第三实施例。根据下述第三实施例，可以在使用负型间隔物图案化工序时通过减少光掩模工序的两个步骤来降低制造成本。
图5a等同于图4d。图5a之前的工序与参考图4a至图4d所描述的工序相同。接下来，如图5b所示，在对间隙填充层32实施回蚀工序之后，对间隔物氧化物层30和间隙填充层32进一步执行回蚀工序，直到多晶硅图案21露出为止。
如图5c所示，在不移除保留的间隔物氧化物层30的情况下，形成电介质中间层40、抗反射层42和光阻剂图案44。图5c的光阻剂图案44的形状与图4g的光阻剂图案44的形状相同。因此，光阻剂图案44切割并分开单元区域中的线距型牺牲膜图案21和间隙填充层32，并蚀刻外围区域中的垫型图案21，从而将形成于外围区域中的元件(例如读出放大器)图案化。
参考图5d，使用例如O2等离子体剥离方法来蚀刻和移除电介质中间层40。移除间隙填充层32和牺牲膜图案21之间的间隔物氧化物层30。还移除间隙填充多晶硅残留物33和牺牲膜图案21之间的间隔物氧化物层30。然后，使用牺牲膜图案21和间隙填充层32作为掩模将氧化物层16图案化，从而如图5d所示形成氧化物层图案17。图5d等同于图4i。后续工序与第二实施例的工序相同，并且省略其描述。
在目前所描述的第三实施例中，省略了第二实施例中的如图4e和4f所示的移除间隔物氧化物层30的工序，然后在蚀刻氧化物层16的工序中移除氧化物层间隔物30。这样，与第二实施例相比，可以简化工序，并且可以进一步地降低制造成本。
(4)实施例4-负型间隔物图案化工序(控制单元区域和外围区域之间的间隙)
图6a至图6e是剖视图和平面图，示出了根据本发明的形成半导体器件的精细图案的方法中的负型间隔物图案化工序的第四实施例。下述第四实施例可以在使用负型间隔物图案化工序时，通过控制单元区域图案和外围区域图案之间的间隙而不产生间隙填充多晶硅残留物33(参考图4e)。
除了单元区域的光阻剂图案26和外围区域的光阻剂图案26之间的间隙被控制为具有特定宽度之外，如图6a所示的元件与如图4a所示的元件相同。更具体地说，形成在位于单元区域的最外侧的线型光阻剂图案26a与位于外围区域的垫型光阻剂图案26b之间的间隔宽度是线型光阻剂图案26a的宽度的大约三倍。光阻剂图案26a的宽度与临界尺寸一样窄。也就是说，与第二实施例和第三实施例相比，单元区域的光阻剂图案26和外围区域的光阻剂图案26之间的间隔缩小了。
接下来，在与如图4b至图4d所示相同的方法中，形成牺牲膜图案21。然后，沉积间隔物氧化物层30和间隙填充多晶硅层32，从而得到具有如图6b所示结构的半导体器件。也就是说，不形成与第二实施例或第三实施例所示的宽度一样宽的间隙填充多晶硅层32，这是因为在位于单元区域的最外侧的线型牺牲层21和外围区域中的垫图案21之间的间隔与单元区域中的牺牲层21和间隔物氧化物层30之间的间隔一样窄。
接下来，即使在执行移除间隙填充多晶硅层32、以及间隔物氧化物层30的上表面的工序之后，如图6c所示，间隙填充多晶硅残留物也不会保留在单元区域和外围区域之间。
参考图6d，形成电介质中间层40、抗反射层42和光阻剂图案44。然后，使用光阻剂图案44作为掩模而将牺牲膜图案21和间隙填充多晶硅层32分成多个部分。在这个步骤中，在切割和分开牺牲膜图案21和间隙填充多晶硅层32时，不存在需要被移除的间隙填充多晶硅残留物。因此，与第二实施例和第三实施例相比，可以进一步地简化工序。
参考图6e，以如图5d所述方式相同的方式，使用牺牲膜图案21和间隙填充层32作为掩模将氧化物层16图案化，从而形成氧化物层图案17。
同时，在第四实施例中，与第三实施例类似，在最后的阶段，即在将间隙填充多晶硅层32和牺牲膜图案21分成多个部分之后，移除间隔物氧化物层30。然而，与第二实施例类似，可以在稍早的状态下，即在回蚀工序之后(参见图4f)，完全移除间隔物氧化物层30以形成间隙填充多晶硅图案32。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的实施例。本发明也不限于任何特定类型的半导体器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2009年11月26日提交的韩国专利申请No.10-2009-0115125的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (19)
1.一种形成半导体器件的精细图案的方法，所述方法包括：
在所述半导体基板上形成目标层；
在所述半导体基板的单元区域中的所述目标层上形成第一牺牲膜图案并且在所述半导体基板的外围区域中形成第二牺牲膜图案；
在所述第一牺牲膜图案和所述第二牺牲膜图案的第一侧壁和第二侧壁上形成间隔物；
在相邻间隔物之间形成间隙填充图案；
移除所述间隔物的位于所述第一牺牲膜图案和所述间隙填充图案之间的部分，并且移除所述间隔物的位于所述第二牺牲膜图案与所述间隙填充图案之间的部分；以及
使用所述第一牺牲膜图案和所述间隙填充图案作为蚀刻掩模将所述目标层图案化，以形成目标图案。
2.根据权利要求1所述的方法，还包括：
将所述第一牺牲膜图案图案化来形成第三牺牲膜图案；以及
将所述第二牺牲膜图案图案化来形成第四牺牲膜图案，
其中，使用所述第三牺牲膜图案、所述第四牺牲膜图案和所述间隙填充图案来将所述单元区域和所述外围区域中的目标层图案化。
3.根据权利要求2所述的方法，其中，
形成所述第三牺牲膜图案和所述第四牺牲膜图案的步骤是同时执行的。
4.根据权利要求3所述的方法，其中，
所述第一牺牲膜图案是线型图案，所述第二牺牲膜图案是垫型图案，
所述第一牺牲膜图案被图案化而分成多个所述第三牺牲膜图案，每个所述第三牺牲膜图案是线型图案。
5.根据权利要求3所述的方法，其中，
将所述第一牺牲膜图案和所述第二牺牲膜图案图案化的步骤是同时执行的。
6.根据权利要求5所述的方法，其中，
在将所述第一牺牲膜图案和所述第二牺牲膜图案同时图案化之后，执行移除所述间隔物的一部分的步骤。
7.根据权利要求1所述的方法，形成所述间隔物的步骤包括：
在所述第一牺牲膜图案和所述第二牺牲膜图案上形成间隔物层；以及
移除所述间隔物层的设置在所述第一牺牲膜图案和所述第二牺牲膜图案的顶部上的部分，同时保留所述间隔物层的设置在所述第一牺牲膜图案和所述第二牺牲膜图案的侧壁上的部分，以形成所述间隔物。
8.根据权利要求1所述的方法，其中，
在所述间隔物之间形成所述间隙填充图案的步骤包括：
在形成有所述间隔物的所述半导体基板上沉积间隙填充层；以及
将所述间隙填充层平坦化，以使所述间隙填充层保留在所述间隔物之间并且不保留在所述间隔物上方。
9.根据权利要求1所述的方法，其中，
移除所述间隔物的一部分的步骤是利用干式蚀刻法或湿式蚀刻法来执行的。
10.根据权利要求2所述的方法，其中，
在所述第一牺牲膜图案和所述第二牺牲膜图案之间的所述间隔物的侧壁上形成间隙填充残留物，
在同时将所述第一牺牲膜图案和所述第二牺牲膜图案分别图案化成所述第三牺牲膜图案和所述第四牺牲膜图案时，移除所述间隙填充残留物。
11.根据权利要求1所述的方法，其中，
所述目标层是氧化物层。
12.根据权利要求2所述的方法，其中，
使用具有孔图案的掩模来将所述第一牺牲膜图案图案化，以形成所述第三牺牲膜图案。
13.根据权利要求1所述的方法，其中，
在所述间隔物之间形成所述间隙填充图案的步骤包括：
在所述间隔物上沉积间隙填充层；以及
使用回蚀方法将所述间隙填充层平坦化以形成位于所述间隔物之间的所述间隙填充层，同时移除设置在所述间隔物上方的所述间隙填充层。
14.根据权利要求1所述的方法，其中，
所述第一牺牲膜图案和所述第二牺牲膜图案分别包含多晶硅。
15.根据权利要求1所述的方法，还包括：
使用所述目标图案作为掩模来蚀刻所述半导体基板，以在所述半导体基板中形成沟槽。
16.根据权利要求1所述的方法，其中，
所述第一牺牲膜图案是线距型图案，并且线距的宽度比是1∶3，所述第一牺牲膜图案的线宽与预定临界尺寸大致相同。
17.根据权利要求1所述的方法，其中，
所述间隔物的线宽与所述第一牺牲膜图案的线宽大致相同。
18.根据权利要求17所述的方法，其中，
所述间隙填充图案的线宽与所述第一牺牲膜图案的线宽大致相同。
19.根据权利要求1所述的方法，其中，
位于所述单元区域的外侧的所述第一牺牲膜图案与所述外围区域中的所述第二牺牲膜图案之间的间隔宽度是所述第一牺牲膜图案的线宽的大约3倍。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090115125A KR101087835B1 (ko) | 2009-11-26 | 2009-11-26 | 반도체 소자의 미세 패턴 형성방법 |
| KR10-2009-0115125 | 2009-11-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102082081A true CN102082081A (zh) | 2011-06-01 |
| CN102082081B CN102082081B (zh) | 2015-09-16 |
Family
ID=44062406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010103271.1A Expired - Fee Related CN102082081B (zh) | 2009-11-26 | 2010-01-27 | 形成半导体器件的精细图案的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8389400B2 (zh) |
| KR (1) | KR101087835B1 (zh) |
| CN (1) | CN102082081B (zh) |
| TW (1) | TWI512784B (zh) |
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| CN105762070B (zh) * | 2015-01-07 | 2021-01-26 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
| CN109148269A (zh) * | 2017-06-27 | 2019-01-04 | 联华电子股份有限公司 | 半导体装置的形成方法 |
| CN109494187A (zh) * | 2017-09-08 | 2019-03-19 | 联华电子股份有限公司 | 半导体结构的制作方法 |
| CN109494187B (zh) * | 2017-09-08 | 2020-09-15 | 联华电子股份有限公司 | 半导体结构的制作方法 |
| TWI687974B (zh) * | 2018-01-08 | 2020-03-11 | 南亞科技股份有限公司 | 製造半導體裝置的方法 |
| CN110896047A (zh) * | 2018-09-12 | 2020-03-20 | 长鑫存储技术有限公司 | 浅沟槽隔离结构和半导体器件的制备方法 |
| CN110957209A (zh) * | 2018-09-26 | 2020-04-03 | 长鑫存储技术有限公司 | 多重图形化方法及存储器的形成方法 |
| CN110957209B (zh) * | 2018-09-26 | 2021-12-24 | 长鑫存储技术有限公司 | 多重图形化方法及存储器的形成方法 |
| CN111223813A (zh) * | 2018-11-23 | 2020-06-02 | 南亚科技股份有限公司 | 半导体结构的制备方法 |
| CN113764260A (zh) * | 2020-06-01 | 2021-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI512784B (zh) | 2015-12-11 |
| KR101087835B1 (ko) | 2011-11-30 |
| KR20110058366A (ko) | 2011-06-01 |
| TW201118921A (en) | 2011-06-01 |
| US8389400B2 (en) | 2013-03-05 |
| US20110124198A1 (en) | 2011-05-26 |
| CN102082081B (zh) | 2015-09-16 |
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| C10 | Entry into substantive examination | ||
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