KR101139460B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 제2 비정질 탄소층 패턴을 형성하는 단계; 상기 제2 비정질 탄소층 패턴을 포함하는 전면에 스페이서 질화막 패턴을 형성하는 단계; 상기 스페이서 질화막 패턴을 마스크로 폴리 실리콘 패턴을 형성한 후 상기 스페이서 질화막 패턴을 제거하는 단계; 상기 폴리 실리콘 패턴을 포함하는 전면에 제2 스페이서 질화막을 형성하고, 그 상부에 제2 폴리 실리콘을 형성하는 단계; 상기 제2 스페이서 질화막을 제거하여 폴리 실리콘 패턴을 형성하는 단계; 상기 폴리 실리콘 패턴을 마스크로 제1 비정질 탄소층 패턴을 형성하는 단계; 및 상기 제1 비정질 탄소층 패턴을 마스크로 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 본 발명의 방법에 따르면, 종래 포지티브 SPT 공정시 사용하던 SiON 대신에 TEOS를 사용함으로써, 폴리 실리콘층의 식각 후 그 상부에 남아 있는 소뿔 형태의 스페이서 질화막 패턴을 산을 이용하여 제거할 수 있으므로, SPT 공정을 2회 적용하여 15 ㎚ 이하의 패터닝을 가능하게 한다는 장점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자 제조 공정 중 리소그래피(Lithography) 공정의 해상 한계를 뛰어 넘는 패턴 형성을 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.
디자인 룰(Design Rule)이 감소함에 따라 현재 개구수(NA, numerical aperture) 1.35 이하인 ArF 이머전(Immersion) 노광 장비의 한계상 통상적인 1회의 노광으로는 40 ㎚ 이하의 라인/스페이스(Line/Space) 패턴을 형성할 수 없다. HIF (High Index Fluid) 물질을 사용하여 지금보다 높은 개구수(Hyper NA)를 사용한다 하더라도 30 ㎚ 이하의 라인/스페이스 패턴을 형성할 수 없으며, 이를 위해서는 EUV (Extreme Ultra Violet) 파장의 노광원을 사용해야 하나, 노광원의 파워, 장비 및 레지스트의 발달이 미약하여 이를 적용하는 것은 아직은 요원한 실정이다.
이에 따라, 리소그래피 공정에서 높은 개구수의 ArF 공정과 EUV 공정이 성숙되기 전의 연구개발 단계에서, 종래의 장비 및 기술로 k1 팩터(factor)를 낮추어 해상도를 향상시킬 수 있는 이중 패터닝 기술(DPT, Double Patterning Technology)에 대한 연구가 활발히 진행되고 있으며, EUV 파장을 이용하는 공정의 개발이 늦어 짐에 따라 이중 패터닝 기술이 양산에 적용될 가능성도 배제할 수 없는 상태이다.
DPT 공정은 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 DE2T (Double Expose Etch Technology) 공정과, 스페이서(Spacer)를 이용하는 SPT (Spacer Patterning Technology) 공정으로 나눌 수 있다. 상기 DE2T 공정은 네거티브 톤(Negative Tone)과 포지티브 톤(Positive Tone)의 공정으로 각기 형성될 수 있는데, 네거티브 톤의 DE2T 공정은 첫번째 마스크 공정에서 형성된 패턴을 두번째 마스크 공정에서 없애 원하는 패턴을 형성시키는 방법이고, 포지티브 톤의 DE2T 공정은 첫번째 마스크 공정과 두번째 마스크 공정에서 형성된 패턴을 합쳐서 원하는 패턴을 형성하는 방법이다. 그러나, DE2T 공정은 첫번째 마스크 공정과 식각 공정을 끝마친 후에 두번째 마스크 공정과 식각 공정을 함으로써 원하는 해상도를 얻을 수 있기는 하지만, 추가 공정 수가 많아져서 공정이 복잡해지고, 통상 오버레이(Overlay)라 부르는 첫번째 마스크 공정과 두번째 마스크 공정에서 얻은 패턴의 배열 불일치(Miss align)가 일어날 수 있다는 단점이 있다.
SPT 공정 또한 포지티브 및 네거티브 톤으로 형성될 수 있는데, SPT 공정은 셀 영역의 패터닝을 위해 마스크 공정이 한 번만 진행되면 되므로 배열 불일치의 단점을 없앨 수 있다는 장점이 있기는 하지만, 콘택(Contact)과 연결되기 위해 형성되어야 하는 패드(Pad) 패턴을 형성하기 위한 패드 마스크 및 스페이서의 형성으로 인해 야기되는 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크(Cutting Mask) 공정이 추가적으로 필요하며, 스페이서 물질 형성시의 증착 균일 도와 소뿔 모양의 비대칭적인 스페이서에서 비롯되는 CD (critical dimension) 조절이 용이하지 않아 CD의 균일도가 문제가 될 수 있다.
이하, 도면을 참조하여 종래 포지티브 SPT 공정에 대해 설명한다.
도 1a를 참조하면, 낸드 플래쉬 메모리(Nand Flash Memory)의 콘트롤 게이트(CGT, Control Gate) 제조 공정에 있어서, ISO 형성 뒤에 ONO 유전막/게이트 폴리/ W/캡핑(Capping) SiON/HM TEOS(110)를 형성한 후(도면에서는 HM TEOS부터 표시되어 있음), SPT 공정을 위해 제1 비정질 탄소층(120)/제1 SiON(130)/폴리 실리콘(140)/제2 비정질 탄소층(150)/제2 SiON(160)의 순으로 순차적으로 형성하고, 그 상부에 하부 반사방지막(170) 및 소정의 포토레지스트 패턴(180)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(180)을 마스크로 하부 반사방지막을 식각하여 반사방지막 패턴(미도시)을 형성하고, 반사방지막 패턴을 마스크로 SiON을 식각하여 SiON 패턴(미도시)을 형성한 후, SiON 패턴을 마스크로 제2 비정질 탄소층(150)을 식각하여 소정의 제2 비정질 탄소층 패턴(150')을 형성한다.
도 1c 및 도 1d를 참조하면, 상기 제2 비정질 탄소층 패턴(150')을 포함하는 전면에 스페이서 질화막(190)을 형성한 후, 상기 스페이서 질화막(190)의 상부를 식각한다.
도 1e 내지 도 1g를 참조하면, 제2 비정질 탄소층 패턴(150')을 제거한 후, 컷팅 마스크 공정으로 스페이서 질화막 패턴(190')을 형성하고, 상기 스페이서 질화막 패턴(190')을 마스크로 하부 폴리 실리콘(140)을 식각하여 폴리 실리콘 패턴(140')을 형성한다.
도 1h 및 도 1i를 참조하면, 패드 마스크(미도시)를 이용하여 제어 게이트의 패드를 형성하고, 폴리 실리콘 패턴(140')을 마스크로 하부 제1 SiON(130)을 식각하여 제1 SiON 패턴(130')을 형성한 후, 상기 SiON 패턴(130')을 마스크로 제1 비정질 탄소층(120)을 식각하여 제1 비정질 탄소층 패턴(120')을 형성한다.
도 1j 및 도 1k를 참조하면, 제1 비정질 탄소층 패턴(120')을 마스크로 HM TEOS(110)을 식각하여 HM TEOS 패턴(110')을 형성한 후, 제1 비정질 탄소층 패턴(120')을 제거한다.
이와 같은 종래 포지티브 SPT 공정에서는, 스페이서 질화막 패턴(190')과 제1 SiON(130)이 모두 질화막 계열의 물질로 형성되어 있기 때문에, 인산과 같은 산을 이용하여 스페이서 질화막 패턴(190')을 제거하게 되면 제1 SiON(130)도 함께 제거되어 버리게 되므로, 산을 이용하여 스페이서 질화막 패턴(190')을 제거할 수 없게 된다(도 1g 참조). 따라서, 높은 질화막 스페이서 패턴(190')을 가지게 되며, 이로부터 ①소뿔 형태의 스페이서 모양이 하부 층에 전사되고, ②패드나 컷팅 마스크 공정시 스페이서 사이에 반사방지막이나 포토레지스트 물질이 스컴(Scum)으로 남아 브릿지(Bridge)를 유발하게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래 반도체 소자 제조 방법 상의 문제점을 개선하기 위해 안출된 것으로서, 포지티브 SPT 공정시 15 ㎚ 이하의 패터닝을 가능하게 하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명은
반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 제1 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 마스크로 하부 구조를 식각하여 제2 비정질 탄소층 패턴을 형성하는 단계;
상기 제2 비정질 탄소층 패턴을 포함하는 전면에 제1 스페이서 질화막을 형성한 후, 상기 제1 스페이서 질화막의 상부를 식각하여 제1 스페이서 질화막 패턴을 형성하는 단계;
상기 제1 스페이서 질화막 패턴을 마스크로 제1 폴리 실리콘 패턴을 형성한 후 제1 스페이서 질화막 패턴을 제거하는 단계;
상기 제1 폴리 실리콘 패턴을 포함하는 전면에 제2 스페이서 질화막을 형성한 후, 상기 제2 스페이서 질화막의 상부를 식각하는 단계;
전체 표면 상부에 제2 폴리 실리콘을 형성한 후, 상기 제1 및 제2 폴리 실리콘 및 제2 스페이서 질화막이 동일한 높이가 될 때까지 전체 표면을 식각하고, 제2 스페이서 질화막을 제거하여 폴리 실리콘 패턴을 형성하는 단계;
폴리 실리콘 패턴을 마스크로 하부 구조를 식각하여 제1 비정질 탄소층 패턴을 형성하는 단계; 및
상기 제1 비정질 탄소층 패턴을 마스크로 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
또한, 본 발명은 상기 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 제공한다.
본 발명의 방법에 따르면, 종래 포지티브 SPT 공정시 사용하던 SiON 대신에 TEOS를 사용함으로써, 폴리 실리콘층의 식각 후 그 상부에 남아 있는 소뿔 형태의 스페이서 질화막 패턴을 산을 이용하여 제거할 수 있으므로, SPT 공정을 2회 적용하여 15 ㎚ 이하의 패터닝을 가능하게 한다는 장점이 있다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2o는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판 상부에 피식각층(300), 제1 TEOS(310), 제1 비정질 탄소층(320), 제2 TEOS(330), 제1 폴리 실리콘(340), 제2 비정질 탄소층(350), SiON(360), 반사방지막(370) 및 포토레지스트막(미도시)을 순차적으로 형성한 후, 상기 포토레지스트막을 노광마스크를 이용하여 노광 및 현상하여 포토레 지스트 패턴(380)을 형성한다.
상기 제1 비정질 탄소층(320)은 제1 TEOS(310)를 식각하기 위한 하드 마스크이며, 제2 비정질 탄소층(350)은 SPT 공정의 Line Split의 핵심이 되는 스페이서의 두께를 결정하기 때문에 어느 정도 두께를 가져야 한다. 상기 제2 비정질 탄소층(350)은 500Å 내지 3,000Å 범위의 두께를 갖는 것이 바람직하며, 1,200Å 내지 1,500Å 범위의 두께를 갖는 것이 보다 바람직하다. 상기 SiON(360)은 제2 비정질 탄소층(350)을 식각하기 위한 하드 마스크로 작용한다. 또한, 상기 포토레지스트 패턴(380)은 디바이스 피치(Device Pitch)의 2배 피치를 갖는 마스크로 패터닝을 하는 것이 바람직하다. 예를 들면, 40 ㎚ 디바이스일 경우, 식각 바이아스(Etch Bias)를 고려하지 않는다면 BAR 영역은 40 ㎚, 스페이스 영역은 120 ㎚가 된다(Line : Space = 1 : 3).
또한, 노광원으로 노광하기 전에 소프트(soft) 베이크 및/또는 노광한 후에 포스트(post) 베이크 단계를 추가로 포함할 수 있으며, 이러한 베이크 공정은 70 내지 200℃ 범위의 온도에서 수행되는 것이 바람직하다. 상기 노광은 VUV (157 nm), ArF (193 nm), KrF (248 nm), EUV (13 nm), E-빔(beam), X-선 또는 이온빔을 노광원으로 사용하여 0.1 내지 100 mJ/㎠의 노광 에너지로 수행되는 것이 바람직하다. 아울러, 상기 현상은 알칼리 현상액을 이용하여 수행될 수 있으며, 알칼리 현상액은 0.01 내지 5 중량%의 테트라메틸암모늄하이드록사이드(TMAH) 수용액인 것이 바람직하다.
도 2b를 참조하면, 상기 포토레지스트 패턴(380)을 마스크로 하부 반사방지 막(370) 및 SiON(360)을 식각한 후, 상기 포토레지스트 패턴(380), 반사방지막 패턴 및 SiON 패턴을 마스크로 하부 제2 비정질 탄소층(350)을 식각하여 소정의 제2 비정질 탄소층 패턴(350')을 형성한다.
도 2c 및 도 2e를 참조하면, 상기 제2 비정질 탄소층 패턴(350')을 포함하는 전면에 제1 스페이서 질화막(390)을 형성한 후, 상기 제1 스페이서 질화막(390)의 상부를 식각하여 제1 스페이서 질화막 패턴(390')을 형성하고, 상기 제2 비정질 탄소층 패턴(350')을 제거한다. 이때, 상기 제1 스페이서 질화막(390) 물질은 열 스트레스(Thermal Stress)로 인한 막의 들뜸(Film Lifting) 현상 등을 방지하여 안정하게 형성될 수 있도록 제2 비정질 탄소층 물질과 하부 물질의 증착 온도보다 낮은 증착 온도를 갖는 물질을 사용하는 것이 바람직하다. 또한, 상기 제2 비정질 탄소층 패턴(350')은 O2 플라즈마 처리에 의해 쉽게 제거되어 제1 스페이서 질화막 패턴(390')을 형성한다.
도 2f 및 도 2g를 참조하면, 상기 제1 스페이서 질화막 패턴(390')을 마스크로 하부 제1 폴리 실리콘(340)을 식각하여 제1 폴리 실리콘 패턴(340')을 형성한 후 상기 제1 스페이서 질화막 패턴(390')을 제거한다. 이때, 상기 제1 스페이서 질화막 패턴(390')은 산을 처리하여 제거할 수 있으며, 상기 산으로는 인산을 사용하는 것이 바람직하다. 이때, 하부의 제2 TEOS(330)는 산화막 물질이므로 산에 반응하지 않아 제거되지 않으며, 산 처리 시간을 조절함으로써 제1 폴리 실리콘 패턴(340')의 CD를 조절하는 것이 가능하다. 이와는 대조적으로, 종래의 포지티브 SPT 공정에서는 TEOS 대신에 질화막 성분인 SiON 물질은 사용하기 때문에, 본 발명에서와 같이 제1 스페이서 질화막 패턴(390')을 산을 이용하여 제거할 수 없게 된다.
도 2h 내지 도 2j를 참조하면, 상기 제1 폴리 실리콘 패턴(340')을 포함하는 전면에 제2 스페이서 질화막(400)을 형성한 후, 상기 제2 스페이서 질화막(400)의 상부를 식각하여 제2 스페이서 질화막 패턴(400')을 형성하고, 정체 표면 상부에 제2 폴리 실리콘(410)을 형성한다. 이때, 제2 스페이서 질화막(400) CD : 제1 폴리 실리콘 패턴(340') CD = 3 : 1이 되도록 조절하는 것이 바람직하다. 또한, 상기 제2 스페이서 질화막(400) 물질은 제1 스페이서 질화막(390)과 마찬가지로 열 스트레스로 인한 막의 들뜸 현상 등을 방지하여 안정하게 형성될 수 있도록 하부 물질의 증착 온도보다 낮은 증착 온도를 갖는 물질을 사용하는 것이 바람직하다.
도 2k 및 도 2l을 참조하면, 상기 제1 및 제2 폴리 실리콘(340',410) 및 제2 스페이서 질화막(400')이 동일한 높이가 될 때까지 전체 표면을 식각하고, 제2 스페이서 질화막 패턴(400')을 제거하여 폴리 실리콘 패턴(340")을 형성한다. 이때, 상기 제2 스페이서 질화막 패턴(400')은 제1 스페이서 질화막 패턴(390')과 마찬가지로 산을 처리하여 제거할 수 있으며, 상기 산으로는 인산을 사용하는 것이 바람직하다.
도 2m 및 도 2n을 참조하면, 폴리 실리콘 패턴(340")이 낮기 때문에 포토레지스트막(420) 도포 후 스페이서 공정으로 연결되어 있는 라인 끝단을 분리시킨 후, 패드 마스크(미도시)를 이용하여 제어 게이트의 패드(미도시)를 형성한다.
도 2o를 참조하면, 폴리 실리콘 패턴(340")을 마스크로 제2 TEOS(330)를 식각하여 제2 TEOS 패턴(330')을 형성한 후, 상기 제2 TEOS 패턴(330')을 마스크로 제1 비정질 탄소층(320)을 식각하여 제1 비정질 탄소층 패턴(320')을 형성한다.
도 2p 및 도 2q를 참조하면, 상기 제1 비정질 탄소층 패턴(320')을 마스크로 제1 TEOS(310)를 식각하여 제1 TEOS 패턴(310')을 형성한 후, 상기 제1 비정질 탄소층 패턴(320')을 제거한다.
도 1a 내지 도 1k는 종래 포지티브 SPT 공정 과정을 도시한 공정 단면도이다.
도 2a 내지 도 2o는 본 발명의 포지티브 SPT 공정 과정을 도시한 공정 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100,300 ; 피식각층, 120,150,320,350 ; 비정질 탄소층
110,310,330 ; TEOS, 130,160,360 ; SiON
140,340 ; 폴리 실리콘, 170,370 ; 반사방지막
180,210,380,430 ; 포토레지스트 패턴,
190,390,400 ; 질화막 스페이서, 200, 420 ; 포토레지스트막
110',310',330' ; TEOS 패턴, 130',160',360' ; SiON 패턴
120',150',320',350' ; 비정질 탄소층 패턴
140',340' ; 폴리 실리콘 패턴, 170',370' ; 반사방지막 패턴
190',390',400' ; 질화막 스페이서 패턴
Claims (6)
- 반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 제1 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하부 구조를 식각하여 제2 비정질 탄소층 패턴을 형성하는 단계;상기 제2 비정질 탄소층 패턴을 포함하는 전면에 제1 스페이서 질화막을 형성한 후, 상기 제1 스페이서 질화막의 상부를 식각하여 제1 스페이서 질화막 패턴을 형성하며 상기 제2 비정질 탄소층을 제거하는 단계;상기 제1 스페이서 질화막 패턴을 마스크로 제1 폴리 실리콘 패턴을 형성한 후 산을 이용하여 상기 제1 스페이서 질화막 패턴을 제거하는 단계;상기 제1 폴리 실리콘 패턴을 포함하는 전면에 제2 스페이서 질화막을 형성한 후, 상기 제2 스페이서 질화막의 상부를 식각하는 단계;전체 표면 상부에 제2 폴리 실리콘을 형성한 후, 상기 제1 및 제2 폴리 실리콘 및 제2 스페이서 질화막이 동일한 높이가 될 때까지 전체 표면을 식각하고, 제2 스페이서 질화막을 제거하여 폴리 실리콘 패턴을 형성하는 단계;상기 폴리 실리콘 패턴을 마스크로 하부 구조를 식각하여 제1 비정질 탄소층 패턴을 형성하는 단계; 및상기 제1 비정질 탄소층 패턴을 마스크로 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 포토레지스트 패턴은 디바이스 피치의 2배 피치를 갖는 마스크로 패터닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제2 비정질 탄소층은 500Å 내지 3,000Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제2 비정질 탄소층 패턴은 O2 플라즈마 처리에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.청구항 1에 있어서,상기 제1 또는 제2 스페이서 질화막 패턴은 산에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.청구항 5에 있어서,상기 산은 인산인 것을 특징으로 하는 반도체 소자의 제조 방법.
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|---|---|---|---|
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| KR20020046040A (ko) * | 2000-12-12 | 2002-06-20 | 박종섭 | 반도체소자의 미세패턴 제조방법 |
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