CN101728324A - 形成半导体器件的图案的方法 - Google Patents
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Abstract
本发明公开一种形成半导体器件的图案的方法,具体地公开了使用间隔物图案化工序形成半导体器件的图案的方法,该方法包括:在包括间隔物图案的基板上涂覆可显影的抗反射膜;在抗反射膜上涂覆光阻膜;以及利用曝光和显影工序将抗反射膜和光阻膜图案化以形成蚀刻掩模图案。蚀刻掩模图案具有良好的轮廓。当使用蚀刻掩模图案蚀刻下面的基层时,可以保证足够的蚀刻裕量,从而获得可靠的半导体器件。
Description
技术领域
本发明整体涉及形成半导体器件的图案的方法,更具体地说,涉及使用间隔物图案化技术来形成例如NAND闪速存储器件等半导体器件的图案的方法。
背景技术
近几年,半导体技术得到了快速的发展以存储不断增加的信息量;快速地处理或传输信息;以及构造与21世纪信息通信社会符合的更简单的信息通信网络。
具体地说,由于例如计算机等信息媒介的快速普及,已经就制造半导体器件的处理设备或处理技术的发展进行了研究。研究的目的在于,在不使电特性变差的情况下生产容量更大且制造成本低的更小半导体部件。
在半导体器件中,随着图案的临界尺寸变小,操作速度和器件性能得到提高。因此,随着半导体器件变小,控制图案的临界尺寸是重要的。
然而,难以使用一次曝光工序来形成临界尺寸小于40nm的线/距(L/S)图案。这是由于在现有半导体器件图案形成工序中使用的ArF曝光机具有分辨率极限。具体地说,难以使用高折射率流体和具有大数值孔径的曝光机来形成小于30nm的L/S图案。为了获得更小尺寸的L/S图案,已经与曝光机和适用于该光源的抗蚀剂(resist)一同开发出具有短波长[例如,极端紫外(EUV)(13.4nm)]的曝光光源。然而,仍然不足赶上半导体器件的快速发展的制造工序的需求。
因此,提出了减小传统曝光机的K1因子的方法来提高光刻法的分辨率并增加工序裕量。这使得具有改善的分辨率的双重图案化技术(double patterning technology)得到发展。
利用双重曝光和蚀刻技术或者间隔物图案化技术来执行双重图案化技术。
双重曝光和蚀刻技术包括正型方法和负型方法。正型方法包括:形成节距为所需图案的节距两倍的第一图案;形成节距为所需图案的节距两倍的、在第一图案之间布置的第二图案;以及使用第一图案和第二图案作为蚀刻掩模来形成所需图案。负型方法包括:通过使用第一掩模工序来形成第一图案;在第二掩模工序中蚀刻第一图案以形成第二图案;以及在后续的蚀刻工序中使用第二图案作为蚀刻掩模。
因为使用了两种掩模,所以与单个光刻工序相比,双重曝光和蚀刻技术使得能够形成分辨率更高的图案。然而,双重曝光和蚀刻技术需要一些附加工序,这会增加制造成本。此外,会由于覆盖精度误差而产生对准不良。
间隔物图案化技术是使用单个掩模工序的自对准技术,从而避免产生对准不良。间隔物图案化技术可以利用正型方法或负型方法来执行。
如图1所示,正型方法包括在半导体基板1上形成基层3、第一掩模膜5、第二掩模膜7和第一光阻(photoresist,又称为光刻胶或光致抗蚀剂)图案8;使用第一光阻图案8作为蚀刻掩模来蚀刻第二掩模膜7以形成第二掩模图案7-1;在第二掩模图案7-1的侧壁上形成间隔物9;移除第二掩模图案7-1以形成间隔物图案9-1;以及使用间隔物图案9-1作为蚀刻掩模来蚀刻第一掩模膜5以形成第一掩模图案5-1。
然而,间隔物图案化技术需要如下附加工序:形成间隔物图案;形成用于连接触点的接垫图案;以及在蚀刻下面的掩模膜之前执行切割掩模工序以将间隔物图案的线端区域间隔开。这使得间隔物图案化技术的工序步骤变得复杂。此外,由于将非对称间隔物图案用作蚀刻掩模,因此在不同芯片位置上的蚀刻工序条件发生改变,因而控制下面的基层图案的临界尺寸是不容易的。
图2a至图2h是示出用传统间隔物图案化技术形成闪速存储器件的控制栅极图案的传统方法。
参照图2a,在包括器件隔离膜(ISO)的基板(未示出)上形成基层11。基层11包括介电膜(未示出)(例如、氧化物膜-氮化物膜-氧化物膜)、栅极多晶硅层(未示出)、钨导电层(未示出)、覆盖氧化物膜(未示出)和栅极掩模膜(未示出)。
在基层11上依次地沉积多晶硅层13、氮化物膜15(即,第一掩模膜)、氧化物膜17(即,第二掩模膜)和多晶硅层19(即,第三掩模膜)。
在多晶硅层19上涂覆抗反射膜(未示出)和光阻膜(未示出)。对光阻膜执行第一光刻工序以形成第一光阻图案21。
参照图2b,使用第一光阻图案21作为蚀刻掩模来蚀刻抗反射膜(未示出)和多晶硅层19以形成抗反射膜图案(未示出)和多晶硅层图案(未示出)。使用第一光阻图案21、抗反射图案(未示出)和多晶硅图案(未示出)作为蚀刻掩模来蚀刻用作第二掩模膜的氧化物膜17,从而获得氧化物图案17-1。
参照图2c,在包括氧化物图案17-1的基板上沉积多晶硅膜(未示出)。蚀刻该多晶硅膜(未示出)以在氧化物图案17-1的侧壁上形成间隔物23。
参照图2d,移除氧化物图案17-1而形成间隔物图案23-1。从平面图来看,间隔物图案23-1具有连接成形状的端部(参照图2e(B))。
参照图2e,在包括间隔物图案23-1的所得结构上涂覆抗反射膜(未示出)和第二光阻膜(未示出)。对抗反射膜和第二光阻膜执行第二光刻工序以形成抗反射膜图案(未示出)和第二光阻图案25。第二光阻图案25将用于形成接垫图案。如图2e(B)所示,在间隔物图案23-1的周围区域中形成第二光阻图案25。间隔物图案可以用于制造源极选择线(SSL)、漏极选择线(DSL)或互连电路。
在形成用于接垫图案的第二光阻图案25时,一起形成SSL(未示出)和DSL(未示出)。SSL和DSL用于接通沟道。
对于普通NAND闪速存储器件的控制栅极,选择晶体管布置在16或32字线(串或单元)的两端。SSL通过金属线连接至源极触点,而DSL通过金属线连接至漏极触点。SSL和DSL的临界尺寸大于由间隔物的厚度决定的字线的临界尺寸。由于SSL和DSL布置在字线的两端,因此散焦在边缘处恶化从而使虚像(aerial image)的质量降低(即,与字线相比,焦深裕量是不够的)。因此,SSL或DSL的线可以在形成用于接垫图案的第二光阻图案时形成并连接。
参照图2f,使用间隔物图案23-1、第二光阻图案25和用于SSL或DSL的光阻图案(未示出)作为蚀刻掩模来蚀刻多晶硅层13和氮化物膜15(即,第一掩模膜)直到露出基层11为止。从而获得了用于第一字线和接垫图案的掩模图案,该掩模图案包括多晶硅图案13-1和第一掩模氮化物图案15-1的叠层图案。用于第一字线的掩模图案具有连接成与间隔物图案形状对应的形状的端部。
参照图2g,在包括用于第一字线的掩模图案和用于接垫图案的掩模图案(未示出)在内的基板上涂覆第三光阻膜。执行第三光刻工序来形成第三光阻图案27,如图2g(B)所示,该第三光阻图案27使用于第一字线的掩模图案的形端部露出。
使用用于第二字线的掩模图案和用于接垫图案的掩模图案作为蚀刻掩模来蚀刻下面的基层11,从而形成NAND闪速存储器的控制栅极图案。
同时,在该传统工序中,由于间隔物图案具有大纵横比的结构问题而难以在周围区域形成接垫图案。例如,如图3a所示,为了形成用于接垫图案的光阻图案25,在包括间隔物图案23-1的基板上涂覆抗反射膜16,并且在抗反射膜16上涂覆光阻膜(未示出)。将光阻膜和抗反射膜16图案化。然而,由于间隔物图案具有大纵横比的结构,因此在基板上涂覆的抗反射膜的厚度不一致。即,当在基板上涂覆厚度为大约的抗反射膜时,在不存在间隔物图案的区域中,例如在期望形成P/R图案的区域中,形成厚度为的一致抗反射膜,同时在间隔物图案之间的空间中充填厚度为大约的抗反射膜。因此,传统工序需要如下附加步骤:即,使用光阻图案25作为蚀刻图案来蚀刻抗反射膜16。这需要较厚地形成用作蚀刻掩模的光阻图案25,这使得工序步骤变复杂并且使得难以保证工序裕量。此外,间隔物图案可能被用于蚀刻工序的氢氟烃(HFC)蚀刻气体破坏,并形成扭曲的间隔物图案(23-1),上述蚀刻工序用于移除充填在间隔物图案之间的抗反射膜。难以使用这种扭曲的间隔物图案(23-1)作为蚀刻掩模来获得所需基层图案。
如图3b所示,如果不执行在第二光阻膜的底部涂覆抗反射膜的工序,则会在第二光刻工序期间通过曝光光源在基板上的反射而在第二光阻图案中产生凹口。因此,第二光阻图案具有劣化的轮廓。此外,在间隔物图案之间产生光阻浮渣,从而不能适当地执行后续工序并且由于基板与光阻膜之间的粘附缺陷而将光阻图案提起。
发明内容
本发明的各个实施例旨在提供一种形成半导体器件的图案的方法,该方法包括:在包括间隔物图案的基板上涂覆可溶解于碱性显影溶液中的抗反射膜;涂覆光阻膜;以及执行曝光和显影工序来将所述抗反射膜和所述光阻膜图案化,从而防止出现如下现象:所述光阻图案的轮廓劣化、所述光阻图案被提起、以及残留于所述间隔物图案之间的光阻产生浮渣。
根据本发明的一个实施例,一种形成半导体器件的图案的方法包括:提供具有单元区域和周围电路区域的基板,所述基板具有覆盖所述单元区域和所述周围电路区域的基层;在所述基层上形成第一掩模膜并且在所述第一掩模膜上形成第二掩模膜;将所述第二掩模膜图案化以在所述单元区域的第一掩模膜上形成第二掩模图案;在所述第二掩模图案的侧壁上形成间隔物;移除所述第二掩模图案;在所述单元区域和所述周围电路区域上涂覆抗反射膜,所述抗反射膜是使用可溶解于碱性显影溶液的材料形成的;在所述间隔物和所述抗反射膜上形成光阻膜;蚀刻所述抗反射膜和所述光阻膜以在所述周围电路区域上形成包括抗反射图案和光阻图案的叠层图案;以及使用所述单元区域的间隔物和所述周围电路区域的叠层图案作为蚀刻掩模来蚀刻所述第一掩模膜,以在所述单元区域上形成用于字线的第一掩模膜图案并且在所述周围电路区域上形成用于接垫图案的第一掩模膜图案。
使用在暴露于光时产生酸的材料来形成所述光阻膜。
优选的是,所述第二掩模图案的节距是器件节距的两倍。
移除所述第二掩模图案的步骤包括:执行使用氢氟酸(HF)的湿式工序。
在碱性显影溶液中是水溶性的抗反射膜可以用于改善所述光阻膜在所述基板上的粘附力。此外,通过调节基板在形成光阻图案的曝光工序的对应波长下的反射率,所述抗反射膜防止光阻图案受到如下损害,例如波动波长现象(waving wave phenomenon)或凹口现象(notching phenomenon)。
用以下步骤形成抗反射膜:(i)在所述基板上旋涂包含用于抗反射膜的聚合物、交联剂和有机溶剂的抗反射组合物;以及(ii)烘焙所述抗反射组合物来形成固化的抗反射膜。
用于抗反射膜的聚合物包括选自如下群组的一种或多种化合物,该群组包括:具有羟基基团的丙烯酸酯类聚合物、具有羧基基团的甲基丙烯酸酯类聚合物和具有羧基基团的降冰片烯类聚合物,从而在存在酸的情况下使交联断裂。交联剂包括选自如下群组的一种或多种化合物,该群组包括:丙烯醛二甲缩醛、丙烯醛二乙缩醛和三聚氰胺。有机溶剂可以是选自如下群组的一种或多种化合物,该群组包括:丙二醇甲醚醋酸酯(PGMEA)、丙二醇单甲醚(PGME)、乳酸乙酯、环己酮、γ-丁内酯、正丁醇、2-丁醇、1-戊醇和2-戊醇。
当溶剂在烘焙工序中将蒸发时,在所述抗反射组合物中的聚合物之间形成交联键从而将所述抗反射膜固化。在100℃~250℃的温度下执行用于使所述抗反射膜固化的所述烘焙工序。
固化的抗反射膜不溶解于边缘快速去除(EBR)溶液或光阻溶液但可以溶解于用于光阻的碱性显影溶液中。所述抗反射膜形成为其厚度是整个光阻图案厚度的10%~30%。此外,在与间隔物图案的密度低的边缘区域相比间隔物图案更密集的中心区域中,抗反射膜涂覆得更厚。
对所述抗反射膜和所述第一光阻膜执行的光刻工序包括使用诸如KrF、ArF和EUV等光源执行的曝光工序;以及使用碱性水溶液执行的显影工序。优选的是,曝光工序可以利用曝光能量为100mJ/cm2的ArF浸没式扫描器来执行。
具体地说,在显影工序中所述抗反射膜和所述光阻膜溶解于碱性水溶液中。
优选的是,在用于将所述光阻膜图案化的曝光工序中,由所述光阻膜产生的酸使所述抗反射膜的内交联键断开。因此,由于所述抗反射膜具有可以溶解于显影溶液的物理特性,因此在用于光阻图案化的显影工序中将所述抗反射膜显影并移除。因此,与传统方法不同,未执行用于移除所述抗反射膜的附加蚀刻工序。布置在未曝光的光阻图案的下部的抗反射膜未被移除而是被保留下来。
在涂覆所述抗反射膜之前或之后的工序是利用传统间隔物图案化技术来执行的。
如上所述,本发明的方法包括:在涂覆用于形成接垫图案的光阻膜之前涂覆在碱性显影溶液中是水溶性的抗反射膜;以及将所述抗反射膜和所述光阻膜图案化以在未曝光的光阻图案的下部形成所述抗反射膜,从而改善所述光阻图案在所述基板上的粘附特性并且防止所述光阻图案产生提起现象。
此外,由于使用在碱性显影溶液中是水溶性的抗反射膜,所以不需要用于移除抗反射膜的附加蚀刻工序,从而简化了工序步骤并且避免损坏间隔物图案和光阻图案。此外,由于在光阻膜的下部布置所述抗反射膜,所以可以防止在不使用所述抗反射膜时将会出现的光阻图案产生凹口的现象,并且在间隔物图案之间的空间中不残留光阻浮渣。因此,本发明的方法可以保证工序裕量,从而获得可靠的半导体器件。
附图说明
图1是示出传统间隔物图案化工序的视图。
图2a至图2h是示出用于形成半导体器件的图案的传统方法的视图,该方法包括传统间隔物图案化工序。
图3a示出在传统间隔物图案化工序中施加抗反射膜时的剖视图。
图3b示出在传统间隔物图案化工序不施加抗反射膜时的剖视图。
图4a至图4j是示出根据本发明实施例的用于形成半导体的图案的方法的视图。
图5示出用传统方法和根据本发明实施例的方法获得的图案的轮廓照片。
具体实施方式
图4a至图4j是示出根据本发明实施例的用于形成半导体的图案的方法的视图。
参照图4a,在基板上形成基层111。基板可以包括隔离膜(ISO)(未示出),并且基层111可以包括介电膜(未示出)[例如,氧化物膜-氮化物膜-氧化物膜(ONO)]、栅极多晶硅层(未示出)、钨导电层(未示出)、覆盖氧化物膜(未示出)和栅极掩模膜(未示出)。
在基层上依次地沉积多晶硅层113、第一氮化物膜115(即,第一掩模膜)、氧化物膜117(即,第二掩模膜)和第三掩模膜119。
对于第三掩模膜119,在使用光阻图案作为蚀刻掩模来蚀刻氧化物膜117时,可以将多晶硅层用作第三掩模膜119以保证蚀刻选择性。
在第三掩模膜119上涂覆有机抗反射膜(未示出)和光阻膜(未示出)后,对光阻膜执行第一光刻工序来形成第一光阻图案121。
第一光阻图案形成为其节距是器件节距的两倍。对于40nm半导体器件,在不考虑蚀刻偏差(etching bias)时,光阻图案的线条区域的宽度是40nm,而间距区域的宽度是120nm,线/距比为1∶3。
参照图4b,使用第一光阻图案121作为蚀刻掩模来蚀刻抗反射膜(未示出)和第三掩模膜119,以形成抗反射膜图案(未示出)和第三掩模图案(未示出)。使用第一光阻图案121、抗反射图案(未示出)和第三掩模图案(未示出)作为蚀刻掩模来蚀刻氧化物膜117以形成氧化物膜图案117-1。
参照图4c,在包括氧化物膜图案117-1的基板上沉积多晶硅膜(未示出),并且蚀刻该多晶硅膜以在氧化物膜图案117-1的侧壁上形成间隔物123。
参照图4d,通过使用HF溶液的湿式蚀刻工序来移除氧化物膜图案117-1。由此获得间隔物图案123-1。间隔物图案123-1具有将相邻两个间隔物图案连接起来的连接成形状的端部。第一氮化物膜115由于其耐HF腐蚀而在蚀刻工序期间不受破坏。
参照图4e和图4f,在包括间隔物图案123-1的基板上涂覆可显影的抗反射膜124和第二光阻膜(未示出)。抗反射膜在显影溶液中是水溶性的。
在碱性溶液中是水溶性的任何抗反射膜可以用于改善光阻膜在基板上的粘附力。
具体地说,通过以下步骤形成抗反射膜124:(i)将抗反射组合物旋涂在基板上;以及(ii)烘焙抗反射组合物以形成固化的抗反射膜。抗反射组合物可以包含用于抗反射膜的聚合物、交联剂、和有机溶剂。
用于抗反射膜124的聚合物包括:具有羧基基团的丙烯酸酯类聚合物、具有羧基基团的甲基丙烯酸酯类聚合物、具有羧基基团的降冰片烯类聚合物、或它们的混合物。交联剂包括:丙烯醛二甲缩醛、丙烯醛二乙缩醛、三聚氰胺、或它们的混合物。有机溶剂可以包括:丙二醇甲醚醋酸酯(PGMEA)、丙二醇单甲醚(PGME)、乳酸乙酯、环己酮、γ-丁内酯、正丁醇、2-丁醇、1-戊醇、2-戊醇、或它们的混合物。
在100℃~250℃的温度下执行烘焙工序。抗反射膜124形成为其厚度是整个光阻图案厚度的10%~30%。
在与间隔物图案的密度低的区域(例如,边缘区域)相比间隔物图案更密集的区域中,抗反射膜124涂覆得更厚。在后续烘焙工序中溶剂将蒸发时,在抗反射组合物中的聚合物之间形成交联键从而将抗反射膜固化。因此,固化的抗反射膜不溶解于边缘快速去除(EdgeBead Removal,EBR)溶液或光阻溶液。
参照图4g(A’),对第一光阻膜125执行第二光刻工序以形成包括抗反射图案124-1和第二光阻图案125-1的叠层图案(用作用于形成接垫图案的蚀刻掩模)。如图4g(B’)所示,该叠层图案形成于间隔物图案123-1的周围区域中。与形成接垫掩模同时地形成用于SSL和DSL的光阻图案(未示出)。
光刻工序包括使用诸如KrF、ArF和EUV等光源执行的曝光工序。例如,光刻工序可以利用曝光能量为100mJ/cm2的ArF浸没式扫描器(ArF immersion scanner)、以及使用碱性水溶液执行的显影工序。
在光阻膜图案化曝光工序中,固化的抗反射膜中的交联聚合物与光阻膜所产生的酸反应。这使得交联键在烘焙工序中断裂,从而可以使抗反射膜溶解在显影溶液中。已曝光的光阻图案在后续(光阻图案)显影工序中被移除。布置在光阻图案的下部的未曝光的抗反射膜未被移除。
参照图4h,使用间隔物图案123-1以及包括抗反射图案124-1和光阻图案125-1的叠层图案作为蚀刻掩模来蚀刻多晶硅层113和氮化物膜115(即,第一掩模膜)直到露出基层111为止。这形成了用于接垫图案的掩模图案和用于字线的第一掩模图案,包括由多晶硅图案113-1和第一掩模氮化物图案115-1形成的叠层图案。用于字线的第一掩模图案具有这样的端部:该端部形成为与间隔物图案的形状对应的形状。
参照图4i,在包括用于字线的第一掩模图案和用于接垫图案的掩模图案在内的基板上涂覆第三光阻膜(未示出)。对第三光阻膜执行第三光刻工序以形成第三光阻图案127。如图4i(B’)所示,第三光阻图案127未覆盖用于字线的图案的形端部。
参照图4j,使用第三光阻图案127作为蚀刻掩模来蚀刻用于字线的图案的形端部,从而获得用于字线的第二掩模图案,该掩模图案包括端部与相邻的第二掩模图案间隔开的多晶硅图案113-2和第一掩模氮化物图案115-2。
使用包括CF4和CHF3的氢氟烃气体来执行蚀刻用于字线的第一掩模图案的端部的步骤。
使用用于字线的第二掩模图案和用于接垫图案的掩模图案来蚀刻下面的基层111,从而获得NAND闪速存储器件的控制栅极图案。
如上所述,本发明的方法使得能够形成用于具有良好轮廓的接垫图案的光阻图案。
同时,使用本发明的可显影的抗反射膜211通过光刻工序获得的光阻图案212的焦深(DOF)值与使用传统抗反射膜201通过光刻工序获得的光阻图案202的焦深值相似。此外,与使用传统抗反射膜的光刻工序相比,当使用本发明的可显影的抗反射膜211通过光刻工序来形成光阻图案212时,图案的线宽粗糙度(LWR)改善大约25%。此处,200和210是基层(参见图5)。因此,在形成2×100nm NAND闪速存储器件的SSL或DSL时,可以将可显影的抗反射膜用于光刻工序。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说,本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2008年11月3日提交的韩国专利申请No.10-2008-108450的优先权,该韩国专利申请的全部内容以引用的方式并入本文。
Claims (18)
1.一种形成半导体器件的图案的方法,包括:
提供具有单元区域和周围电路区域的基板,所述基板具有覆盖所述单元区域和所述周围电路区域的基层;
在所述基层上形成第一掩模膜并且在所述第一掩模膜上形成第二掩模膜;
将所述第二掩模膜图案化以在所述单元区域的第一掩模膜上形成第二掩模图案;
在所述第二掩模图案的侧壁上形成间隔物;
移除所述第二掩模图案;
在所述单元区域和所述周围电路区域上涂覆抗反射膜;
在所述间隔物和所述抗反射膜上形成光阻膜;
将所述抗反射膜和所述光阻膜图案化,以在所述周围电路区域上形成包括抗反射图案和光阻图案的叠层图案;以及
使用所述单元区域的间隔物和所述周围电路区域的叠层图案作为蚀刻掩模来蚀刻所述第一掩模膜,以在所述单元区域上形成用于字线的第一掩模膜图案并且在所述周围电路区域上形成用于接垫图案的第一掩模膜图案。
2.根据权利要求1所述的方法,其中,
所述抗反射膜由可溶解于碱性显影溶液的材料形成。
3.根据权利要求1所述的方法,其中,
所述光阻膜由在暴露于光时产生酸的材料形成。
4.根据权利要求1所述的方法,其中,
所述第二掩模图案的节距是器件节距的两倍。
5.根据权利要求1所述的方法,其中,
移除所述第二掩模图案的步骤包括:执行使用氢氟酸(HF)的湿式工序。
6.根据权利要求1所述的方法,其中,
所述抗反射膜由包含用于抗反射膜的聚合物、交联剂和有机溶剂的抗反射组合物形成。
7.根据权利要求6所述的方法,其中,
所述用于抗反射膜的聚合物包括选自如下群组的一种或多种化合物,该群组包括:具有羟基基团的丙烯酸酯类聚合物、具有羧基基团的甲基丙烯酸酯类聚合物和具有羧基基团的降冰片烯类聚合物,从而在存在酸的情况下使交联断裂。
8.根据权利要求6所述的方法,其中,
所述交联剂包括选自如下群组的一种或多种化合物,该群组包括:丙烯醛二甲缩醛、丙烯醛二乙缩醛和三聚氰胺。
9.根据权利要求6所述的方法,其中,
所述有机溶剂包括选自如下群组的一种或多种物质,该群组包括:丙二醇甲醚醋酸酯(PGMEA)、丙二醇单甲醚(PGME)、乳酸乙酯、环己酮、γ-丁内酯、正丁醇、2-丁醇、1-戊醇和2-戊醇。
10.根据权利要求1所述的方法,其中,
所述抗反射膜不溶解于晶片边缘快速去除溶液和光阻溶液。
11.根据权利要求1所述的方法,其中,
将所述抗反射膜和所述光阻膜图案化的步骤包括:用光源将所述光阻膜曝光;以及用碱性水溶液将所述光阻膜显影。
12.根据权利要求11所述的方法,其中,
在所述显影工序中,所述抗反射膜和所述光阻膜溶解于所述碱性水溶液中。
13.一种形成半导体器件的图案的方法,包括:
提供基板;以及
使用双重曝光和蚀刻技术在所述基板上形成字线图案;其中,
所述双重曝光和蚀刻技术包括:使用包含用于抗反射膜的聚合物、交联剂和有机溶剂的抗反射组合物来执行的抗反射涂覆工序。
14.一种形成半导体器件的图案的方法,包括:
提供具有单元区域和周围区域的基板,所述基板具有覆盖所述单元区域和所述周围区域的基层;
在覆盖所述基层的单元区域中形成多个间隔物;
在所述单元区域和所述周围区域上形成抗反射膜;
在所述间隔物和所述抗反射膜上形成光阻膜;以及
将所述抗反射膜和所述光阻膜图案化,以在所述周围区域上形成包括抗反射膜图案和光阻图案的叠层图案;其中,
所述间隔物用于在所述单元区域中形成字线,并且所述叠层图案用于在所述周围区域中形成接垫图案。
15.根据权利要求14所述的方法,其中,
所述抗反射膜由包含用于抗反射膜的聚合物、交联剂和有机溶剂的抗反射组合物形成。
16.根据权利要求15所述的方法,其中,
所述用于抗反射膜的聚合物包括选自如下群组的一种或多种化合物,该群组包括:具有羟基基团的丙烯酸酯类聚合物、具有羧基基团的甲基丙烯酸酯类聚合物和具有羧基基团的降冰片烯类聚合物,从而在存在酸的情况下使交联断裂。
17.根据权利要求15所述的方法,其中,
所述交联剂包括选自如下群组的一种或多种化合物,该群组包括:丙烯醛二甲缩醛、丙烯醛二乙缩醛和三聚氰胺。
18.根据权利要求14所述的方法,其中,
所述间隔物在设置于所述基层上方的掩模膜上形成。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012019531A1 (zh) * | 2010-08-13 | 2012-02-16 | 牧东光电(苏州)有限公司 | 制造网格图案型触控面板的方法 |
CN102446705A (zh) * | 2010-10-05 | 2012-05-09 | 海力士半导体有限公司 | 半导体器件的制造方法 |
CN103474336A (zh) * | 2013-09-22 | 2013-12-25 | 上海华力微电子有限公司 | 制作高均匀度栅极线条的方法 |
CN103839769A (zh) * | 2012-11-20 | 2014-06-04 | 华邦电子股份有限公司 | 形成图案的方法 |
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Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (6)
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DE1614829C3 (de) * | 1967-06-22 | 1974-04-04 | Telefunken Patentverwertungs Gmbh, 7900 Ulm | Verfahren zum Herstellen eines Halbleiterbauelementes |
US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
KR100703007B1 (ko) * | 2005-11-17 | 2007-04-06 | 삼성전자주식회사 | 감광성 유기 반사 방지막 형성용 조성물 및 이를 이용한패턴 형성 방법 |
US7625695B2 (en) * | 2006-08-24 | 2009-12-01 | Samsung Electronics Co., Ltd. | Polymers for anti-reflective coatings, anti-reflective coating compositions and methods of forming a pattern using the same |
US7611980B2 (en) * | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012019531A1 (zh) * | 2010-08-13 | 2012-02-16 | 牧东光电(苏州)有限公司 | 制造网格图案型触控面板的方法 |
CN102446705A (zh) * | 2010-10-05 | 2012-05-09 | 海力士半导体有限公司 | 半导体器件的制造方法 |
CN103839769A (zh) * | 2012-11-20 | 2014-06-04 | 华邦电子股份有限公司 | 形成图案的方法 |
CN103839769B (zh) * | 2012-11-20 | 2016-12-21 | 华邦电子股份有限公司 | 形成图案的方法 |
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CN103474336B (zh) * | 2013-09-22 | 2016-03-02 | 上海华力微电子有限公司 | 制作高均匀度栅极线条的方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100609 |