KR101807665B1 - 미세 패턴의 형성 방법 - Google Patents

미세 패턴의 형성 방법 Download PDF

Info

Publication number
KR101807665B1
KR101807665B1 KR1020110084059A KR20110084059A KR101807665B1 KR 101807665 B1 KR101807665 B1 KR 101807665B1 KR 1020110084059 A KR1020110084059 A KR 1020110084059A KR 20110084059 A KR20110084059 A KR 20110084059A KR 101807665 B1 KR101807665 B1 KR 101807665B1
Authority
KR
South Korea
Prior art keywords
pattern
mask
forming
mold
spacer mask
Prior art date
Application number
KR1020110084059A
Other languages
English (en)
Other versions
KR20130021658A (ko
Inventor
김기정
민재호
신경섭
김동현
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110084059A priority Critical patent/KR101807665B1/ko
Priority to US13/588,011 priority patent/US9372401B2/en
Publication of KR20130021658A publication Critical patent/KR20130021658A/ko
Application granted granted Critical
Publication of KR101807665B1 publication Critical patent/KR101807665B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B44—DECORATIVE ARTS
    • B44C—PRODUCING DECORATIVE EFFECTS; MOSAICS; TARSIA WORK; PAPERHANGING
    • B44C1/00—Processes, not specifically provided for elsewhere, for producing decorative surface effects
    • B44C1/22—Removing surface-material, e.g. by engraving, by etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Micromachines (AREA)

Abstract

본 발명은 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법에 관한 것으로서, 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계; 상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계; 상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계; 상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및 상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계를 포함하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법을 제공한다. 본 발명의 미세 패턴의 형성 방법을 이용하면 극도로 미세한 패턴에 대해서도 패드 형성에 관한 충분한 오정렬 마진을 확보할 수 있을 뿐만 아니라 리버스 로딩 효과로 인한 평행 배선들 사이의 협착도 크게 줄일 수 있다.

Description

미세 패턴의 형성 방법 {Method of forming micropatterns}
본 발명은 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법에 관한 것으로서, 더욱 구체적으로는 별도의 추가 공정 없이 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법에 관한 것이다.
전자 제품의 경박단소화 경향에 따라 반도체 소자의 미세 패턴화에 대한 요구도 증가하고 있다. 이에 따라 사중 패터닝 기술(quadruple patterning technology, QPT)과 같은 미세 패턴의 형성 기술이 개발되고 연구되고 있다. QPT 기술은 종래의 더블 패터닝 기술(double patterning technology, DPT)을 확장한 것으로서 DPT에 비하여 한층 더 미세한 패턴을 구현할 수 있는 기술이다. 그러나, 기타 다른 반도체 제조 공정과 관련하여 추가적인 연구가 요구되고 있다.
본 발명 개념이 이루고자 하는 과제는 극도로 미세한 패턴에 대해서도 패드 형성에 관한 충분한 오정렬 마진을 확보할 수 있고, 리버스 로딩 효과로 인한 평행 배선들 사이의 협착도 줄일 수 있는 미세 패턴 형성 방법을 제공하는 것이다.
본 발명 개념은 상기 과제를 이루기 위하여, 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계; 상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계; 상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계; 상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및 상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계를 포함하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법을 제공한다.
이 때, 상기 분리-어시스트 패턴은 상기 메인 패턴에 형성된 리세스 패턴을 포함할 수 있다. 상기 리세스 패턴인 상기 분리-어시스트 패턴에 있어서, 상기 리세스 패턴의 폭은 1F 내지 3F일 수 있다. 또는, 상기 메인 패턴은 제 1 방향으로 연장되는 연장부 및 상기 연장부에 연결되고 상기 연장부보다 더 큰 폭을 갖는 말단부를 포함하고, 상기 리세스 패턴이 상기 말단부에 형성될 수 있다. 또한, 상기 리세스 패턴인 상기 분리-어시스트 패턴이 상기 메인 패턴에 둘 이상 형성되고, 상기 리세스 패턴들 사이의 거리는 5F 이상일 수 있다.
선택적으로, 상기 분리-어시스트 패턴은 상기 메인 패턴에 이웃하여 형성된 보조 패턴을 포함할 수 있다. 이 때, 상기 메인 패턴과 상기 보조 패턴 사이의 간격이 1F 내지 3F일 수 있다. 또, 상기 메인 패턴이 제 1 방향으로 연장되는 연장부와 상기 연장부보다 더 큰 폭을 갖는 말단부를 포함할 수 있다. 또, 상기 보조 패턴은 상기 말단부에 이웃하여 형성될 수 있다.
상기 미세 패턴의 형성 방법은 상기 목표 패턴을 형성하는 단계 이전에, 상기 제 2 스페이서 마스크의 일부를 트리밍하는 단계를 더 포함할 수 있다. 이 때, 상기 제 2 스페이서 마스크의 일부를 트리밍하는 단계는, 상기 제 2 스페이서 마스크의 부분들 중 상기 분리-어시스트 패턴으로부터 유도된 부분을 트리밍하는 단계를 포함할 수 있다.
또는, 상기 미세 패턴의 형성 방법은 상기 제 2 스페이서 마스크와 적어도 부분적으로 오버랩되는 패드 마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 제 2 스페이서 마스크의 트리밍된 말단 중의 적어도 하나는 상기 패드 마스크 패턴과 30 nm 내지 70 nm 사이의 거리에 위치할 수 있다.
상기 미세 패턴의 형성 방법은, 상기 제 2 스페이서 마스크의 일부를 트리밍하는 단계를 더 포함하고, 상기 제 2 스페이서 마스크의 부분들 중 상기 분리-어시스트 패턴으로부터 유도된 부분에서 트리밍된 길이와 상기 제 2 스페이서 마스크의 부분들 중 상기 메인 패턴으로부터 유도된 부분에서 트리밍된 길이가 상이할 수 있다. 이 때, 상기 제 2 스페이서 마스크의 부분들 중 상기 분리-어시스트 패턴으로부터 유도된 부분에서 트리밍된 말단과 상기 제 2 스페이서 마스크의 부분들 중 상기 메인 패턴으로부터 유도된 부분에서 트리밍된 말단 사이의 거리는 5F 이상일 수 있다.
선택적으로, 상기 분리-어시스트 패턴은 상기 메인 패턴 내에 형성된 캐비티(cavity) 패턴을 포함할 수 있다.
본 발명은 상기 과제를 이루기 위하여, 목표 패턴을 형성할 식각 타겟막 위에 제 1 물질막을 형성하는 단계; 상기 제 1 물질막 위에 상기 제 1 물질막과 식각 선택성을 갖는 제 2 물질로 이루어지고, 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계; 상기 제 1 몰드 패턴의 측벽에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계; 상기 제 1 몰드 패턴을 제거하는 단계; 제 2 몰드 패턴을 형성하기 위하여 상기 제 1 스페이서 마스크를 식각 마스크로 하여 상기 제 1 물질막을 식각하는 단계; 상기 제 2 몰드 패턴의 측벽에 제 2 스페이서 마스크를 형성하는 단계; 상기 제 2 몰드 패턴을 제거하는 단계; 및 목표 패턴을 형성하기 위하여 상기 제 2 스페이서 마스크를 식각 마스크로 하여 상기 식각 타겟막을 식각하는 단계를 포함하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법을 제공한다.
본 발명의 미세 패턴의 형성 방법을 이용하면 극도로 미세한 패턴에 대해서도 패드 형성에 관한 충분한 오정렬 마진을 확보할 수 있을 뿐만 아니라 리버스 로딩 효과로 인한 평행 배선들 사이의 협착도 크게 줄일 수 있다.
도 1은 본 발명의 실시예들의 적용예를 보여주는 메모리 소자의 블록 다이어그램이다.
도 2는 도 1의 메모리 소자에 포함된 메모리 셀 어레이의 회로도이다.
도 3a 내지 도 3i는 사중 패터닝 기술(quadruple patterning technology, QPT)을 이용하여 미세 패턴과 패드를 형성하는 방법을 순서에 따라 나타낸 평면도들 및 측단면도들이다.
도 4a 내지 도 4f, 도 5a 내지 도 5f, 도 6a 내지 도 6f, 도 7a 내지 도 7f, 및 도 8a 내지 도 8f는 각각 본원 발명의 실시예들에 따른 미세 패턴의 형성 방법을 나타낸 평면도들이다.
도 9는 본 발명의 다른 실시예에 따른 패드 배치를 나타낸 부분 평면도이다.
도 10은 도 9의 패드 배치에 따른 효과를 나타낸 그래프이다.
도 11은 본 발명 개념에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 12는 예를 들면 본 발명 개념의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 채용하는 시스템의 블록 다이어그램이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 실시예들의 적용예를 보여주는 메모리 소자(100)의 블록 다이어그램이다. 도 1을 참조하면, 메모리 셀 어레이(110)는 도 2에 나타낸 바와 같은 기억 소자들을 포함하고, X-디코더(120)는 상기 메모리 셀 어레이(110)의 워드 라인들과 연결될 수 있다. 또한, Y-디코더(130)는 Y-패스 회로(140)를 통하여 상기 메모리 셀 어레이(110)의 비트 라인들과 연결될 수 있다.
상기 메모리 소자는 DRAM, SRAM, NAND, NOR, PRAM, MRAM, FeRAM 등일 수 있으며, 여기서는 편의상 NAND인 경우에 대하여 설명한다.
도 2는 도 1의 메모리 소자(100)에 포함된 메모리 셀 어레이(110)의 회로도이다.
도 1 및 도 2를 참조하면, NAND 플래시 메모리 소자 등과 같은 메모리 소자(100)는 고밀도 구성으로 배열된 메모리 셀들의 어레이로 이루어지는 메모리 셀 어레이(110)를 포함한다. 상기 메모리 셀 어레이(110)의 억세스 및 구동을 위한 주변 회로는 억세스될 메모리 셀 어레이(110)의 워드 라인 WL, 예를 들면 워드 라인 WL0, WL1, ..., WLm-1, WLm을 선택하는 역할을 하는 X-디코더 블록(120)을 포함한다. Y-디코더 블록(130)은 활성화될 메모리 셀 어레이(110)의 비트 라인 BL, 예를 들면 비트 라인 BL0, BL1, ..., BLn-1, BLn을 선택하는 역할을 한다. 메모리 셀 어레이(110)에 연결된 Y-패스 회로(140)는 Y-디코더 블록(130)의 출력에 의거하여 비트 라인 경로를 할당하는 역할을 한다.
도 2를 참조하면, 메모리 셀 어레이(110)의 셀 스트링(10)은 직렬로 연결된 복수의 메모리 셀(12)을 포함한다. 1 개의 셀 스트링(10)에 포함되어 있는 복수의 메모리 셀(12)의 게이트 전극은 각각 서로 다른 워드 라인 WL0, WL1, ..., WLm-1, WLm에 접속된다. 상기 셀 스트링(10)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(14)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(16)가 배치되어 있다. 상기 접지 선택 트랜지스터(14) 및 스트링 선택 트랜지스터(16)는 복수의 메모리 셀(12)과 비트 라인 BL0, BL1, ..., BLn-1, BLn 및 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어한다. 상기 복수의 셀 스트링(10)에 걸쳐서 1 개의 워드 라인 WL0, WL1, ..., WLm-1, WLm에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다.
도 1에 예시된 메모리 소자(100)에서 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, 상기 X-디코더 블록(120) 및 Y-디코더 블록(130)를 이용하여 메모리 셀 어레이(110)의 상기 워드 라인 WL0, WL1, ..., WLm-1, WLm 및 비트 라인 BL0, BL1, ..., BLn-1, BLn을 선택하여 해당 셀을 선택하게 된다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰(design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치(minimum pitch)도 크게 감소하고 있다. 본 발명에서는, 이와 같이 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여, 지금까지 개발된 리소그래피 기술에서 제공되는 노광 장비 및 노광 기술에 의해 얻어질 수 있는 해상 한계 이내에서 구현 가능한 사이즈를 가지는 패턴을 이용하면서 충분한 공정 마진을 확보할 수 있는 배치 구조를 가지는, 분리된 미세 패턴의 형성 방법을 제공한다.
도 3a 내지 도 3i는 사중 패터닝 기술(quadruple patterning technology, QPT)을 이용하여 미세 패턴과 패드를 형성하는 방법을 순서에 따라 나타낸 평면도 및 측단면도이다. 각 측단면도는 각 평면도의 I-I' 부분 및/또는 II-II' 부분의 단면을 나타낸다.
도 3a를 참조하면, 기판(201) 위에 식각 타겟막(210)이 제공될 수 있다. 상기 식각 타겟막(210)은 목표 패턴을 형성하기 위한 물질막이다. 상기 기판(201)과 상기 식각 타겟막(210)은 동일한 물질로 이루어질 수도 있고, 상이한 물질로 이루어질 수도 있다. 상기 기판(201)과 상기 식각 타겟막(210)이 상이한 물질로 이루어지는 경우 서로 동일하거나 유사한 식각율을 가질 수도 있고 서로 상이한 식각율을 가질 수도 있다.
상기 기판(201)은, 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 또는 상기 기판(201)은 SOI (Silicon On Insulator) 기판, 갈륨-비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판으로 이루어질 수 있다. 상기 기판(201)에는 예를 들면, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 장치 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다. 선택적으로, 상기 기판(201)은 SiO2 또는 기타 무기 산화물과 같은 절연체 기판, 유리 기판 등일 수 있다.
상기 식각 타겟막(210)은 위의 기판(201)에 대하여 설명한 바와 같은 소정의 반도체 물질의 막일 수 있다. 또는, 상기 식각 타겟막(210)은 폴리실리콘막일 수 있다.
상기 식각 타겟막(210) 위에는 제 1 물질막(220)이 형성될 수 있다. 상기 제 1 물질막(220)은 상기 식각 타겟막(210)과 충분한 식각 선택성을 갖는 물질이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 제 1 물질막(220)은 탄소계 물질막일 수 있다. 보다 구체적으로, 상기 제 1 물질막(220)은 비결정질 탄소막(amorphous carbon layer, ACL) 또는 탄소 함량이 총중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어지는 막인 스핀-온 하드마스크(spin-on hardmask, SOH)일 수 있다.
상기 제 1 물질막(220)을 SOH 막으로 형성하기 위한 공정을 예시하면 다음과 같다. 먼저, 상기 식각 타겟막(210) 위에 약 1000 ∼ 5000 Å의 두께의 유기 화합물층을 형성한다. 이 때, 필요에 따라 스핀 코팅(spin coating) 공정 또는 다른 증착 공정을 이용할 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 상기 유기 화합물은 그 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다. 상기 유기 화합물층을 약 150 ℃ 내지 약 350 ℃의 온도에서 1차 베이크(bake)하여 탄소함유막을 형성할 수 있다. 상기 1차 베이크는 약 60초 동안 행해질 수 있다. 그 후, 상기 탄소함유막을 약 300 ℃ 내지 약 550 ℃의 온도에서 2차 베이크하여 경화시킨다. 상기 2차 베이크는 약 30초 내지 약 300초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유막을 2차 베이크 공정에 의해 경화시킴으로써 상기 탄소함유막 위에 다른 막질을 형성할 때 약 400 ℃ 이상의 비교적 고온하에서 증착 공정을 행하여도 증착 공정 중에 상기 탄소함유막에 악영향이 미치지 않게 된다.
상기 제 1 물질막(220) 위에는 제 1 몰드 패턴(230)이 형성될 수 있다. 상기 제 1 몰드 패턴(230)은 상기 제 1 물질막(220) 및 추후 형성될 제 1 스페이서 마스크(240, 도 3b 참조)와 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 상기 제 1 몰드 패턴(230)은, 예를 들면, 포토레지스트 패턴일 수 있다. 이 경우, 상기 제 1 몰드 패턴(230)은 포토레지스트막의 형성과 노광 및 현상에 의하여 형성될 수 있다. 그러나, 상기 제 1 몰드 패턴(230)은 포토레지스트 패턴에 한정되는 것은 아니다.
상기 제 1 몰드 패턴(230)이 포토레지스트 패턴인 경우 보다 정밀한 패턴 형성을 위해 상기 제 1 물질막(220)과 상기 제 1 몰드 패턴(230)의 사이에 반사 방지막(미도시)을 더 형성할 수 있다. 상기 반사 방지막은, 예를 들면, SiON일 수 있다.
도 3b를 참조하면, 상기 제 1 몰질막(220)의 노출된 표면 및 상기 제 1 몰드 패턴(230)의 전면에 제 1 스페이서 물질막(240)을 콘포말하게(conformally) 형성한다. 상기 제 1 스페이서 물질막(240)은 예를 들면 화학 기상 증착 또는 원자층 증착 방법에 의하여 형성될 수 있다. 그러나, 이들 방법에 한정되는 것은 아니다.
상기 제 1 스페이서 물질막(240)은 상기 제 1 물질막(220) 및 상기 제 1 몰드 패턴(230)과 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 제 1 스페이서 물질막(240)은 실리콘 산화물일 수 있다.
상기 제 1 스페이서 물질막(240)의 두께는 특별히 한정되지 않으며, 예를 들면 상기 제 1 몰드 패턴(230)의 폭(MW1)의 1/3일 수 있다.
도 3c를 참조하면, 상기 제 1 스페이서 물질막(240, 도 3b 참조)을 이방성 식각하여 제 1 스페이서 마스크(242)를 형성한 후 상기 제 1 몰드 패턴(230, 도 3b 참조)을 제거한다.
상기 제 1 스페이서 마스크(242)를 형성하기 위하여, 예를 들면, 메인 식각 가스로서 CxFy 가스 또는 CHxFy 가스를 사용할 수 있다(여기서 x 및 y는 각각 1 내지 10의 정수). 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서 예를 들면 C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서 예를 들면 CHF3 또는 CH2F2 를 사용할 수 있다. 여기서, 상기 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 상기 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다. 상기 제 1 스페이서 물질막(240)을 식각하는 데 있어서, 식각 챔버 내에서 상기 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시켜 상기 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 상기 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 상기 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예를 들면, 상기 제 1 스페이서 물질막(240, 도 3b 참조)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6 : CHF3 : O2 : Ar의 부피비가 약 1 : 6 : 2 : 14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수 십 초 동안 행할 수 있다.
상기 제 1 스페이서 마스크(242)를 형성한 후 상기 제 1 몰드 패턴(230, 도 3b 참조)은 구성 재료에 따라, 예를 들면, 애슁(ashing) 또는 스트립(strip) 공정을 이용하여 제거할 수 있다. 상기 제 1 몰드 패턴(230)의 제거는 상기 제 1 스페이서 마스크(242) 및 제 1 물질막(220)의 식각이 억제되는 조건 하에서 수행될 수 있다.
도 3d를 참조하면, 상기 제 1 스페이서 마스크(242)를 식각 마스크로 하여 상기 제 1 물질막(220, 도 3b 참조)을 이방성 식각함으로써 제 2 몰드 패턴(222)을 형성할 수 있다. 상기 제 2 몰드 패턴(222)을 형성하기 위한 이방성 식각 방법으로는 반응성 이온 식각 (RIE) 또는 유도 결합 플라스마 (inductively coupled plasma, ICP) 식각법을 이용할 수 있다.
이 때, 상기 제 2 몰드 패턴(222)의 상부에는 제 1 스페이서 마스크(242, 도 3c 참조)의 잔사물(242a)이 잔존할 수 있다. 후속 공정을 위하여 상기 제 1 스페이서 마스크의 잔사물(242a)은 제거될 수 있다. 상기 제 1 스페이서 마스크의 잔사물(242a)을 제거하기 위하여 산화 분위기에서 애슁이 수행될 수 있다.
도 3e를 참조하면, 상기 식각 타겟막(210)과 상기 제 2 몰드 패턴(222)의 노출된 표면에 제 2 스페이서 물질막(250)을 콘포말하게 형성할 수 있다. 상기 제 2 스페이서 물질막(250)은 예를 들면 화학 기상 증착 또는 원자층 증착 방법에 의하여 형성될 수 있다. 그러나, 이들 방법에 한정되는 것은 아니다.
상기 제 2 스페이서 물질막(250)은 상기 식각 타겟막(210) 및 상기 제 2 몰드 패턴(222)과 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 예를 들면, 상기 제 2 스페이서 물질막(250)은 실리콘 산화물일 수 있다.
상기 제 2 스페이서 물질막(250)의 두께는 특별히 한정되지 않으며, 예를 들면 상기 제 2 몰드 패턴(222)들이 이격된 폭(MW2)의 1/3일 수 있다.
도 3f를 참조하면, 상기 제 2 스페이서 물질막(250, 도 3e 참조)을 이방성 식각하여 제 2 스페이서 마스크(252)를 형성한 후 상기 제 2 몰드 패턴(222, 도 3e 참조)을 제거한다. 상기 제 2 스페이서 물질막(250, 도 3e 참조)을 이방성 식각하여 제 2 스페이서 마스크(252)를 형성하는 방법은 도 3b 및 도 3c에서 상기 제 1 스페이서 마스크(242)와 관련하여 설명한 바와 동일하므로 여기서는 상세한 설명을 생략한다.
상기 제 2 스페이서 마스크(252)를 형성한 후 상기 제 2 몰드 패턴(222, 도 3e 참조)은 구성 재료에 따라, 예를 들면, 애슁(ashing) 또는 스트립(strip) 공정을 이용하여 제거할 수 있다. 상기 제 2 몰드 패턴(222, 도 3e 참조)의 제거는 상기 제 2 스페이서 마스크(252) 및 식각 타겟막(210)의 식각이 억제되는 조건 하에서 수행될 수 있다.
도 3g를 참조하면, 트리밍 영역(258)에 대하여 상기 제 2 스페이서 마스크(252)의 일부를 트리밍(trimming)하여 제거한다. 상기 제 2 스페이서 마스크(252)의 일부를 트리밍하기 위하여 트리밍 영역(258)을 노출시키는 식각 마스크(미도시)를 형성한 후 이방성 식각을 통해 상기 트리밍 영역(258)의 제 2 스페이서 마스크(252)를 제거할 수 있다. 이와 같이 트리밍함으로써 각 미세 패턴들이 서로 분리될 수 있다.
도 3h를 참조하면, 상기 제 2 스페이서 마스크(252)의 적어도 일부 패턴들에 대하여 오버랩되도록 패드 마스크 패턴(260)을 형성할 수 있다. 상기 패드 마스크 패턴(260)을 형성하기 위하여 상기 식각 타겟막(210) 및 상기 제 2 스페이서 마스크(252)의 전면에 패드 마스크 패턴 물질막(미도시)을 형성한 후 포토리소그래피 방법을 이용하여 패드 마스크 패턴(260)을 형성할 수 있다.
이 때, 도 3h에 나타낸 바와 같이 이웃하는 두 개의 제 2 스페이서 마스크(252)들 사이의 간격이 1F(F: 최소 피처 크기(minimum feature size))에 불과하기 때문에 패드 마스크 패턴(260)의 오정렬 마진이 협소함을 알 수 있다. 보다 구체적으로 살펴보면, 상기 최소 피처 크기(F)는 QPT에 의하여 형성되는 최소 라인 선폭이므로 광학적으로 구현 가능한 최소 선폭보다 훨씬 작다. 광학적으로 구현되는 패드의 배치와 관련하여 정확도의 오차 범위는 최소 피처 크기(F)보다 크게 되고, 따라서 패드 배치의 오정렬 마진은 매우 협소하다.
도 3i를 참조하면, 상기 제 2 스페이서 마스크(252) 및 패드 마스크 패턴(260)을 식각 마스크로 하여 상기 식각 타겟막(210)을 이방성 식각함으로써 패드 패턴(212a)을 포함하는 목표 패턴(212)을 얻을 수 있다. 상기 식각 타겟막(210)을 이방성 식각하는 방법은 앞에서 예시하였으므로 여기서는 상세한 설명을 생략한다.
이상에서 설명한 바와 같이 QPT 방법을 이용하여 광학적 한계를 초월하는 초미세 패턴을 형성할 수 있지만 패드 마스크 패턴의 배치와 관련하여 오정렬 마진을 확보할 필요가 있다.
본 발명 개념의 일 실시예는 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계; 상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계; 상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계; 상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및 상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계를 포함하는, 분리된 미세 패턴의 형성 방법을 제공한다. 즉, 서로 분리된 미세 패턴을 제거하기 때문에 각 미세 패턴에 대응되는 패드 마스크 패턴의 배치와 관련하여 오정렬 마진이 확보될 수 있다.
도 4a 내지 도 4f는 본 발명 개념의 일 실시예에 따른, 분리된 미세 패턴의 형성 방법을 순서에 따라 나타낸 평면도이다. 도 4a 내지 도 4f에 사용된 적층 구조는 위의 도 3a 내지 도 3i의 설명에서 이용된 적층 구조 동일한 적층 구조가 사용될 수 있다. 따라서, 여기서는 적층 구조를 구성하는 각 물질막 및 그의 형성 방법에 관하여는 상세한 설명을 생략한다.
도 4a를 참조하면, 제 1 물질막(320) 위에 제 1 몰드 패턴(330)을 형성할 수 있다. 상기 제 1 몰드 패턴(330)은 메인 패턴(332)과 분리-어시스트 패턴(334)을 포함할 수 있다. 여기서, 상기 분리-어시스트 패턴(334)은 도 4a에서 보는 바와 같이 리세스 패턴을 포함할 수 있다. 상기 리세스 패턴은 소정의 길이(La)와 폭(Wa)을 가질 수 있다. 여기서, 상기 길이(La)는 상기 리세스 패턴이 형성된 상기 메인 패턴(332)의 한 변으로부터 상기 메인 패턴(332)의 내부를 향하여 상기 리세스 패턴이 연장된 길이로 정의될 수 있다. 또한, 상기 폭(Wa)은 상기 리세스 패턴이 형성된 상기 메인 패턴(332)의 한 변을 따라 상기 리세스 패턴이 연장된 길이로 정의될 수 있다.
상기 분리-어시스트 패턴인 상기 리세스 패턴의 폭(Wa)은 최소 피처 크기(minimum feature size)인 F를 기준으로 할 때, 약 1F 내지 약 3F의 크기를 가질 수 있다. 그러나 여기에 한정되는 것은 아니고 이보다 더 큰 크기의 폭(Wa)을 가질 수도 있다. 상기 폭(Wa)은 추후에 형성될 제 1 스페이서 마스크의 폭을 고려하여 결정될 수 있다. 즉, 상기 제 1 스페이서 마스크의 폭이 크면 그에 상응하여 상기 폭(Wa)도 증가될 수 있다.
상기 분리-어시스트 패턴인 상기 리세스 패턴의 길이(La)는 추후에 형성하고자 하는, 분리된 미세 패턴의 분리 정도를 고려하여 결정할 수 있다. 즉, 상기 길이(La)는 오정렬 마진을 충분히 확보할 수 있는 범위 내에서 선택될 수 있다. 이에 관하여는 추후 더욱 상세히 설명한다.
도 4b를 참조하면, 상기 제 1 몰드 패턴(330)의 측벽 상에 제 1 폭의 제 1 스페이서 마스크(342)를 형성할 수 있다. 상기 제 1 스페이서 마스크(342)는 제 1 스페이서 물질막(미도시)을 전면에 콘포말하게 형성한 후 이방성 식각을 수행함으로써 형성할 수 있다. 이에 관해서는 도 3b 및 도 3c를 참조하여 상세하게 설명한 바 있으므로 여기서는 추가적인 설명을 생략한다.
상기 제 1 스페이서 마스크(342)는 상기 리세스 패턴의 길이(La)와 폭(Wa)에 대하여 상기 리세스 패턴 전체를 채우도록 형성될 수 있다. 그러나, 도 4b의 시선 방향인 깊이, 즉, 메인 패턴(332)의 두께 방향에 대하여는 상기 제 1 스페이서 마스크(342)가 상기 리세스 패턴을 완전히 매립할 필요는 없다.
도 4c를 참조하면, 상기 제 1 몰드 패턴(330, 도 4b 참조)을 제거한 후 상기 제 1 스페이서 마스크(342, 도 4b 참조)를 식각 마스크로 하여 상기 제 1 물질막(320, 도 4b 참조)을 이방성 식각할 수 있다.
상기 제 1 몰드 패턴(330, 도 4b 참조)이 포토레지스트 패턴인 경우, 상기 제 1 몰드 패턴(330, 도 4b 참조)은 애슁 또는 습식 식각의 방법에 의하여 용이하게 제거될 수 있다. 또한, 상기 제 1 물질막(320, 도 4b 참조)의 식각 방법은 도 3d와 관련한 설명에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 이방성 식각의 결과, 식각 타겟막(310)의 일부가 노출될 수 있다.
그런 후, 상기 제 1 물질막(320, 도 4b 참조)을 식각하는 데 이용된 상기 제 1 스페이서 마스크(342, 도 4b 참조)는 제거될 수 있다. 상기 제 1 스페이서 마스크(342, 도 4b 참조)가 제거된 후에 그의 하부에 남는 제 1 물질막(320, 도 4b 참조)의 부분은 제 2 몰드 패턴(322)을 이룬다.
그런 다음, 상기 제 2 몰드 패턴(322)의 측벽에 제 2 스페이서 마스크(352)를 형성한다. 상기 제 2 스페이서 마스크(352)를 형성하는 방법은 상기 제 1 스페이서 마스크(342, 도 4b 참조)의 형성 방법과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 4d를 참조하면, 상기 제 2 몰드 패턴(322, 도 4c 참조)을 제거한다. 상기 제 2 몰드 패턴(322, 도 4b 참조)의 물질이 SOH인 경우 상기 제 2 몰드 패턴(322, 도 4b 참조)은 산화 분위기에서 애슁을 통해 쉽게 제거할 수 있다.
그런 다음, 상기 제 2 몰드 패턴(322, 도 4c 참조)의 주위에 형성되었기 때문에 루프(loop)를 이루던 상기 제 2 스페이서 마스크(352)를 서로 분리하기 위해 적절히 트리밍을 한다. 상기 트리밍은 상기 제 2 스페이서 마스크(352)와 상기 식각 타겟막(310)의 전체 표면 위에 트리밍 영역(358)(예를 들면, 점선 부분)을 노출시키는 마스크막(미도시)을 형성한 후, 노출된 상기 제 2 스페이서 마스크(352)를 식각 제거함으로써 이루어질 수 있다. 상기 트리밍을 위한 상기 마스크막은 상기 제 2 스페이서 마스크(352)와 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 또한, 상기 제 2 스페이서 마스크(352)의 식각 제거는 이방성 또는 등방성의 건식 식각에 의할 수 있다.
그런 다음, 상기 마스크막을 제거하면 분리된 제 2 스페이서 마스크(352)를 얻을 수 있다. 즉, QPT에 의하여, 평행하게 연장되던 제 2 스페이서 마스크(352)들이 리세스가 위치하는 부분에서 서로 분리될 수 있다.
도 4e를 참조하면, 패드를 형성하고자 하는 위치에 원하는 크기의 패드 마스크 패턴(360)을 형성할 수 있다. 상기 패드 마스크 패턴(360)을 형성하기 위하여 패드 마스크 패턴의 물질막(미도시)을 전체 표면에 대하여 형성한 후 포토리소그래피 방법을 이용할 수 있다. 즉, 상기 패드 마스크 패턴 물질막 중 패드 마스크 패턴을 형성하고자 하는 위치를 제외한 부분을 노출시킨 후 식각 제거함으로써 패드 마스크 패턴(360)을 형성할 수 있다.
도 4e에서 보는 바와 같이 상기 패드 마스크 패턴(360)과, 상기 패드 마스크 패턴(360)이 접촉하는 제 2 스페이서 마스크(352)에 이웃하여 평행하게 달리던 제 2 스페이서 마스크(352) 사이의 거리가 M1으로서 크게 증가하였으며, 이는 곧 패드 마스크 패턴(360)의 위치에 대한 오정렬 마진으로서 작용할 수 있다. 만일 큰 폭의 오정렬 마진이 필요하다면 M1의 크기가 크게 얻어지도록 리세스 패턴의 길이(La)를 정의하면 된다. 반대로, 작은 폭의 오정렬 마진으로도 충분하다면 M1의 크기가 작게 얻어지도록 리세스 패턴의 길이(La)를 정의하면 된다. 이러한 견지에서 앞서 도 4a와 관련하여 설명한 바와 같이 리세스 패턴(334)의 길이(La)를 결정할 수 있다.
도 4f를 참조하면, 상기 제 2 스페이서 마스크(352, 도 4e 참조) 및 상기 패드 마스크 패턴(360, 도 4e 참조)을 식각 마스크로 하여 상기 식각 타겟막(310, 도 4e 참조)을 식각하여 기판(301) 위에 형성된 목표 패턴(312)을 얻을 수 있다.
도 5a 내지 도 5f는 본 발명 개념의 다른 실시예에 따른, 분리된 미세 패턴의 형성 방법을 순서에 따라 나타낸 평면도이다. 도 5a 내지 도 5f에 사용된 적층 구조는 위의 도 3a 내지 도 3i의 설명에서 이용된 적층 구조 동일한 적층 구조가 사용될 수 있다. 따라서, 여기서는 적층 구조를 구성하는 각 물질막 및 그의 형성 방법에 관하여는 상세한 설명을 생략한다.
도 5a를 참조하면, 제 1 물질막(320) 위에 제 1 몰드 패턴(330)을 형성할 수 있다. 상기 제 1 몰드 패턴(330)은 메인 패턴(332)과 분리-어시스트 패턴(334)을 포함할 수 있다. 여기서, 상기 분리-어시스트 패턴(334)은 도 5a에서 보는 바와 같이 상기 메인 패턴(332)에 이웃하여 형성된 보조 패턴을 포함할 수 있다. 상기 보조 패턴은 소정의 폭(Wb)을 가지고 상기 메인 패턴(332)과 이격될 수 있다.
상기 분리-어시스트 패턴(334)인 상기 보조 패턴이 상기 메인 패턴(332)으로부터 이격된 거리로 정의되는 폭(Wb)은 최소 피처 크기(minimum feature size)인 F를 기준으로 할 때, 약 1F 내지 약 3F의 크기를 가질 수 있다. 그러나 여기에 한정되는 것은 아니고 이보다 더 큰 크기의 폭(Wb)을 가질 수도 있다. 상기 폭(Wb)은 추후에 형성될 제 1 스페이서 마스크의 폭을 고려하여 결정될 수 있다. 즉, 상기 제 1 스페이서 마스크의 폭이 크면 그에 상응하여 상기 폭(Wb)도 증가될 수 있다.
상기 분리-어시스트 패턴인 상기 보조 패턴의 길이(Lb)는 메인 패턴(332)의 상기 보조 패턴에 인접한 변에 수직한 방향으로 상기 보조 패턴이 연장되는 치수로 정의될 수 있다. 상기 길이(Lb)는 추후에 형성하고자 하는, 분리된 미세 패턴의 분리 정도를 고려하여 결정할 수 있다. 즉, 상기 길이(Lb)는 다른 패턴과의 오정렬 마진을 충분히 확보할 수 있는 범위 내에서 선택될 수 있다. 이에 관하여는 추후 더욱 상세히 설명한다.
도 5b를 참조하면, 상기 제 1 몰드 패턴(330)의 측벽 위에 제 1 폭의 제 1 스페이서 마스크(342)를 형성할 수 있다. 상기 제 1 스페이서 마스크(342)는 제 1 스페이서 물질막(미도시)을 전면에 콘포말하게 형성한 후 이방성 식각을 수행함으로써 형성할 수 있다. 이에 관해서는 도 3c를 참조하여 상세하게 설명한 바 있으므로 여기서는 추가적인 설명을 생략한다.
상기 제 1 스페이서 마스크(342)는 상기 보조 패턴의 이격된 폭(Wb)에 대하여 상기 메인 패턴(332)과 상기 분리-어시스트 패턴(334) 사이 전체를 채우도록 형성될 수 있다. 그러나, 도 5b의 시선 방향인 깊이에 대하여는 상기 제 1 스페이서 마스크(342)가 상기 메인 패턴(332)과 상기 분리-어시스트 패턴(334) 사이를 완전히 매립할 필요는 없다.
도 5c를 참조하면, 상기 제 1 몰드 패턴(330)을 제거한 후 상기 제 1 스페이서 마스크(342)를 식각 마스크로 하여 상기 제 1 물질막(320)을 이방성 식각할 수 있다.
상기 제 1 몰드 패턴(330)이 포토레지스트 패턴인 경우, 상기 제 1 몰드 패턴(330)은 애슁 또는 습식 식각의 방법에 의하여 용이하게 제거될 수 있다. 또한, 상기 제 1 물질막(320)의 식각 방법은 도 3d와 관련한 설명에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 이방성 식각의 결과, 식각 타겟막(310)의 일부가 노출될 수 있다.
그런 후, 상기 제 1 물질막(320)을 식각하는 데 이용된 상기 제 1 스페이서 마스크(342)는 제거될 수 있다. 상기 제 1 스페이서 마스크(342)가 제거된 후에 그의 하부에 남는 제 1 물질막의 패턴은 제 2 몰드 패턴(322)을 이룬다.
그런 다음, 상기 제 2 몰드 패턴(322)의 측벽에 제 2 스페이서 마스크(352)를 형성한다. 상기 제 2 스페이서 마스크(352)를 형성하는 방법은 상기 제 1 스페이서 마스크(342)의 형성 방법과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 5d를 참조하면, 상기 제 2 몰드 패턴(322)을 제거한다. 상기 제 2 몰드 패턴(322)의 물질이 SOH인 경우 상기 제 2 몰드 패턴(322)은 산화 분위기에서 애슁을 통해 쉽게 제거할 수 있다.
그런 다음, 상기 제 2 스페이서 마스크(352)를 서로 분리하기 위해 적절히 트리밍을 한다. 상기 트리밍은 상기 제 2 스페이서 마스크(352)와 상기 식각 타겟막(310)의 전체 표면 위에 트리밍 영역(358)(예를 들면, 점선 부분)을 노출시키는 마스크막(미도시)을 형성한 후, 노출된 상기 제 2 스페이서 마스크(352)를 식각 제거함으로써 이루어질 수 있다. 상기 트리밍을 위한 상기 마스크막은 상기 제 2 스페이서 마스크(352)와 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 또한, 상기 제 2 스페이서 마스크(352)의 식각 제거는 이방성 또는 등방성의 건식 식각에 의할 수 있다.
그런 다음, 상기 마스크막을 제거하면 분리된 제 2 스페이서 마스크(352)를 얻을 수 있다. 즉, QPT에 의하여 평행하게 달리던 제 2 스페이서 마스크(352)는 보조 패턴이 위치하는 부분에서 서로 분리될 수 있다.
도 5e를 참조하면, 패드를 형성하고자 하는 위치에 원하는 크기의 패드 마스크 패턴(360)을 형성할 수 있다. 상기 패드 마스크 패턴(360)을 형성하기 위하여 패드 마스크 패턴의 물질막(미도시)을 전체 표면에 대하여 형성한 후 포토리소그래피 방법을 이용할 수 있다. 즉, 상기 패드 마스크 패턴 물질막 중 패드 마스크 패턴을 형성하고자 하는 위치를 제외한 부분을 노출시킨 후 식각 제거함으로써 패드 마스크 패턴(360)을 형성할 수 있다.
도 5e에서 보는 바와 같이 상기 패드 마스크 패턴(360)과, 상기 패드 마스크 패턴(360)이 접촉하는 제 2 스페이서 마스크(352)에 이웃하여 평행하게 달리던 제 2 스페이서 마스크(352) 사이의 거리가 M2로서 크게 증가하였으며, 이는 곧 패드 마스크 패턴(360)의 위치에 대한 오정렬 마진으로서 작용할 수 있다. 만일 큰 폭의 오정렬 마진이 필요하다면 M2의 크기가 크게 얻어지도록 보조 패턴의 길이(La)를 정의하면 된다. 반대로, 작은 폭의 오정렬 마진으로도 충분하다면 M2의 크기가 작게 얻어지도록 보조 패턴의 길이(La)를 정의하면 된다. 이러한 견지에서 앞서 도 5a와 관련하여 설명한 바와 같이 보조 패턴(334)의 길이(La)를 결정할 수 있다.
도 5f를 참조하면, 상기 제 2 스페이서 마스크(352) 및 상기 패드 마스크 패턴(360)을 식각 마스크로 하여 상기 식각 타겟막(310)을 식각하여 기판(301) 위에 형성된 목표 패턴(312)을 얻을 수 있다.
도 6a 내지 도 6f는 본 발명 개념의 다른 실시예에 따른, 분리된 미세 패턴의 형성 방법을 순서에 따라 나타낸 평면도이다. 도 6a 내지 도 6f에 사용된 적층 구조는 위의 도 3a 내지 도 3i의 설명에서 이용된 적층 구조 동일한 적층 구조가 사용될 수 있다. 따라서, 여기서는 적층 구조를 구성하는 각 물질막 및 그의 형성 방법에 관하여는 상세한 설명을 생략한다.
도 6a를 참조하면, 제 1 물질막(320) 위에 제 1 몰드 패턴(330)을 형성할 수 있다. 상기 제 1 몰드 패턴(330)은 메인 패턴(332)과 분리-어시스트 패턴(334)을 포함할 수 있다. 여기서, 상기 분리-어시스트 패턴(334)은 도 6a에서 보는 바와 같이 상기 메인 패턴(332) 내에 형성된 캐비티(cavity) 패턴을 포함할 수 있다. 상기 캐비티 패턴의 가장자리는 소정의 폭(Wc)을 가지고 상기 메인 패턴(332)의 가장자리로부터 이격될 수 있다.
상기 분리-어시스트 패턴(334)인 상기 캐비티 패턴의 가장자리가 상기 메인 패턴(332)의 가장자리로부터 이격된 거리로서 정의되는 폭(Wc)은 최소 피처 크기인 F를 기준으로 할 때, 약 1F 내지 약 3F의 크기를 가질 수 있다. 그러나 여기에 한정되는 것은 아니고 이보다 더 큰 크기의 폭(Wc)을 가질 수도 있다. 상기 폭(Wc)은 추후에 형성될 제 2 스페이서 마스크의 폭을 고려하여 결정될 수 있다. 즉, 상기 제 2 스페이서 마스크의 폭이 크면 그에 상응하여 상기 폭(Wc)도 증가될 수 있다.
상기 분리-어시스트 패턴인 상기 캐비티 패턴의 길이(Lc)는 상기 캐비티 패턴의 가장 자리로부터 가장 가까운 거리를 갖는 상기 메인 패턴(332)의 가장자리에서의 수직 방향으로 상기 캐비티 패턴이 연장되는 치수로서 정의될 수 있다. 상기 길이(Lc)는 추후에 형성하고자 하는, 분리된 미세 패턴의 분리 정도를 고려하여 결정할 수 있다. 즉, 상기 길이(Lc)는 다른 패턴과의 오정렬 마진을 충분히 확보할 수 있는 범위 내에서 선택될 수 있다. 이에 관하여는 추후 더욱 상세히 설명한다.
상기 캐비티 패턴은 여기서 직사각형으로 나타내어졌지만 정사각형, 마름모, 원, 타원 등의 다양한 형태를 가질 수 있다. 상기 캐비티 패턴은 수평 방향으로 제 1 몰드 패턴(330)에 의하여 둘러싸인 점에서 앞에서 설명한 리세스 패턴 및 보조 패턴과 구별될 수 있다.
도 6b를 참조하면, 상기 제 1 몰드 패턴(330)의 측벽 상에 제 1 폭의 제 1 스페이서 마스크(342)를 형성할 수 있다. 상기 제 1 스페이서 마스크(342)는 제 1 스페이서 물질막(미도시)을 전면에 콘포말하게 형성한 후 이방성 식각을 수행함으로써 형성할 수 있다. 이에 관해서는 도 3c를 참조하여 상세하게 설명한 바 있으므로 여기서는 추가적인 설명을 생략한다.
도 6c를 참조하면, 상기 제 1 몰드 패턴(330)을 제거한 후 상기 제 1 스페이서 마스크(342)를 식각 마스크로 하여 상기 제 1 물질막(320)을 이방성 식각할 수 있다.
상기 제 1 몰드 패턴(330)이 포토레지스트 패턴인 경우, 상기 제 1 몰드 패턴(330)은 애슁 또는 습식 식각의 방법에 의하여 용이하게 제거될 수 있다. 또한, 상기 제 1 물질막(320)의 식각 방법은 도 3d와 관련한 설명에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 이방성 식각의 결과, 식각 타겟막(310)의 일부가 노출될 수 있다.
그런 후, 상기 제 1 물질막(320)을 식각하는 데 이용된 상기 제 1 스페이서 마스크(342)는 제거될 수 있다. 상기 제 1 스페이서 마스크(342)가 제거된 후에 그의 하부에 남는 제 1 물질막(320)의 부분은 제 2 몰드 패턴(322)을 이룬다.
그런 다음, 상기 제 2 몰드 패턴(322)의 측벽에 제 2 스페이서 마스크(352)를 형성한다. 상기 제 2 스페이서 마스크(352)를 형성하는 방법은 상기 제 1 스페이서 마스크(342)의 형성 방법과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
상기 제 2 스페이서 마스크(352)는 상기 캐비티 패턴의 위치에 따른 가장자리들 사이의 폭(Wc)에 대하여 제 2 몰드 패턴(322)들 사이의 공간을 채우도록 형성될 수 있다. 그러나, 도 6c의 시선 방향인 깊이에 대하여는 상기 제 2 스페이서 마스크(352)가 상기 제 2 몰드 패턴(322)들 사이를 완전히 매립할 필요는 없다.
도 6d를 참조하면, 상기 제 2 몰드 패턴(322)을 제거한다. 상기 제 2 몰드 패턴(322)의 물질이 SOH인 경우 상기 제 2 몰드 패턴(322)은 산화 분위기에서 애슁을 통해 쉽게 제거할 수 있다.
그런 다음, 상기 제 2 스페이서 마스크(352)를 서로 분리하기 위해 적절히 트리밍을 한다. 상기 트리밍은 상기 제 2 스페이서 마스크(352)와 상기 식각 타겟막(310)의 전체 표면 위에 트리밍 영역(358)(예를 들면, 점선 부분)을 노출시키는 마스크막(미도시)을 형성한 후, 노출된 상기 제 2 스페이서 마스크(352)를 식각 제거함으로써 이루어질 수 있다. 상기 트리밍을 위한 상기 마스크막은 상기 제 2 스페이서 마스크(352)와 식각 선택비를 갖는 물질이면 되고 특별히 한정되지 않는다. 또한, 상기 제 2 스페이서 마스크(352)의 식각 제거는 이방성 또는 등방성의 건식 식각에 의할 수 있다.
그런 다음, 상기 마스크막을 제거하면 분리된 제 2 스페이서 마스크(352)를 얻을 수 있다. 즉, QPT에 의하여 평행하게 달리던 제 2 스페이서 마스크(352)는 상기 캐피티가 위치하는 부분에서 서로 분리될 수 있다.
도 6e를 참조하면, 패드를 형성하고자 하는 위치에 원하는 크기의 패드 마스크 패턴(360)을 형성할 수 있다. 상기 패드 마스크 패턴(360)을 형성하기 위하여 패드 마스크 패턴의 물질막(미도시)을 전체 표면에 대하여 형성한 후 포토리소그래피 방법을 이용할 수 있다. 즉, 상기 패드 마스크 패턴 물질막 중 패드 마스크 패턴을 형성하고자 하는 위치를 제외한 부분을 노출시킨 후 식각 제거함으로써 패드 마스크 패턴(360)을 형성할 수 있다.
도 6e에서 보는 바와 같이 상기 패드 마스크 패턴(360)과, 상기 패드 마스크 패턴(360)이 접촉하는 미세 패턴에 이웃하여 평행하게 달리던 제 2 스페이서 마스크(352) 사이의 거리가 M3로서 크게 증가하였으며, 이는 곧 패드 마스크 패턴(360)의 위치에 대한 오정렬 마진으로서 작용할 수 있다. 만일 큰 폭의 오정렬 마진이 필요하다면 M3의 크기가 크게 얻어지도록 캐비티 패턴의 길이(Lc)를 정의하면 된다. 반대로, 작은 폭의 오정렬 마진으로도 충분하다면 M3의 크기가 작게 얻어지도록 캐비티 패턴의 길이(Lc)를 결정하면 된다. 이러한 견지에서 앞서 도 6a와 관련하여 설명한 바와 같이 캐비티 패턴(334)의 길이(Lc)를 결정할 수 있다.
도 6f를 참조하면, 상기 제 2 스페이서 마스크(352) 및 상기 패드 마스크 패턴(360)을 식각 마스크로 하여 상기 식각 타겟막(310)을 식각하여 기판(301) 위에 형성된 목표 패턴(312)을 얻을 수 있다.
도 7a 내지 도 7f는 본 발명 개념의 다른 실시예에 따른, 분리된 미세 패턴의 형성 방법을 순서에 따라 나타낸 평면도이다. 도 7a 내지 도 7f에 사용된 적층 구조는 위의 도 3a 내지 도 3i의 설명에서 이용된 적층 구조 동일한 적층 구조가 사용될 수 있다. 따라서, 여기서는 적층 구조를 구성하는 각 물질막 및 그의 형성 방법에 관하여는 상세한 설명을 생략한다. 또한, 도 7a 내지 도 7f에 개시된 실시예는 도 5a 내지 도 5f에 개시된 실시예와 유사하기 때문에 중복되는 설명은 여기서 생략한다.
도 7a를 참조하면, 제 1 물질막(320) 위에 제 1 몰드 패턴(330)을 형성할 수 있다. 상기 제 1 몰드 패턴(330)은 메인 패턴(332)과 분리-어시스트 패턴(334)을 포함할 수 있다. 여기서, 상기 분리-어시스트 패턴(334)은 도 7a에서 보는 바와 같이 상기 메인 패턴(332)에 이웃하여 형성된 보조 패턴을 포함할 수 있다. 상기 보조 패턴은 소정의 폭(Wd)을 가지고 상기 메인 패턴(332)과 이격될 수 있다.
상기 분리-어시스트 패턴(334)인 상기 보조 패턴이 상기 메인 패턴(332)으로부터 이격된 거리로서 정의되는 폭(Wd)은 최소 피처 크기(minimum feature size)인 F를 기준으로 할 때, 약 1F 내지 약 3F의 크기를 가질 수 있다. 그러나 여기에 한정되는 것은 아니고 이보다 더 큰 크기의 폭(Wd)을 가질 수도 있다. 상기 폭(Wd)은 추후에 형성될 제 1 스페이서 마스크의 폭을 고려하여 결정될 수 있다. 즉, 상기 제 1 스페이서 마스크의 폭이 크면 그에 상응하여 상기 폭(Wd)도 증가될 수 있다.
도 7b를 참조하면, 상기 제 1 몰드 패턴(330)의 측벽 위에 제 1 폭의 제 1 스페이서 마스크(342)를 형성할 수 있다. 상기 제 1 스페이서 마스크(342)는 제 1 스페이서 물질막(미도시)을 전면에 콘포말하게 형성한 후 이방성 식각을 수행함으로써 형성할 수 있다. 이에 관해서는 도 3b 및 도 3c를 참조하여 상세하게 설명한 바 있으므로 여기서는 추가적인 설명을 생략한다.
도 7c를 참조하면, 상기 제 1 몰드 패턴(330)을 제거한 후 상기 제 1 스페이서 마스크(342)를 식각 마스크로 하여 상기 제 1 물질막(320)을 이방성 식각할 수 있다.
상기 제 1 몰드 패턴(330)이 포토레지스트 패턴인 경우, 상기 제 1 몰드 패턴(330)은 애슁 또는 습식 식각의 방법에 의하여 용이하게 제거될 수 있다. 또한, 상기 제 1 물질막(320)의 식각 방법은 도 3d와 관련한 설명에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다. 상기 이방성 식각의 결과, 식각 타겟막(310)의 일부가 노출될 수 있다.
그런 후, 상기 제 1 물질막(320)을 식각하는 데 이용된 상기 제 1 스페이서 마스크(342)는 제거될 수 있다. 상기 제 1 스페이서 마스크(342)가 제거된 후에 그의 하부에 남는 제 1 물질막(320, 도 7b 참조)의 부분은 제 2 몰드 패턴(322)을 이룬다.
그런 다음, 상기 제 2 몰드 패턴(322)의 측벽에 제 2 스페이서 마스크(352)를 형성한다. 상기 제 2 스페이서 마스크(352)를 형성하는 방법은 상기 제 1 스페이서 마스크(342)의 형성 방법과 실질적으로 동일하므로 여기서는 상세한 설명을 생략한다.
도 7d를 참조하면, 상기 제 2 몰드 패턴(322)을 제거한다. 상기 제 2 몰드 패턴(322)의 물질이 SOH인 경우 상기 제 2 몰드 패턴(322)은 산화 분위기에서 애슁을 통해 쉽게 제거할 수 있다.
그런 다음, 상기 제 2 스페이서 마스크(352)를 서로 분리하기 위해 적절히 트리밍을 한다. 트리밍 방법에 대해서는 앞서 도 5d를 참조하여 설명하였으므로 여기에 관해서는 상세한 설명을 생략한다. 다만, 트리밍하기 위해 노출시키는 개구부(점선 부분, 358)의 형태를 적절히 선택함으로써도 추후 형성될 패드 마스크 패턴의 오정렬 마진이 확보될 수 있다.
도 7d에서 보는 바와 같이 개구부(358)의 형태를 사각형에 돌출부가 부가된 형태로 함으로써 평행하게 달리는 두 미세 패턴의 말단 사이의 거리를 증가시킬 수 있다. 다만, 이 때 상기 개구부(358)의 돌출부는 평행한 두 미세 패턴 중의 어느 한 쪽에만 오버랩되어야 하고, 이를 위하여 상기 사각형의 한 변의 위치가 평행한 두 미세 패턴 사이에 배치되어야 하는 제한이 있을 수 있다.
이와 같이 함으로써 상기 제 2 스페이서 마스크(352)의 부분들 중 상기 메인 패턴(332)으로부터 유도된 부분에서 트리밍된 길이와 상기 제 2 스페이서 마스크(352)의 부분들 중 상기 분리-어시스트 패턴(334)으로부터 유도된 부분에서 트리밍된 길이가 상이하게 될 수 있다. 그리고, 그 결과 메인 패턴(332)으로부터 유도된 부분과 분리-어시스트 패턴(334)으로부터 유도된 부분의 말단들 사이의 거리(D1, D2)를 증가시킬 수 있다. 예를 들면, 이들 사이의 거리는 5F 이상 또는 3F 이상일 수 있다.
도 7e를 참조하면, 패드를 형성하고자 하는 위치에 원하는 크기의 패드 마스크 패턴(360)을 형성할 수 있다. 도 7e에서 보는 바와 같이 각 패드 마스크 패턴들(360) 사이의 거리를 평행한 두 미세 패턴들 사이의 거리보다 크게 증가시키는 것이 가능하다.
도 7f를 참조하면, 상기 제 2 스페이서 마스크(352) 및 상기 패드 마스크 패턴(360)을 식각 마스크로 하여 상기 식각 타겟막(310)을 식각하여 기판(301) 위에 형성된 목표 패턴(312)을 얻을 수 있다.
도 8a 내지 도 8f는 본 발명 개념의 다른 실시예에 따른, 분리된 미세 패턴의 형성 방법을 순서에 따라 나타낸 평면도이다. 도 8a 내지 도 8f에 사용된 적층 구조는 위의 도 3a 내지 도 3i의 설명에서 이용된 적층 구조 동일한 적층 구조가 사용될 수 있다. 따라서, 여기서는 적층 구조를 구성하는 각 물질막 및 그의 형성 방법에 관하여는 상세한 설명을 생략한다.
도 8a를 참조하면, 제 1 물질막(320) 위에 제 1 몰드 패턴(330)을 형성할 수 있다. 상기 제 1 몰드 패턴(330)은 메인 패턴(332)과 복수의 분리-어시스트 패턴(334a, 334b, 334c, 334d)을 포함할 수 있다.
여기서, 상기 메인 패턴(332)은 y 방향으로 표시된 제 1 방향으로 연장되는 연장부(E)와 상기 연장부보다 더 큰 폭을 갖는 말단부(T)를 포함할 수 있다. 상기 연장부(E)와 상기 말단부(T)는 도 8a에 나타낸 바와 같이 서로 직접 연결될 수 있다.
또한, 상기 분리-어시스트 패턴(334a, 334b, 334c, 334d)은 도 8a에서 보는 바와 같이 상기 말단부(T)에 형성되는 리세스 패턴(334a, 334b)과, 상기 메인 패턴(322)에 이웃하는, 특히 상기 말단부(T)에 이웃하는 보조 패턴(334c, 334d)을 포함할 수 있다. 상기 리세스 패턴(334a, 334b)은 소정의 길이(L1, L2)와 폭(W1, W2)을 가질 수 있다. 또한, 상기 보조 패턴(334c, 334d)도 소정의 길이(L3, L4)와, 메인 패턴(332)과의 거리인 폭(W3, W4)을 가질 수 있다.
특히, 두 리세스 패턴(334a, 334b)은 5F 이상의 거리(D3)를 사이에 두고 배치될 수 있다.
상기 폭(W1, W2, W3, W4)은 각각 독립적으로 최소 피처 크기(minimum feature size)인 F를 기준으로 할 때, 약 1F 내지 약 3F의 크기를 가질 수 있다. 그러나 여기에 한정되는 것은 아니고 상기 폭들(W1, W2, W3, W4)은 이보다 더 큰 크기를 가질 수도 있다. 상기 폭(W1, W2, W3, W4)은 추후에 형성될 제 1 스페이서 마스크의 폭을 고려하여 결정될 수 있다. 즉, 상기 제 1 스페이서 마스크의 폭이 크면 그에 상응하여 상기 폭(W1, W2, W3, W4)도 증가될 수 있다.
상기 분리-어시스트 패턴인 상기 리세스 패턴(334a, 334b)과 보조 패턴(334c, 334d)의 길이(L1, L2, L3, L4)는 추후에 형성하고자 하는, 분리된 미세 패턴의 분리 정도를 고려하여 결정할 수 있다. 즉, 상기 길이(L1, L2, L3, L4)는 다른 패턴과의 오정렬 마진을 충분히 확보할 수 있는 범위 내에서 선택될 수 있다. 이에 관하여는 추후 더욱 상세히 설명한다.
도 8b를 참조하면, 상기 제 1 몰드 패턴(330)의 측벽 상에 제 1 폭의 제 1 스페이서 마스크(342)를 형성할 수 있다. 상기 제 1 스페이서 마스크(342)는 제 1 스페이서 물질막(미도시)을 전면에 콘포말하게 형성한 후 이방성 식각을 수행함으로써 형성할 수 있다. 이에 관해서는 도 3c를 참조하여 상세하게 설명한 바 있으므로 여기서는 추가적인 설명을 생략한다.
상기 제 1 스페이서 마스크(342)는 상기 리세스 패턴(334a, 334b)의 길이(L1, L2)와 폭(W1, W2)에 대하여 상기 리세스 패턴(334a, 334b) 전체를 채우도록 형성될 수 있다. 그러나, 도 4b의 시선 방향인 깊이에 대하여는 상기 제 1 스페이서 마스크(342)가 상기 리세스 패턴(334a, 334b)을 완전히 매립할 필요는 없다. 또, 상기 제 1 스페이서 마스크(342)는 상기 보조 패턴(334c, 334d)의 이격된 폭(W3, W4)에 대하여 상기 메인 패턴(332)과 상기 보조 패턴(334c, 334d) 사이 전체를 채우도록 형성될 수 있다.
도 8c를 참조하면, 상기 제 1 몰드 패턴(330)을 제거한 후 상기 제 1 스페이서 마스크(342)를 식각 마스크로 하여 상기 제 1 물질막(320)을 이방성 식각할 수 있다. 그 결과 제 2 몰드 패턴(322)을 얻을 수 있다. 그런 다음 상기 제 2 몰드 패턴(322)의 측벽 상에 제 2 스페이서 마스크(352)를 형성할 수 있다. 이에 관하여는 도 4c 및 도 5c를 참조하여 설명한 부분에서 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 8d를 참조하면, 상기 제 2 몰드 패턴(322)을 제거한다. 상기 제 2 몰드 패턴(322)의 물질이 SOH인 경우 상기 제 2 몰드 패턴(322)은 산화 분위기에서 애슁을 통해 쉽게 제거할 수 있다. 그런 다음, 상기 제 2 스페이서 마스크(352)를 서로 분리하기 위해, 트리밍 영역(358)을 노출시키는 식각 마스크(미도시)를 통해 트리밍을 할 수 있다. 예를 들면, 상기 분리-어시스트 패턴(334a, 334b, 334c, 334d)으로부터 유도된 부분과 메인 패턴(332)으로부터 유도된 부분을 함께 트리밍할 수 있다. 또는 선택적으로 상기 분리-어시스트 패턴(334a, 334b, 334c, 334d)으로부터 유도된 부분만을 트리밍할 수 있다. 또는 선택적으로 메인 패턴(332)으로부터 유도된 부분만을 트리밍할 수 있다.
구체적인 트리밍 방법은 도 4d 및 도 5d를 참조하여 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 8e를 참조하면, 패드를 형성하고자 하는 위치에 원하는 크기의 패드 마스크 패턴(360)을 형성할 수 있다. 상기 패드 마스크 패턴(360)의 구체적인 형성 방법은 도 4e 및 도 5e를 참조하여 상세히 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 8e에서 보는 바와 같이 각 패드 마스크 패턴(360)은 자신과 접촉하는 미세 패턴에 이웃하여 평행하게 달리던 미세 패턴 사이의 거리가 크게 증가하였음을 알 수 있다. 바꾸어 말하면, 패드 마스크 패턴(360)의 위치에 대한 오정렬 마진이 증가하였다. 상기 오정렬 마진은 도 8a에 나타낸 길이들(L1, L2, L3, L4)과 관계되며 요구되는 오정렬 마진을 고려하여 상기 길이들(L1, L2, L3, L4)을 결정할 수 있다.
도 8f를 참조하면, 상기 제 2 스페이서 마스크(352) 및 상기 패드 마스크 패턴(360)을 식각 마스크로 하여 상기 식각 타겟막(310)을 식각하여 기판(301) 위에 형성된 목표 패턴(312)을 얻을 수 있다.
이상에서 살펴본 바와 같이, 제 1 몰드 패턴(330)에 적절한 분리-어시스트 패턴(334a, 334b, 334c, 334d)을 포함시킴으로써 그로부터 유도되는 미세 패턴들이 패드 마스크 패턴(360)의 오정렬 마진 이상의 거리만큼 서로 분리될 수 있고 QPT를 이용한 초미세 패턴 형성에 있어서도 비교적 용이하고도 신뢰성 높게 패드 마스크 패턴(360)을 형성할 수 있다.
한편, 이와 같이 초미세 패턴을 형성함에 있어서 로딩 효과 또는 리버스 로딩 효과에 의한 영향을 고려할 수 있다. 도 8f에서 이웃하여 평행하게 연장되는 두 미세 패턴은 주변에 패턴 밀도가 너무 낮은 경우 리버스 로딩 효과로 인하여 말단 부분이 서로 접촉하게 되는 경우가 발생할 수 있다. 특히, 도 8f에서와 같이 트리밍된 부분은 특히 리버스 로딩 효과의 발생 우려가 높을 수 있다. 예를 들면, 도 8f의 "a" 부분에 그러한 현상이 발생할 가능성이 높다.
도 9는 이러한 점을 고려하여 패드를 배치한, 본 발명의 다른 실시예를 나타낸 평면도이다. 도 9는 도 8f의 "A" 부분에 대응될 수 있다.
도 9를 참조하면, 도 8f의 패드(360a)의 위치를 변경하여 이웃하여 연장되는 두 미세 패턴의 말단 부근에 위치하게 하면(360b 참조), 상기 패드(360b)에 이웃하여 위치하는 말단 사이의 분리가 보다 개선될 수 있다. 상기 패드(360b)와 그에 이웃하는 말단 사이의 거리(b)는 약 30 nm 내지 약 70 nm일 수 있다.
도 10은 패드의 위치와 그에 이웃하는 말단 사이의 거리에 따른 이웃하는 말단 사이의 분리의 정도를 나타내는 그래프이다. 도 10의 그래프는 두 종류의 패드 타입에 대하여 작성되었는데, 패드 타입 1은 직사각형 형태의 패드이었고, 패드 타입 2는 직사각형으로부터 상기 이웃 말단 방향으로 연장되는 부분을 포함하는 L자형 패드이었다.
도 10에 나타낸 바와 같이 패드와 그에 이웃하는 말단 사이의 거리가 약 30 nm 내지 약 70 nm일 때 라인 말단 사이의 분리 간격이 가장 잘 보장되는 것으로 나타났다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드(1200)의 블록 다이어그램이다.
메모리 카드(1200)는 명령 및 어드레스 신호 C/A를 생성하는 메모리 콘트롤러(1220)와, 메모리 모듈(1210), 예를 들면 1 개 또는 복수의 플래시 메모리 소자를 포함하는 플래시 메모리를 포함한다. 메모리 콘트롤러(1220)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(1223)와, 명령 및 어드레스 신호를 다시 메모리 모듈(1210)에 전송하거나 이들 신호를 메모리 모듈(1210)로부터 수신하는 메모리 인터페이스(1225)를 포함한다. 호스트 인터페이스(1223), 콘트롤러(1224), 및 메모리 인터페이스(1225)는 공통 버스 (common bus)(1260)를 통해 SRAM과 같은 콘트롤러 메모리(1221) 및 CPU와 같은 프로세서(1222)와 통신한다.
메모리 모듈(1210)은 메모리 콘트롤러(1220)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(1210)상의 메모리 소자중 적어도 하나에 데이터를 저장하고 상기 메모리 소자중 적어도 하나로부터 데이터를 검색한다. 각 메모리 소자는 복수의 어드레스 가능한 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작중에 어드레스 가능한 메모리 셀중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 콘트롤러(1220)를 포함하는 메모리 카드(1200)의 각 구성품들, 메모리 콘트롤러(1220)에 포함되는 전자 소자들 (1221, 1222, 1223, 1224, 1225), 및 메모리 모듈(1210)은 본 발명의 기술적 사상에 의한 실시예들에 따른 공정들을 이용하여 형성된 미세 패턴들을 포함하도록 형성될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 메모리 카드(1310)을 채용하는 메모리 시스템(1300)의 블록 다이어그램이다.
메모리 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 버스(1360)를 통해 메모리 카드(1310)에 신호를 전송하고 메모리 카드(1310)로부터 신호를 수신한다. 메모리 카드(1310)와 함께 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함하는 메모리 시스템(1300)의 각 구성품들은 본 발명의 기술적 사상에 의한 실시예들에 따른 공정들을 이용하여 형성된 미세 패턴들을 포함하도록 형성될 수 있다. 메모리 시스템(1300)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD (solid state drives), CIS (CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다.
본 명세서에서 개시된 메모리 시스템들 및 소자들은 예를 들면, BGA (ball grid arrays), CSP (chip scale packages), PLCC (plastic leaded chip carrier), PDIP (plastic dual in-line package), MCP (multi-chip package), WFP (wafer-level fabricated package), WSP (wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 임의의 형태로 패키지될 수 있으며, 상기 예시된 바에 한정되는 것은 아니다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하다.
10: 셀 스트링 12: 메모리 셀
14: 접지 선택 트랜지스터 16: 스트링 선택 트랜지스터
100: 메모리 소자 110: 메모리 셀 어레이
120: X-디코더 블록 130: Y-디코더 블록
140: Y-패스 회로 201: 기판
210, 310: 식각 타겟막 212a: 패드 패턴
212: 목표 패턴 220, 320: 제 1 물질막
222, 322: 제 2 몰드 패턴 230, 330: 제 1 몰드 패턴
240: 제 1 스페이서 물질막 242, 342: 제 1 스페이서 마스크
242a: 제 1 스페이서 마스크 잔사물 250, 350: 제 2 스페이서 물질막
252, 352: 제 2 스페이서 마스크 260, 360: 패드 마스크 패턴
332: 메인 패턴 334, 334a, 334b, 334c, 334d: 분리-어시스트 패턴
358: 개구부 360a, 360b: 패드

Claims (10)

  1. 삭제
  2. 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계;
    상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계;
    상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계;
    상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및
    상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계;
    를 포함하고,
    상기 분리-어시스트 패턴이 상기 메인 패턴에 형성된 리세스 패턴을 포함하는 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  3. 제 2 항에 있어서,
    상기 리세스 패턴인 상기 분리-어시스트 패턴에 있어서, 상기 리세스 패턴의 폭이 1F 내지 3F인 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  4. 제 2 항에 있어서,
    상기 리세스 패턴인 상기 분리-어시스트 패턴이 상기 메인 패턴에 둘 이상 형성되고, 상기 리세스 패턴들 사이의 거리가 5F 이상인 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  5. 삭제
  6. 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계;
    상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계;
    상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계;
    상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및
    상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계;
    를 포함하고,
    상기 분리-어시스트 패턴이 상기 메인 패턴에 이웃하여 형성된 보조 패턴을 포함하고,
    상기 메인 패턴과 상기 보조 패턴 사이의 간격이 1F 내지 3F인 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  7. 제 2 항 또는 제 6 항에 있어서,
    상기 목표 패턴을 형성하는 단계 이전에, 상기 제 2 스페이서 마스크의 일부를 트리밍하는 단계를 더 포함하는 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 2 스페이서 마스크와 적어도 부분적으로 오버랩되는 패드 마스크 패턴을 형성하는 단계를 더 포함하고,
    상기 제 2 스페이서 마스크의 트리밍된 말단 중의 적어도 하나가 상기 패드 마스크 패턴과 30 nm 내지 70 nm 사이의 거리에 위치하는 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  9. 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계;
    상기 제 1 몰드 패턴의 주위에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계;
    상기 제 1 스페이서 마스크를 식각 마스크로 하여 제 2 몰드 패턴을 형성하는 단계;
    상기 제 2 몰드 패턴의 주위에 제 2 폭의 제 2 스페이서 마스크를 형성하는 단계; 및
    상기 제 2 스페이서 마스크를 식각 마스크로 하여 목표 패턴을 형성하는 단계;
    를 포함하고,
    상기 분리-어시스트 패턴이 상기 메인 패턴 내에 형성된 캐비티(cavity) 패턴을 포함하는 것을 특징으로 하는, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
  10. 목표 패턴을 형성할 식각 타겟막 위에 제 1 물질막을 형성하는 단계;
    상기 제 1 물질막 위에 상기 제 1 물질막과 식각 선택성을 갖는 제 2 물질로 이루어지고, 메인 패턴과 분리-어시스트(separation-assist) 패턴을 포함하는 제 1 몰드 패턴을 형성하는 단계;
    상기 제 1 몰드 패턴의 측벽에 제 1 폭의 제 1 스페이서 마스크를 형성하는 단계;
    상기 제 1 몰드 패턴을 제거하는 단계;
    제 2 몰드 패턴을 형성하기 위하여 상기 제 1 스페이서 마스크를 식각 마스크로 하여 상기 제 1 물질막을 식각하는 단계;
    상기 제 2 몰드 패턴의 측벽에 제 2 스페이서 마스크를 형성하는 단계;
    상기 제 2 몰드 패턴을 제거하는 단계; 및
    목표 패턴을 형성하기 위하여 상기 제 2 스페이서 마스크를 식각 마스크로 하여 상기 식각 타겟막을 식각하는 단계;
    를 포함하고,
    상기 분리-어시스트 패턴이, (i) 상기 메인 패턴에 형성된 리세스 패턴; (ii) 상기 메인 패턴에 이웃하여 형성된 보조 패턴; 및 (iii) 상기 메인 패턴 내에 형성된 캐비티(cavity) 패턴; 중의 하나 이상을 포함하고, 상기 메인 패턴과 상기 보조 패턴 사이의 간격이 1F 내지 3F인, 오정렬 마진 이상으로 분리된 미세 패턴의 형성 방법.
KR1020110084059A 2011-08-23 2011-08-23 미세 패턴의 형성 방법 KR101807665B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110084059A KR101807665B1 (ko) 2011-08-23 2011-08-23 미세 패턴의 형성 방법
US13/588,011 US9372401B2 (en) 2011-08-23 2012-08-17 Method of forming micropatterns

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110084059A KR101807665B1 (ko) 2011-08-23 2011-08-23 미세 패턴의 형성 방법

Publications (2)

Publication Number Publication Date
KR20130021658A KR20130021658A (ko) 2013-03-06
KR101807665B1 true KR101807665B1 (ko) 2017-12-12

Family

ID=47742130

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110084059A KR101807665B1 (ko) 2011-08-23 2011-08-23 미세 패턴의 형성 방법

Country Status (2)

Country Link
US (1) US9372401B2 (ko)
KR (1) KR101807665B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102223035B1 (ko) 2014-03-05 2021-03-04 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102192350B1 (ko) 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR20160120964A (ko) 2015-04-09 2016-10-19 삼성전자주식회사 반도체 소자
KR102389816B1 (ko) 2015-08-25 2022-04-22 삼성전자주식회사 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR102250656B1 (ko) * 2015-10-08 2021-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR20170120895A (ko) 2016-04-22 2017-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9991156B2 (en) * 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
KR102467884B1 (ko) * 2018-03-30 2022-11-16 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151668A1 (en) * 2009-12-23 2011-06-23 Tang Sanh D Pitch division patterning techniques

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR20100049334A (ko) 2008-11-03 2010-05-12 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110151668A1 (en) * 2009-12-23 2011-06-23 Tang Sanh D Pitch division patterning techniques

Also Published As

Publication number Publication date
KR20130021658A (ko) 2013-03-06
US9372401B2 (en) 2016-06-21
US20130048603A1 (en) 2013-02-28

Similar Documents

Publication Publication Date Title
KR101807665B1 (ko) 미세 패턴의 형성 방법
JP5939751B2 (ja) 半導体素子の形成方法
KR101927924B1 (ko) 반도체 소자 및 그 반도체 소자의 패턴 형성방법
KR101565796B1 (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101804517B1 (ko) Ｄｐｔ를 이용한 메탈 콘택 형성 방법
JP5833353B2 (ja) 半導体素子及びその製造方法
JP5432636B2 (ja) 半導体素子及び半導体素子のパターン形成方法
JP5719911B2 (ja) ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
JP4271243B2 (ja) 集積回路パターンの形成方法
KR101170289B1 (ko) 반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법
US7604926B2 (en) Method of manufacturing a semiconductor device
US8304886B2 (en) Semiconductor device having integral structure of contact pad and conductive line
US20100173492A1 (en) Method of forming semiconductor device patterns
KR20100104861A (ko) 반도체 소자의 패턴 형성 방법
KR20150104476A (ko) 반도체 소자의 패턴 형성 방법
US9865613B2 (en) Semiconductor devices
JP5524167B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant