KR20070116108A - 포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는패턴들 - Google Patents

포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는패턴들 Download PDF

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Abstract

집적회로(100)의 상이한 크기를 갖는 피쳐들은 두 개의 독립적으로 형성된 패턴들(177 및 230)을 조합하여 형성된 마스크를 사용하여 기판(110)을 에칭함으로써 형성된다. 피치 멀티플리케이션이 제1 패턴(177)의 비교적 작은 피쳐들(175)을 형성하기 위해서 사용되고, 종래의 포토리소그래피가 제2 패턴(230)의 비교적 큰 피쳐들을 형성하기 위해서 사용되었다. 피치 멀티플리케이션은 포토레지스트를 패터닝 하고, 다음에 그 패턴을 비정질 탄소층으로 에칭하여 달성될 수 있다. 측벽 스페이서들(175)는 다음에 비정질 탄소의 측벽들 상에 형성된다. 비정질 탄소가 제거되어, 측벽 스페이서들(175)을 남기며, 이는 제1 마스크 패턴(177)을 정의한다. 바닥 반사-방지 코팅(BARC)은 다음에 평평한 표면을 형성하기 위해서 스페이서들(175) 주위에 성막되고 포토레지스트 층이 BARC 위에 형성된다. 포토레지스트는 다음에 제2 패턴(230)을 형성하기 위해서 종래의 포토리소그래피에 의해 패터닝되고, 이것은 다음에 BARC 로 전사된다.
제1 패턴(177) 및 제2 패턴(230)에 의해 만들어져 결합된 패턴(177, 230)은 아래에 놓인 비정질 실리콘 층(150)에 전사되고, 그 패턴은 BARC 및 포토레지스트 재료를 제거하기 위해 탄소 스트립을 받는다. 결합된 패턴(177, 230)은 다음에 실리콘 산화물 층(155)으로 전사되고 다음에 비정질 탄소 마스크 층(160)으로 전사된다. 상이한 크기의 피쳐들을 갖는, 결합된 마스크 패턴(177, 230)이 다음에 아래에 놓인 기판(110)으로 비정질 탄소 하드 마스크 층(160)을 통하여 에칭된다.
피치, 포토리소그래피, 피치 멀티플리케이션, 스페이서, 피쳐, 비정질 탄소

Description

포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는 패턴들{PITCH REDUCED PATTERNS RELATIVE TO PHOTOLITHOGRAPHY FEATURES}
<관련 출원 참조>
본 출원은 미국 특허법 35조 119(e)항하에 2005년 3월 15일 출원된 가출원 번호 60/662,323의 우선권을 청구한다.
본 출원은 또한 다음과 관련되어 있고, 참조로서 그들 전체가 포함되었다: 2004년 8월 31일 출원된 Abatchev 등의 미국 특허 출원 번호 10/931,772; 2004년 9월 1일 출원된 Abatchev 등의 미국 특허 출원 번호 10/932,993; 2004년 8월 31일 출원된 Tran 등의 미국 특허 출원 번호 10/931,771; 2004년 9월 2일 출원된 Sandhu 등의 미국 특허 출원 번호 10/934,317.
<기술 분야>
본 발명은 일반적으로 집적회로 제조와 관련되어있고, 더욱 구체적으로는, 마스킹(masking) 기법과 관련되어 있다.
증가된 휴대성, 컴퓨팅 능력, 메모리 용량 및 에너지 효율에 대한 요구를 포함하는 많은 요인들의 결과로 인해, 집적회로들은 지속적으로 크기가 줄어들고 있다. 집적회로를 형성하는 피쳐(feature)들의 크기, 예를 들어, 전기적 디바이 스(device)들 및 상호연결선들 또한 끊임없이 줄어들어서 이 크기 감소를 용이하게 한다.
예를 들어, 동적 랜덤 액세스 메모리들(DRAMs), 플래시 메모리, 정적 랜덤 액세스 메모리들(SRAMs), 강유전체 메모리(ferroelectric memory)(FE) 등과 같은 디바이스들 또는 메모리 회로에서 피쳐의 크기가 감소하는 추세는 명백하다. 일례를 들면, DRAM은 통상적으로 메모리 셀들이라고 알려진, 수백만 개의 동일한 회로 요소들을 포함한다. 그것들의 가장 일반적 형태에서, 메모리 셀은 통상적으로 두 개의 전기적 디바이스들: 저장 캐패시터 와 액세스 전계 효과 트랜지스터들로 이루어진다. 각각의 메모리 셀은 데이터의 일 비트(이진 숫자)를 저장할 수 있는 어드레스 가능한 위치이다. 트랜지스터를 통하여 일 비트가 셀에 기입될 수 있고 캐패시터의 전하를 감지하여 판독될 수 있다. 메모리 셀을 구성하는 전기적 디바이스들의 크기들을 감소시키고, 메모리 셀들을 액세스하는 도전 선들의 크기들을 감소시킴으로써, 메모리 디바이스들은 더 작게 만들어질 수 있다. 추가적으로, 더 많은 메모리 셀들을 메모리 디바이스들 내의 주어진 영역에 맞춤으로써 저장 용량들이 증가할 수 있다.
피쳐 크기들의 지속적인 감소는 피쳐들을 형성하기 위해 사용된 기법들에 지금까지보다 더 큰 요구를 한다. 예를 들면, 포토리소그래피(photolithography)는 도전 선들과 같은 피쳐들을 패턴(pattern)하기 위해 일반적으로 사용된다. 피치(pitch)의 개념은 이러한 피쳐들의 크기들을 기술하기 위해 사용될 수 있다. 피치는 두 개의 인접한 피쳐들의 동일한 지점 간의 거리로서 정의된다. 이러한 피쳐 들은 통상적으로 인접한 피쳐들 간의 공간들에 의해 정의되며, 이 공간들은 통상적으로 절연체와 같은 재료에 의해 채워진다. 그 결과로, 피치는 인접하는 피쳐로부터 해당 피쳐를 분리하는 피쳐의 한쪽 측면 상의 공간의 폭과 피쳐의 폭의 합으로 보여질 수 있다. 그러나, 광학적 특성 및 광 또는 방사 파장과 같은 요인들에 기인하여, 포토리소그래피 기법들 각각은 최소 피치를 갖고, 이 최소 피치 아래에서는 특정 포토리소그래픽 기법은 피쳐들을 안정적으로 형성할 수 없다. 따라서, 포토리소그래픽 기법의 최소 피치는 지속 되어온 피쳐의 크기 감소에 장애물이다.
"피치 더블링(pitch doubling)" 또는 "피치 멀티플리케이션(pitch multiplication)"은 최소 피치를 넘어서 포토리소그래픽 기법의 능력을 확장하기 위해 제안된 하나의 방법이다. 도 1A 내지 1F에 피치 멀티플리케이션 방법이 예시되어 있고 Lowrey 등에 허여된 미국 특허 번호 5,328,810에 기술되어 있으며, 그 전체 개시내용은 본 명세서에서 참조로서 포함되었다. 도 1A를 참조하면, 선들(10)의 패턴은 포토레지스트 층 내에서 포토리소그래픽적으로 형성되고, 확장 가능한 재료의 층(20) 위에 놓이고, 차례대로 층(20)은 기판(30) 위에 놓인다. 도 1B에서 도시하는 바와 같이, 패턴은 다음에 층(20)에 대한 에칭(바람직하게는 이방성 에칭)을 이용하여 전사되고, 따라서 플레이스홀더들(placeholders) 또는 주축들(mandrels)(40)을 형성한다. 도 1C에 도시하는 바와 같이, 포토레지스트 선들(10)은 제거될 수 있고, 인접하는 주축들(40) 간의 거리가 증가하도록 주축들(40)은 등방성으로 에칭될 수 있다. 도 1D에 도시하는 바와 같이, 스페이서(spacer) 재료의 층(50)은 이어서 주축들(40) 위에 성막된다. 스페이서들(60), 즉, 또 다른 재료의 측벽들로부터 확장하는 재료 또는 원래부터 확장을 형성한 재료는 다음에 주축들(40)의 양 측면에 형성된다. 도 1E에 도시하는 바와 같이, 스페이서 형성은 수평 표면(70 및 80)으로부터 스페이서 재료를 방향성의 스페이서 에칭에서 차별적으로 에칭함으로써 달성된다. 도 1F에 도시하는 바와 같이, 다음에 잔여 주축들(40)은, 스페이서들(60)만을 남겨둔 채, 제거되며, 이것들은 함께 패터닝을 위한 마스크로서 역할을 한다. 따라서, 주어진 피치가 이전에 하나의 피쳐 및 하나의 간격을 정의하는 패턴을 포함했던 경우, 동일한 폭은 이제 두 개의 피쳐들 및 두 개의 간격들을, 예를 들어, 스페이서(60)에 의해 정의되는 공간들과 함께, 포함한다. 그 결과로, 포토리소그래픽 기법으로 가능한 가장 작은 피쳐 크기가 효과적으로 감소하였다.
위의 예에서 피치는 실질적으로 반이 된 반면, 이 피치의 감소는 관례적으로 피치 "더블링" 또는, 더욱 일반적으로는, 피치 "멀티플리케이션"으로 지칭된다. 따라서, 관례적으로, 어떠한 요인에 의한 피치의 "멀티플리케이션"은 실제로 그 요인에 의해서 피치를 감소시키는 것을 수반한다. 관례적인 용어사용이 본 명세서에서 유지되었다.
스페이서 재료의 층(50)은 통상적으로 단일 두께(90)(도 1D 및 도 1E 참조)를 갖고, 스페이서들(60)에 의해 형성되는 피쳐들의 크기들은 보통 그 두께(90)에 대응하기 때문에, 피치 더블링은 통상적으로 단 하나의 폭을 갖는 피쳐들을 만들어낸다. 그러나, 회로들은 일반적으로 상이한 크기들의 피쳐들을 사용한다. 예를 들어, 랜덤 액세스 메모리 회로들은 통상적으로 회로들의 한 부분에 위치한 메모리 셀들의 어레이들 및 소위 "주변부"에 위치한 논리 회로들을 포함한다. 어레이들에서는, 메모리 셀들은 통상적으로 도전 선들에 의해 연결되고, 주변부에서는, 도전 선들은 통상적으로 어레이들을 로직에 연결하기 위한 랜딩 패드(landing pad)들에 접촉한다. 그러나, 랜딩 패드들과 같은 주변부의 피쳐들은 도전 선들보다 클 수 있다. 추가적으로, 주변부 트랜지스터들을 포함하여 주변부 전기적 디바이스들은 어레이의 전기적 디바이스들보다 클 수 있다. 더욱이, 심지어 만약 주변부의 피쳐들이 어레이의 피쳐와 동일 피치를 갖고 형성된다고 하더라도, 피치 멀티플리케이션에 의해 형성되는 마스크 패턴들이, 패턴된 포토레지스트의 측벽들을 따라 형성되는 것들로 제한될 수 있으므로, 피치 멀티플리케이션 자체는 일부 피쳐들을 정의하는데 요구되는 유연성, 예를 들어, 기하학적 유연성을 제공하지 않는다.
그러한 한계들을 극복하기 위해서, 주변부 및 어레이에서 패턴들을 형성하기 위해 제시된 일부 방법들은 패턴들을 기판의 어레이 영역 및 주변부 영역들로 개별적으로 에칭하는 것을 포함하고 있다. 어레이의 패턴이 첫 번째로 형성되고 하나의 마스크를 사용하여 기판에 전사되고 다음에 주변부의 또 다른 패턴이 형성되고 또 다른 마스크를 사용하여 기판에 개별적으로 전사된다. 그러한 방법들은 기판의 상이한 위치들에서 상이한 마스크들을 사용하여 패턴들을 형성하므로, 랜딩 패드가 상호연결 선에 겹쳐질 때와 같이, 겹쳐지는 패턴들을 요구하는 피쳐를 형성하는 능력에 제한을 받는다. 그 결과로, 피쳐들의 두 개의 독립된 패턴들을 함께 "봉합"하기 위해서 여전히 세 번째 마스크가 필요할 수 있다. 바람직하지 않게, 그러한 세 번째 마스크는 비용 및 공정흐름의 복잡성에 가중되고, 피치 멀티플리케이션 기 법에 의해 정의되는 미세 피쳐들 및 통상적으로 더 큰 주변부 피쳐들 모두를 갖는 마스크를 정렬하는데 있어서 기술적 도전들에 직면할 것이다.
따라서, 상이한 크기의 피쳐들을 형성하는 방법들, 특히 일부 피쳐들이, 특히 피치 멀티플리케이션과 관련하여, 포토리소그래픽 기법의 최소 피치 아래로 형성되는 경우, 상이한 크기의 피쳐들을 형성하는 방법들에 대한 요구가 존재한다.
본 발명의 일 양태에 따라서, 집적회로의 제조방법이 제공된다. 이 방법은 기판위에 복수의 주축들을 형성하는 것을 포함한다. 스페이서들은 주축들의 측벽들에 형성된다. 주축들은 스페이서 패턴을 형성하기 위해 스페이서들과 관련하여 선택적으로 제거된다. 평탄화 재료가 평면의 상위 표면을 형성하기 위해 스페이서들 주위에 성막된다. 패턴이 평탄화 재료에 형성된다. 스페이서 패턴 및 평탄화 재료의 패턴은 아래에 놓인 하드 마스크(hard mask) 층으로 전사되어 상위 하드 마스크 층에 병합된 패턴을 형성한다. 병합된 패턴은 아래에 놓인 하위 하드 마스크 층으로 전사된다. 병합된 패턴은 기판위에 놓인 비정질 탄소층으로 전사된다.
본 발명의 또 다른 양태에 따라서, 집적회로를 형성하기 위하여 방법이 제공된다. 이 방법은 기판 위에 비정질 탄소층을 형성하는 것을 포함한다. 하위 하드 마스크 층은 비정질 탄소층 위에 형성된다. 상위 하드 마스크 층은 하위 하드 마스크 층 상에 형성된다. 임시 층이 상위 하드 마스크 층위에 형성된다. 제1 하드 마스크 층이 임시 층위에 형성된다.
본 발명의 또 다른 양태에 따라서, 반도체 공정을 위한 방법이 제공된다. 이 방법은 위에 놓인 주 마스크 층을 갖는 기판을 제공하는 것을 포함한다. 제1 재료로 형성된 하드 마스크 층은 주 마스크 층위에 놓이고, 제2 재료로 형성된 하드 마스크 층은 제1 재료로 형성된 하드 마스크 층위에 놓이고, 패턴은 제2 재료를 포함하는 하드 마스크 층위에 놓이는 피치가 배가된 스페이서들을 포함한다. 패턴은 제2 재료를 포함하는 하드 마스크 층으로 전사된다. 패턴은 이어서 제1 재료로 형성되는 하드 마스크 층으로 전사된다. 패턴은 다음에 주 마스크 층으로 전사된다.
여전히 본 발명의 또 다른 양태에 따르면, 반도체 제조를 위한 방법이 제공된다. 이 방법은 피치 멀티플리케이션에 의해 제1 패턴을 형성하고, 피치 멀티플리케이션을 사용하지 않고 포토리소그래피를 사용하여 제2 패턴을 독립적으로 형성하는 것을 포함한다. 제1 및 제2 패턴들은 하드 마스크 층으로 동시에 전사된다. 제1 및 제2 패턴들은 다음에 하드 마스크 층으로부터 다른 하드 마스크 층으로 동시에 전사된다. 제1 및 제2 패턴들은 다른 하드 마스크 층으로부터 주 마스크 층으로 동시에 전사된다. 기판은 주 마스크 층을 통하여 처리된다.
본 발명의 또 다른 양태에 따라서, 메모리 디바이스를 형성하기 위한 방법이 제공된다. 이 방법은 비정질 탄소층 위에 놓인 하드 마스크 층위에 피치가 배가된 스페이서들을 포함하는 패턴을 형성하는 것을 포함한다. 패턴은 하드 마스크 층으로 에칭된다. 스페이서들은 패턴 에칭 후 탄소 에칭을 받는다. 스페이서들은 제거되고 패턴은 이어서 하드 마스크 층으로부터 비정질 탄소 층으로 전사된다.
여전히 본 발명의 또 다른 양태에 따라서, 집적회로 제조를 위한 방법이 제공된다. 이 방법은 기판 위에 비정질 탄소층을 형성하고 약 450℃ 미만의 온도에서 비정질 탄소층 상에 하드 마스크 층을 성막하는 것을 포함한다.
본 발명의 또 다른 양태에 따라서, 부분적으로 형성된 집적회로가 제공된다. 부분적으로 형성된 집적회로는 기판과 기판위에 놓인 주 마스크 층을 포함한다. 주 마스크 층은 포토레지스트와는 상이한 재료로 형성된다. 하위 하드 마스크 층은 주 마스크 층위에 놓이고 상위 하드 마스크 층은 하위 하드 마스크 층위에 놓인다. 포토레지스트와는 상이한 마스크 재료는 상위 하드 마스크 층 위에 놓인 제1 평면 내의 제1 패턴을 정의한다. 광학적으로 정의가능한 재료는 상위 하드 마스크 층위의 제2 패턴을 정의한다.
본 발명은 바람직한 실시예들의 상세 설명 및 첨부된 도면들로부터 보다 잘 이해될 수 있으며, 이것은 본 발명을 도시하기 위한 것이고, 한정하기 위한 것이 아니며, 본 발명에서:
도 1A-1F는, 종래기술의 피치 더블링 방법에 따라 도전성 선들을 형성하기 위한 일련의 마스킹 패턴들의 횡단면의 개략적인 측면도들이다.
도 2A는, 본 발명의 바람직한 실시예들에 따라서, 부분적으로 형성된 집적회로의 개략적인 상부 평면이다.
도 2B-2C는, 본 발명의 바람직한 실시예들에 따라서, 도 2A의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도들이다.
도 3A 및 3B는, 본 발명의 바람직한 실시예들에 따라서, 집적회로의 어레이 영역 내에서 포토레지스트 층 내의 선들을 형성한 후, 도 2의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도 및 상부 평면도들이다.
도 4A 및 4B는, 본 발명의 바람직한 실시예들에 따라서, 포토레지스트 층의 선들간의 공간들을 넓힌 후, 도 3A 및 도 3B의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도 및 상부 평면들이다.
도 5는, 본 발명의 바람직한 실시예들에 따라서, 제1 하드 마스크 층을 통하여 에칭한 후, 도 4A 및 4B의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 6은, 본 발명의 바람직한 실시예들에 따라서, 하드 마스크 층으로부터 임시 층으로 패턴을 전사한 후, 도 5의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 7은, 본 발명의 바람직한 실시예들에 따라서, 하드 마스크 층 제거 후, 도 6의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 8은, 본 발명의 바람직한 실시예들에 따라서, 스페이서 재료의 층을 성막한 후, 도 7의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 9A 및 9B는, 본 발명의 바람직한 실시예들에 따라서, 스페이서 에칭 후, 도 8의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도 및 상부의 평면도이다.
도 10은, 본 발명의 바람직한 실시예들에 따라서, 집적회로의 어레이 영역에 스페이서들의 패턴을 남기기 위하여 임시 층의 잔여부분을 제거 후, 도 9A 및 9B의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 11은, 본 발명의 바람직한 실시예들에 따라서, 제거 가능한 평탄화 재료로 스페이서들을 둘러싸고, 스페이서들위에 포토레지스트 층을 형성한 후, 도 10의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 12는, 본 발명의 바람직한 실시예들에 따라서, 집적회로의 주변부 내에 포토레지스트 층의 패턴을 형성한 후, 도 11의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 13은, 본 발명의 바람직한 실시예들에 따라서, 포토레지스트 층으로부터 스페이서들과 동일 레벨의 평탄화 재료로 패턴을 전사한 후, 도 12의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 14는, 본 발명의 바람직한 실시예들에 따라서, 주변부의 패턴과 어레이의 스페이서 패턴을 아래에 놓인 하드 마스크 층으로 에칭한 후, 도 13의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 15는, 본 발명의 바람직한 실시예들에 따라서, 포토레지스트와 패턴된 평탄화 재료를 제거하기 위한 패턴 세정 단계를 행한 후, 도 14의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 16은, 본 발명의 바람직한 실시예들에 따라서, 주변부의 패턴과 어레이의 스페이서 패턴을 아래에 놓인 또 다른 하드 마스크 층으로 에칭한 후, 도 15의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 17은, 본 발명의 바람직한 실시예들에 따라서, 주변부의 패턴과 어레이의 스페이서 패턴을 주 마스크 층으로 전사한 후, 도 16의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 18은, 본 발명의 바람직한 실시예들에 따라서, 주변부 패턴과 스페이서 패턴을 아래에 놓인 기판에 전사한 후, 도 17의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 19는, 본 발명의 다른 바람직한 실시예들에 따라서, 스페이서 제거를 행한 후 기판으로 패턴을 전사하기 전, 도 17의 부분적으로 형성된 집적회로의 횡단면의 개략적인 측면도이다.
도 20은, 본 발명의 바람직한 실시예들에 따라서 형성된, 부분적으로 형성된 집적회로의 어레이와 주변부 모두로 에칭된 패턴의 횡단면의 측면을 스캐닝 전자 현미경(scanning electron microscope)을 통하여 보여지는 도면이다.
도 21A와 도 21B들은, 본 발명의 바람직한 실시예들에 따라서 형성된, 부분적으로 형성된 집적회로의 어레이와 주변부 각각으로 에칭된 패턴의 상부를 스캐닝 전자 현미경을 통하여 보여지는 도면들이다.
상이한 크기의 피쳐의 형성과 관련된 문제들에 부가하여, 피치 더블링 기법들은 스페이서 패턴들을 기판에 전사함에 있어서 어려움에 직면할 수 있음이 발견되어왔다. 패턴들을 전사하는 일반적인 방법들에 있어서, 스페이서들과 아래에 놓인 기판들 모두는 에칭액에 노출되고, 기판 재료를 차별적으로 에칭하여 없애버린다. 그러나, 에칭액은, 비록 낮은 레이트이기는 하지만, 스페이서들 또한 에칭되 어 없어지게 할 수 있다. 따라서, 아래에 놓인 재료에 패턴을 전사하는 과정에 걸쳐서, 에칭액은 패턴 전사가 완료되기 이전에 스페이서들을 에칭되어 없어지게 할 수 있다. 이러한 어려움들은 피쳐 크기를 줄이려는 경향에 의해 악화되었으며, 예를 들어, 이러한 경향은 점점 더 보다 높은 깊이 대 폭 비를 갖는 트렌치를 형성할 필요가 있게 한다. 따라서, 상이한 피쳐 크기들을 갖는 구조를 생성하는데 있어서의 어려움과 함께, 패턴 전사 제한들은 피치 멀티플리케이션 원리를 집적회로 제조에 적용하는 것을 심지어 더 어렵게 만든다.
이러한 어려움들의 관점에서, 본 발명의 바람직한 실시예들은 개선된 패턴 전사를 가능하게 하고, 피치 멀티플리케이션과 함께 상이한 크기를 갖는 피쳐들의 형성을 가능하게 한다. 바람직한 실시예들에 따른 방법의 제1 단계에서, 기판처리를 위한 마스크 형성이 가능하도록 재료의 층들의 적절한 배열이 형성된다. 바람직한 실시예들에 따른 방법의 제2 단계에서, 포토리소그래피와 피치 멀티플리케이션이 바람직하게 사용되어 스페이서들에 의해 정의된 제1 패턴을 형성한다. 이것은 통상적으로 칩(chip)의 하나의 영역, 예를 들어, 메모리 칩의 어레이 내의 하나의 크기의 피쳐들을 형성한다. 제3 단계에서는, 제1 패턴을 형성하는 피쳐들 위에 또는 주위에 형성된 마스크 층의 제2 패턴을 형성하기 위해서 포토리소그래피가 행해진다. 이러한 포토리소그래피를 허용하도록, 또 다른 포토레지스트 층이 스페이서들 주위에 형성되거나, 또는 더욱 바람직하게, 스페이서들이 평탄화 재료로 둘러쌓이고, 포토레지스트 층이 평탄화 재료위에 바람직하게 형성된다. 제2 패턴은 제1 패턴과 완전히 또는 부분적으로 겹쳐질 수 있거나, 또는, 일부 바람직한 실시예 들에서는, 칩의 완전히 상이한 영역, 예를 들어, 메모리 칩의 주변부에 존재할 수 있다.
제4 단계에서는, 제1 및 제2 패턴 모두가 아래에 놓인 주 마스킹 층에 전사되고, 이것은 바람직하게는 아래에 놓인 기판에 대해 차별적으로 에칭될 수 있다. 주 마스킹 층은 기판에 패턴을 전사하기 위해 바람직하게 사용되므로, 이 층에 형성된 패턴들이 윤곽이 분명하도록 이 층의 구조적 및 화학적 무결성을 유지하기 위해서 다양한 예방책들이 바람직하게 취해져야 한다.
그러하듯이, 제1 및 제2 패턴들이 연속적으로 두 개의 하드 마스크 층들에 전사하고 다음에 주 마스킹 층으로 전사함으로써 패턴 전사가 달성된다. 평탄화 층 또는 포토레지스트 층을 통하여 에칭을 행하면 포토레지스트 재료 및/또는 평탄화 재료의 중합을 야기할 수 있다. 이 중합은 패턴 피쳐들 주변에 피착물들을 남길 수 있고, 그에 의해 제1 및/또는 제2 패턴들의 피쳐들을 왜곡시킨다. 이러한 왜곡은 피치 멀티플리케이션이 통상적으로 사용된 작은 피치들을 고려하면 특히 문제가 있다. 그 결과로, 제1 및 제2 패턴들을 상위 하드 마스크 층으로 에칭한 후, 평탄화 재료, 포토레지스트 및 임의의 중합된 평탄화 재료 또는 포토레지스트를 제거하기 위해 세정단계가 바람직하게 행해진다. 평탄화 재료, 포토레지스트 및 아래에 놓인 주 마스킹 층은 바람직하게는 모두 탄소 기반의 재료들이기 때문에, 세정은 주 마스킹 층을 원치않게 에칭할 수 있다. 이것은 특히, 주 마스킹 층을 제어할 수 없게 에칭할 수 있고 통상적으로 윤곽이 분명한 피쳐들을 형성할 수 없는 등방성 에칭을 사용하여 세정이 달성되는 경우 중요하다. 따라서, 하위 하드 마스 크 층이 바람직하게 사용되어 세정단계 중에 주 마스킹 층을 보호한다.
더욱이, 하위 하드 마스크 및, 더욱 바람직하게는, 하위 및 상위 하드 마스크 모두는 저온 성막 공정들에 의해 바람직하게 형성되며, 바람직하게 약 550℃ 미만에서, 더욱 바람직하게는, 약 450℃ 미만에서, 가장 바람직하게는, 약 400℃ 미만에서 행해진다. 이러한 저온에서의 처리는 주 마스킹 층의 무결성 유지를 유리하게 도우며, 특히 층이 비정질 탄소로 형성된 경우에 도움이 된다. 예를 들면, 비정질 탄소가 보다 고온에 노출될 경우, 원치 않는 애싱(ashing)이 발생할 수 있다.
따라서, 주 마스킹 층으로서 바람직한 재료는 비정질 탄소이다. 스페이서로서 바람직한 재료는 실리콘, 실리콘 질화물 또는 실리콘 산화물을 포함한다. 다른 실시예들에서는, 스페이서들 및 주 마스킹 층의 재료가 뒤바뀔 수 있다. 상위 하드 마스크 층은, 상술한 바와 같이, 저온에서 성막될 수 있는 재료로 바람직하게 형성되고, 스페이서들, 하위 하드 마스크 층 및 상위 하드 마스크 층 위에 놓인 재료 외의 임의의 재료와 관련하여 차별적으로 에칭 가능하다. 하위 하드 마스크 층은 또한 저온에서 성막될 수 있는 재료로 바람직하게 형성되고, 주 마스킹 층 및 상위 하드 마스크 층과 관련하여 차별적으로 에칭 가능하다. 스페이서들 및 하위 하드 마스크 층은 상이한 재료들로 형성될 수 있으나, 바람직하게는 공정 및 공정 화학 반응을 단순화하기 위해 동일한 재료로 형성된다. 예를 들면, 일부 실시예들에서, 상위 하드 마스크 층은, 예를 들어, 실리콘으로 형성되는 반면, 스페이서들 및 하위 하드 마스크 층은 산화막, 예를 들어, 실리콘 산화막으로 형성될 수 있고 또는 그 반대도 가능하다. 제1 및 제2 패턴들은 다음에 하나 또는 두 개의 하드 마스크 층들로부터 주 마스킹 층으로 전사된다.
제1 및 제2 패턴들은 다음에 단일 공정에서 주 마스킹 층으로부터 아래에 놓인 기판으로 바람직하게 전사된다. 따라서, 일부는 패터닝에 사용된 포토리소그래픽 기법의 최소 피치보다 작은 피치를 갖는, 상이한 크기를 갖는 피쳐들을 형성하는 패턴들이 형성될 수 있고, 이러한 패턴들은 아래에 놓인 기판으로 성공적으로 전사된다. 더욱이, 제2 패턴은 제1 패턴과 실질적으로 동일 공간에 있는 층에 초기에 바람직하게 형성되므로, 제2 패턴은 제1 패턴과 겹쳐질 수 있다. 그 결과로, 도전 선들 및 랜딩 패드들 또는 주변부 트랜지스터들과 같은 포토리소그래픽 한계의 양 측면 상의 상이한 크기의 겹쳐진 피쳐들은 유리하게 형성될 수 있다.
바람직하게, 주 마스킹 층은 직접적으로 기판 위에 놓이고, 에칭 선택도로 인하여, 1차적으로 기판을 패턴하기 위한 마스크로서 사용되는 마스킹 층이다. 특히, 주 마스킹 층은 바로 위에 놓인 하드 마스크 재료 및 기판 재료 모두와 관련하여 좋은 에칭 선택도를 허용하는 재료로 바람직하게 형성되고, 그에 따라: 하드 마스크 층의 스페이서 패턴이 효과적으로 전사되도록 허용하고; 주 마스킹 층이 기판의 손상 없이 선택적으로 제거되도록 허용하고; 주 마스킹 층의 패턴이 기판으로 효과적으로 전사되도록 허용한다. 다른 실시예들에서는, 특히 기판이 비교적 간단하고 하드 마스크 재료와 관련하여 선택적으로 에칭될 수 있는 경우, 제1 및 제2 패턴들은 하드 마스크, 예를 들어, 상술한 하위 하드 마스크를 사용하여 기판에 직접적으로 전사될 수 있다.
상술한 바와 같이, 패턴들을 전사하는 일반적인 방법들에서, 마스크 및 아래에 놓인 기판은 에칭액에 노출되고, 패턴 전사가 완료되기 전에 마스크가 에칭되어 없어지게 할 수 있다. 이러한 어려움들은 기판이 에칭되어야할 상이한 복수의 재료들을 포함하는 경우 악화된다. 산화물, 질화물 및 실리콘을 포함하는 다양한 재료들과 관련한 훌륭한 에칭 선택도로 인하여, 주 마스킹 층은 비정질 탄소로 바람직하게 형성되며, 더욱 바람직하게는, 투명한 탄소(transparent carbon)로 형성된다.
주 마스크 층이 패턴 전사가 완료되기 전에 에칭되어 없어지지 않도록 바람직하게 적절히 두꺼운 반면, 기판 에칭시에 스페이서들 및 상위 및 하위 하드 마스크 층들 또한 통상적으로 주 마스크 층 위에 놓인다는 것이 이해될 것이다. 그러나, 만약 주 마스크 층이 특히 두껍고 및/또는 마스크 피쳐들이 매우 얇은 경우, 마스크 내의 비교적 높고 얇은 피쳐들은 구조적으로 안정적이지 못할 수 있다. 그 결과로, 마스크 피쳐들은 형태가 손상될 수 있고 불안정할 수 있다. 따라서, 기판으로의 패턴의 전사 전에 마스크 피쳐들의 프로파일(profile)을 곧게 하고 안정화하기 위해 선택적인 스페이서 또는 스페이서 및 하드 마스크 제거가 행해질 수 있다. 다른 실시예들에서, 하나 또는 두 개의 하드 마스크 층들이 기판으로의 패턴의 전사 전에 제거될 수 있다.
패턴이 전사되는 "기판"은 단일 재료의 층, 상이한 재료들의 복수의 층들, 내부에 상이한 재료들의 영역들 또는 구조들 등을 갖는 층들 또는 층을 포함할 수 있다는 것이 이해될 것이다. 이러한 재료들은 반도체, 절연체, 도체 또는 그것들 의 조합들을 포함할 수 있다. 예를 들어, 기판은 텅스텐, 알루미늄 또는 구리 층 또는 그 조합들과 같은 금속 층, 도핑된 폴리실리콘, 전기적 디바이스 활성 영역 또는 실리사이드를 포함할 수 있다. 일부 실시예들에서는, 아래에 기술된 마스크 피쳐들은 기판의 상호연결들과 같은 도전성 피쳐들의 바람직한 배치에 직접적으로 대응할 수 있다. 다른 실시예들에서는, 기판은 절연체일 수 있고, 마스크 피쳐들의 위치는 다마신 금속화(damascene metalization)와 같은, 절연체의 원하는 위치에 대응할 수 있다. 기판에 형성된 구조들의 예들은 게이트 적층들과 얕은 트렌치 분리 구조들을 포함한다.
본 명세서에서 기술된 단계들의 어떠한 단계에서도, 상위 레벨로부터 하위레벨로 패턴을 전사하는 것은 일반적으로 상위 레벨의 피쳐들에 대응하는 하위 레벨의 피쳐들을 형성하는 것을 수반한다. 예를 들어, 하위 레벨의 선들의 경로는 일반적으로 상위 레벨의 선들의 경로를 따를 것이고, 하위 레벨의 다른 피쳐들의 위치는 상위 레벨의 유사한 피쳐들의 위치에 대응할 것이다. 그러나, 피쳐들의 정확한 형태들 및 크기들은 상위 레벨로부터 하위 레벨까지 변화할 수 있다. 예를 들어, 아래에 기술된 실시예들에서 제1 레지스트(resist) 마스크를 슈링킹(shrinking)하는 예로부터 보여질 수 있듯이, 에칭 화학 조성들 및 조건들에 따라서 전사된 패턴을 형성하는 피쳐들간의 크기들 및 상대적 간격들은 동일한 초기 "패턴"과 닮아있는 채로 상위 레벨의 패턴에 대해 증가될 수 있거나 또는 감소될 수 있다. 따라서, 심지어 피쳐들의 치수의 일부 변화에도, 전사된 패턴은 초기 패턴과 여전히 동일한 패턴으로 간주된다. 반대로, 마스크 피쳐들 주위에 스페이서 들을 형성하는 것은 패턴을 변화시킬 수 있다.
전체에 걸쳐 유사한 참조번호들이 유사한 부분들을 나타내는 도면들에 대한 참조가 지금부터 이루어질 것이다. 이러한 도면들은 스케일에 따라 그려질 필요는 없다는 것이 이해될 수 있을 것이다.
바람직한 실시예들에 따른 방법들의 첫번째 단계에서, 기판 처리를 위한 마스크의 형성을 가능하게 하는 재료들의 층들의 배열이 형성된다.
도 2A는 집적회로(100)의 일부분의 상부를 도시한다. 바람직한 실시예들이 임의의 집적회로를 형성하기 위해 사용될 수 있으므로, DRAM, ROM 또는 NAND 플래시 메모리를 포함하는 플래시 메모리와 같은 휘발성 및 비휘발성 메모리 디바이스에 대한 메모리 셀 어레이들, 또는 로직 또는 게이트 어레이를 갖는 집적회로를 포함하는 전기적 디바이스들의 어레이를 갖는 디바이스들을 형성하는데 특히 유리하게 적용된다. 예를 들어, 로직 어레이는 메모리 어레이와 유사한 코어 어레이 및 지원 로직들이 구비된 주변부를 갖는 FPGA(field programmable gate array)가 될 수 있다. 결과적으로, 집적회로(100)는, 예를 들어, 메모리 칩 또는 프로세서가 될 수 있으며, 이는 로직 어레이 및 임베디드(embedded) 메모리 양쪽을 포함할 수 있거나, 또는 로직 또는 게이트 어레이를 갖는 임의의 다른 집적회로를 포함할 수 있다.
도 2A를 계속해서 참조하면, 중심 영역(102), "어레이"는 주변 영역(104), "주변부"에 의해 둘러싸여 있다. 완전히 형성된 집적회로(100)에서는, 어레이(102)가 통상적으로 트랜지스터들 및 캐패시터들과 같은 전기적 디바이스들 및 도전 선 들로 밀집되어 배치될 것을 이해하게 될 것이다. 메모리 디바이스에서, 전기적 디바이스들은 복수의 메모리 셀들을 형성하고, 이것은 보통 워드라인들(word lines) 및 비트라인들(bit lines)의 교차점에서 규칙적인 격자패턴으로 배열된다. 바람직하게는, 피치 멀티플리케이션은, 후술한 바와 같이, 어레이(102)의 트랜지스터들과 캐패시터들의 행들/열들과 같은 피쳐들을 형성하기 위해 사용될 수 있다. 반대로, 주변부(104)는 통상적으로 어레이(102) 내의 피쳐들보다 더 큰 피쳐들을 포함한다. 주변부(104)에 위치한 로직 회로들의 기하학적 복잡성이 피치 멀티플리케이션을 어렵게 만드는 반면, 어레이 패턴들의 통상적인 규칙적인 격자는 피치 멀티플리케이션에 도움이 되기 때문에, 주변부(104)의 로직 회로와 같은 피쳐를 패턴하기 위해 피치 멀티플리케이션보다 종래의 포토리소그래피가 바람직하게 사용될 수 있다. 이외에도, 주변부의 일부 디바이스들은 전기적 제약들에 기인하여 더 큰 기하학적 형태를 요구하고, 따라서 그러한 디바이스에 대한 종래의 포토리소그래피보다 피치 멀티플리케이션이 덜 바람직하도록 만든다. 상대적 스케일에서의 가능한 차이들 이외에, 집적회로(100) 내의 주변부(104) 및 어레이(102) 영역들의 상대적 위치들, 및 수는 도시된 상태로부터 변화할 수 있다는 것을 당업자라면 이해될 것이다.
도 2B는 부분적으로 형성된 집적회로(100)의 횡단면의 측면도이다. 다양한 마스킹 층들(120-160)이 기판(110)위에 바람직하게 제공되었다. 층들(120-160)은, 후술한 바와 같이, 기판(110)을 패터닝하기 위한 마스크를 형성하기 위해 에칭될 것이다.
기판(110)위에 놓인 층들(120-160)을 위한 재료들이 본 명세서에서 기술한 다양한 패턴 형성 및 패턴 전사 단계를 위한 화학 조성 및 공정 조건의 고려에 기초하여 바람직하게 선택된다. 최상층의 선택적으로 정의가능한 층(120)과 기판(110) 사이의 층들은 선택적으로 정의가능한 층(120)으로부터 얻어낸 패턴을 기판(110)으로 전사하는 기능을 하기 때문에, 선택적으로 정의가능한 층(120)과 기판(110) 간의 층들(130-160)은 다른 노출된 재료들에 대해 선택적으로 에칭될 수 있도록 바람직하게 선택된다. 해당 재료에 대한 에칭 레이트가 주위의 재료들의 에칭 레이트보다 적어도 약 2-3배 크고, 바람직하게는 적어도 약 10배 크고, 더욱 바람직하게는 적어도 약 20배 크고, 가장 바람직하게는 적어도 약 40배 큰 경우, 재료가 선택적으로 또는 차별적으로 에칭된다는 것이 이해될 것이다. 주 하드 마스크 층(160)위에 놓인 층들(120-155)의 목적은 윤곽이 분명한 패턴들이 그 층(160)에 형성되도록 허용하는 것이기 때문에, 만약 적절한 재료들, 화학 조성들 및/또는 공정 조건들이 사용된다면, 층들(120-155)중 하나 이상의 층들이 생략될 수 있거나 또는 대체될 수 있다. 예를 들어, 층(130)은, 후술한 바와 같이, 그 층의 해상도 강화 특성들을 원하지않는 일부 실시예들에서 생략될 수 있다.
도시된 실시예에서, 선택적으로 정의가능한 층(120)은 제1 하드 마스크, 또는 에칭 스톱(etch stop)인 층(130)위에 놓이고, 이 층(130)은 임시 층(140)위에 놓이며, 임시 층(140)은 제2(상위) 하드 마스크, 또는 에칭 스톱인 층(150)위에 놓이고, 이 층(150)은 제3(하위) 하드 마스크 층(155)위에 놓이고, 이 층(155)은 주 마스크 층(160)위에 놓이고, 주 마스크 층(160)은 마스크를 통하여 처리되어질(예를 들어, 에칭 되는) 기판(110) 위에 놓인다. 바람직하게는, 기판(110)을 처리하 는데 관여하는 마스크는 제3 하드 마스크 층(155) 또는 주 마스크 층(160)에 형성된다.
도 2B를 계속해서 참조하면, 선택적으로 정의가능한 층(120)은 바람직하게는 광학적으로 정의가능한, 예를 들어, 본 기술분야에 알려진 임의의 포토레지스트를 포함하는 포토레지스트로 형성된다. 예를 들어, 포토레지스트는 157nm, 193nm, 248nm 또는 365nm 파장 시스템들, 193nm 파장 이머젼(immersion) 시스템들, 극 자외선 시스템들(13.7nm 파장 시스템들을 포함함) 또는 전자 빔 리소그래픽 시스템들과 호환하는 임의의 포토레지스트가 될 수 있다. 추가적으로, 마스크리스(maskless) 리소그래피, 또는 마스크리스 포토리소그래피가 선택적으로 정의가능한 층(120)을 정의하기 위해 사용될 수 있다. 바람직한 포토레지스트 재료들의 예들은 ArF(argon fluoride) 민감성의 포토레지스트, 즉, ArF 광원과 사용하기에 적합한 포토레지스트, 및 KrF(krypton fluoride) 민감성의 포토레지스트, 즉, KrF 광원과 사용하는데 적합한 포토레지스트를 포함한다. ArF 포토레지스트들은 바람직하게는 비교적 단파장 광, 즉, 193nm 을 이용하는 포토리소그래피 시스템들과 사용된다. KrF 포토레지스트들은 바람직하게 248nm 시스템들과 같은 보다 긴 파장의 포토리소그래피 시스템들과 사용된다. 다른 실시예들에서, 층(120) 및 임의의 후속하는 레지스트 층들은 나노-임프린트 리소그래피(nano-imprint lithography)에 의해, 예를 들어, 레지스트를 패턴하기 위해 몰드(mold) 및 기계적 힘을 사용하는 것에 의해 패턴될 수 있는 레지스트로 형성될 수 있다.
제1 하드 마스크 층(130)의 재료는 무기물 재료를 바람직하게 포함한다. 예 시적인 재료들은 실리콘 산화물(silicon oxide)(SiO2), 실리콘 또는 실리콘-리치 실리콘 질산화막(silicon-rich silicon oxynitride)과 같은 유전체 반사방지 코팅(DARC)을 포함한다. 바람직하게, 제1 하드 마스크 층(130)은 유전체 반사 방지 코팅(DARC)이다. 제1 하드 마스크 층(130)에 DARCs를 이용하는 것은 포토리소그래픽 기법의 해상도 한계들 근처의 피치들을 갖는 패턴을 형성하는데 있어 특히 이점을 가질 수 있다. DARCs는 광 반사를 최소화 함으로써 해상도를 강화시킬 수 있고, 따라서 포토리소그래피가 패턴의 에지(edge)를 정의할 수 있는 정밀도를 증가시킨다.
임시 층(140)은, 상술한 바와 같이, 바람직한 하드 마스크 재료들에 대해 매우 높은 에칭 선택도를 제공하는 비정질 탄소로 바람직하게 형성된다. 더욱 바람직하게는, 비정질 탄소는 광에 대해 매우 투명하고, 얼라인먼트에 사용되는 광의 파장들에 대해 투명하다는 것에 의해 포토 얼라인먼트(photo alignmnet)에 대해서 추가의 개선점을 제공하는 비정질 탄소의 형태이다. 그러한 투명한 탄소를 형성하기 위한 성막 기법이 A. Helmbold, D. Meissner, Thin Solid Film, 283(1996) 196-203 에서 발견될 수 있으며, 그 전체 개시내용은 본 명세서에 참조로서 포함되었다.
제2 및 제3 하드 마스크 층들(150 및 155)을 위한 재료들의 조합이 스페이서들 및 아래에 놓인 층(160)에 사용된 재료에 따라서 바람직하게 선택된다. 아래에 논의되었듯이, 층(160)은 비정질 탄소로 바람직하게 형성된다. 다른 재료들의 예 시적인 조합들이 아래의 표에 나열되어 있다.
Figure 112007073796025-PCT00001
산화물은 바람직하게는 실리콘 산화물의 형태이고 질화물은 통상적으로 실리콘 질화물이다. 스페이서 재료가 탄소인 경우, 임시층은 바람직하게는 탄소에 대해 차별적으로 에칭 가능한 재료들이다. 예를 들면, 임시층은 실리콘을 포함하는 재료로 형성될 수 있다. 적절한 에칭 화학 조성들 및 인접 재료들의 선택에 따라서, 다른 하드 마스크 재료들의 예들은 비정질 탄소 및 에칭 가능한 고유전체(high-k) 재료들을 포함한다.
도시된 실시예에서, 제2 하드 마스크 층(150)은 실리콘, 예를 들어, 비정질 실리콘으로 형성된다. 제3 하드 마스크 층(155)은 실리콘 산화물, 예를 들어, 낮은 실란 산화물(low silane oxide)(LSO)로 형성된다. LSO는 비교적 낮은 실란 플로우(flow) 및 비교적 높은 N2O 전구체 플로우에 의한 화학 기상 성막에 의해 형성된다. 유리하게, 그러한 성막은, 층(160)이 온도에 민감한 재료로 형성되는 경우에, 아래에 놓인 주 마스크 층(160)에 대한 손상을 막기 위해서 비교적 낮은 온도에서 행해질 수 있는데, 예를 들어, 약 550℃ 미만 그리고, 더욱 바람직하게는, 약 400℃ 미만에서 행해질 수 있다. 산화물들은 통상적으로 질화물들보다는 실리콘에 대해 더 큰 선택도를 갖고 에칭될 수 있다. 예를 들어, 질화물들에 대한 에칭 화학 조성들은 통상적으로 비정질 실리콘보다 약 3배 빠른 레이트로 질화물들을 제거하는 반면, 산화물들에 대한 에칭 화학 조성들은 비정질 실리콘보다 10배 이상 빠른 레이트로 산화물들을 제거할 수 있다. 그 결과로, 제2 하드 마스크 층이 비정질 실리콘으로 형성될 때, 스페이서들 및 제3 하드 마스크 층 모두 동일 재료인 산화물로 바람직하게 형성된다.
상술한 바와 같이, 많은 재료들에 대한 비정질 탄소의 훌륭한 에칭 선택도에 기인하여 주 마스크 층(160)은 비정질 탄소로 바람직하게 형성된다. 상술한 바와 같이, 복수의 재료들 또는 재료들의 복수의 층들을 포함하는 기판(110)과 같은 기판들을 에칭하기가 어려운 패턴들을 전사하거나, 또는 작고 높은 애스펙트(aspect) 비를 갖는 피쳐를 형성하는데 비정질 탄소가 특히 유리하다.
다양한 층들에 대해 적절한 재료들을 선택하는 것에 부가하여, 층들(120-160)의 두께는 본 명세서에서 기술된 에칭 화학 조성들 및 공정 조건들과의 호환성에 따라서 바람직하게 선택된다. 위에서 논의한 바와 같이, 아래에 놓인 층들을 선택적으로 에칭하여 위에 놓인 층으로부터 아래에 놓인 층으로 패턴을 전사할 때, 양측 층들로부터의 재료들이 어느 정도 제거된다. 따라서, 상위층은 패턴 전사과정에 걸쳐서 에칭되어 없어지지 않도록 충분히 바람직하게 두껍다.
도시된 실시예에서, 광학적으로 정의가능한 층(120)은 바람직하게는 약 50-300nm 두께이고, 더욱 바람직하게는 약 200-250 nm 두께이다. 층(120)이 포토레지스트인 경우에, 층(120)을 패턴하는데 사용된 광의 파장에 따라서 이 두께는 달라진다는 것이 이해될 것이다. 약 50-300nm 두께 및, 더욱 바람직하게는, 약 200- 250nm 두께가 특히 248nm 파장 시스템들에서 유리하다.
제1 하드 마스크 층(130)은 바람직하게는 약 10-40nm 두께이고, 더욱 바람직하게는 약 15-30nm 두께이다. 임시 층(140)은 바람직하게는 약 50-200nm 두께이고, 더욱 바람직하게는 약 80-120nm 두께이다. 제2 하드 마스크 층(150)은 바람직하게는 약 20-80nm 두께이고, 더욱 바람직하게는 약 30-50nm 두께이고 제3 하드 마스크 층(155)는 바람직하게는 약 10-50nm 두께이고, 더욱 바람직하게는 약 20-30nm 두께이다.
상술한 바와 같이, 주 마스크 층(160)의 두께는 기판을 에칭하기 위한 에칭 화학 조성들의 선택도에 기초하고 그리고 기판의 재료들 및 복잡성에 기초하여 바람직하게 선택된다. 유리하게도, 바람직하게 약 100-500nm 및, 더욱 바람직하게는, 약 200-300nm의 두께가 전사중에 에칭되어야 할 복수의 상이한 재료들을 갖는 기판들을 포함하는 다양한 기판들에 패턴을 전사하기에 특히 효과적이다.
예를 들어, 도 2C는 제어 게이트 적층들을 형성하기 위해서 에칭될 수 있는 복수의 층들을 포함하는 예시적 기판(160)을 도시한다. 실리사이드(silicide) 층(110a)은 폴리실리콘(polysilicon) 층(110b)위에 놓이고, 층(110b)은 산화물-질화물-산화물(ONO) 복합물 층(110c)위에 놓이고, 층(110c)은 폴리실리콘 층(110d)위에 놓인다.
본 명세서에서 논의된 다양한 층들이 다양한 방법들에 의해서 형성될 수 있다. 예를 들어, 스핀-온-코팅(spin-on coating) 공정은 광학적으로 정의가능한 층들을 형성하기 위해 사용될 수 있다. 화학적 기상 성막과 같은 다양한 기상 성막 공정들이 하드 마스크 층들을 형성하기 위해 사용될 수 있다.
바람직하게, 특히 주 마스크 층(160)이 비정질 탄소로 형성되는 경우에, 주 마스크 층(160) 위에 하드 마스크 층 또는, 예를 들어, 스페이서 재료와 같은 임의의 다른 재료들을 성막하기 위해 저온 화학적 기상 성막(CVD) 공정이 사용될 수 있다.
유리하게도, 제2 및 제3 하드 마스크 층들(150 및 155)은 약 550℃ 미만의 온도에서 성막될 수 있고, 더욱 바람직하게는 약 450℃ 미만, 가장 바람직하게는 400℃ 미만에서 성막될 수 있다. 그러한 저온 성막 공정은 비정질 탄소층(들)의 화학적 또는 물리적 분열을 막기에 유리하다.
예를 들어, LSO는, 예를 들어, 층들(150 또는 155) 중 하나를 형성하기 위해, PECVD(plasma enhanced CVD) 공정에 의해 성막될 수 있다. 본 기술분야에 알려진 바와 같이, 다양한 제조업체들에 의해 제조된 다양한 프로세싱 시스템들이 공정을 행하기 위해 사용될 수 있다. 적절한 반응기 시스템의 제한적이지 않은 예가 Applied Materials' ProducerTM 시스템이다. 공정 조건들의 하나의 예에서, SiH4가 바람직하게 반응기로 약 50-250 sccm의 레이트로 흘러들어가고, 더욱 바람직하게는 약 150 sccm으로 흘러들어간다. N2O는 약 400-1000 sccm의 레이트로 반응기로 흘러들어가며, 더욱 바람직하게는 약 750 sccm의 레이트로 흘러들어가고, 약 2500-4000 sccm의 레이트로 He이 반응기로 흘러들어가고, 더욱 바람직하게는 약 3500 sccm의 레이트로 흘러들어간다. 반응기 내부의 압력은 바람직하게는 약 4-8 torr로 유지되 며, 더욱 바람직하게는 약 6.5 torr로 유지된다. RF 전력은 바람직하게는 약 50-200 와트이고, 더욱 바람직하게는 약 110와트이다. 간격은 바람직하게는 약 400-600 mil이고, 더욱 바람직하게는 약 450 mil이다. 유리하게도, LSO는 약 250-450℃의 온도에서 성막될 수 있고, 그리고 더욱 바람직하게는 약 375℃에서 성막될 수 있다는 것이 발견되었다.
비정질 실리콘, 예를 들어, 층들(150 또는 155) 중 다른 층을 형성하기 위한 비정질 실리콘은 PECVD 공정에 의해 저온에서 성막될 수도 있다. 일례에서, SiH4 및 He는 Applied Materials' ProducerTM 시스템의 반응기로 전달된다. SiH4는 바람직하게는 약 80-300 sccm으로 흐르고, 더욱 바람직하게는 약 150 sccm으로 흐른다. He은 약 400-300 sccm으로 흐르고, 더욱 바람직하게는 약 1800 sccm으로 흐른다. 반응기 내의 압력은 바람직하게는 3-5 torr이고, 더욱 바람직하게는 약 3.5 torr이고 RF 전력은 바람직하게는 약 50-200 와트이고, 더욱 바람직하게는 약 100 와트이다. 간격은 바람직하게는 약 400-600 mil이고, 더욱 바람직하게는 약 450 mil이다. 유리하게도, 비정질 실리콘은 약 250-450℃의 온도에서 성막될 수 있으며, 더욱 바람직하게는 약 375℃에서 성막될 수 있다.
추가적으로, 비정질 탄소 층들은 탄소 전구체들로서 탄화수소 화합물(hydrocarbon compound) 또는 그러한 화합물들의 혼합물들을 사용한 화학적 기상 성막에 의해 형성될 수 있다. 예시적인 전구체들은 프로필렌(propylene), 프로핀(propyne), 프로판(propane), 부탄(butane), 부틸렌(butylene), 부타디 엔(butadiene) 및 아세틸렌(acetelyne)을 포함한다. 비정질 탄소 층들을 형성하는 적절한 방법이 2003년 6월 3일 Fairbairn 등에 허여된 미국 특허 번호 6,573,030 B1에 설명되어 있고, 그 전체 개시내용은 본 명세서에서 참조로서 포함되었다. 도핑된 비정질 탄소를 형성하는 적절한 방법은 Yin 등의 미국 특허 출원 번호 10/652,174에 설명되어 있고, 그 전체 개시 내용이 본 명세서에 참조로서 포함되었다.
바람직한 실시예들에 따른 방법들의 제2 단계에서, 스페이스들의 패턴이 피치 멀티플리케이션에 의해 형성된다.
도 3A 및 3B를 참조하면, 광학적으로 정의가능한 재료 피쳐(124)에 의해 구분되는 공간들 또는 트렌치들(122)을 포함하는 패턴이 광학적으로 정의가능한 층(120)에 형성된다. 트렌치들(122)은, 예를 들어, 248nm 또는 193nm의 광을 갖는 포토리소그래피에 의해 형성될 수 있고, 여기서 층(120)은 레티클(reticle)을 통하여 방사에 노출되고 다음에 현상된다. 현상 후에, 도시된 실시예에서의 남아있는 광학적으로 정의가능한 재료, 포토레지스트는 도시된 선들(124)(횡단면에서만 도시됨)과 같은 마스크 피쳐들을 형성한다.
결과적으로 만들어지는 선들(124)의 피치는 선(124)의 폭 및 인접한 공간(122)의 폭의 합과 같다. 선들(124) 및 공간들(122)의 이러한 패턴을 사용하여 형성된 피쳐들의 임계치수(critical dimension)를 최소화하기 위해, 피치는 광학적으로 정의가능한 층(120)을 패터닝 하는데 사용된 포토리소그래픽 기법의 한계점 또는 그 근처에 있을 수 있다. 예를 들어, 248nm 광을 이용하는 포토리소그래피에 대해, 선들(124)의 피치는 약 100nm가 될 수 있다. 따라서, 피치는 포토리소그래픽 기법의 최소 피치가 될 수도 있고, 아래에 논의된 스페이서 패턴은 유리하게도 포토리소그래픽 기법의 최소 피치보다 낮은 피치를 가질 수 있다. 대안적으로, 위치 및 피쳐 크기에 대한 에러의 마진은 통상적으로 포토리소그래픽 기법의 한계점에 다가가면서 증가하므로, 선들(124)의 위치 및 크기들의 에러를 최소화하기 위해, 선들(124)은 더 큰 피쳐 크기, 예를 들어, 200nm 를 갖고 형성될 수 있다.
도 4A 및 4B에서 도시하는 바와 같이, 변형된 공간들(122a) 및 선들(124a)을 형성하기 위해, 공간들(122)은 포토레지스트 선들(124)을 에칭함으로써 바람직하게 넓혀진다. 포토레지스트 선들(124)은 그 피쳐들을 쉬링크(shrink)하기 위해 등방성 에칭을 사용하여 바람직하게 에칭된다. 적절한 에칭들은 산소가 포함된 플라즈마, 예를 들어, SO2/O2/N2/Ar 플라즈마, Cl2/O2/He 플라즈마 또는 HBr/O2/N2 플라즈마를 사용한 에칭들을 포함한다. 에칭의 정도는 선들(124a)의 폭들이 나중에 형성된 스페이서들(175) 사이의 원하는 간격과 실질적으로 동일하도록 바람직하게 선택되며, 아래의 논의로부터 이해될 것이다. 예를 들면, 선들(124)의 폭은 약 80-120nm로부터 약 40-70nm로 감소될 수 있다. 유리하게도, 폭을 감소시키는 에칭은, 그렇지 않은 경우에 광학적으로 정의가능한 층(120)을 패터닝 하는데 사용된 포토리소그래픽 기법을 사용하여 가능한 것보다 더 좁은 선들(124a)을 허용한다. 추가적으로, 에칭은 선들(124a)의 에지(edge)를 부드럽게 할 수 있고, 따라서 그러한 선들의 균일성을 개선시킨다. 선들(124a)의 임계치수는 포토리소그래픽 기법의 해상도 한계점 아래로 에칭될 수 있는 반면, 이러한 피쳐들의 동일한 지점들 간의 거리는 동일하게 남아있으므로, 이 에칭은 공간들(122a) 및 선들(124a)의 피치를 변화시키지 않는다는 것이 이해될 것이다.
도 5를 참조하면, (변형된) 광학적으로 정의가능한 층(120a)의 패턴은 하드 마스크 층(130)으로 전사된다. 이 전사는 하드 마스크 층(130)이 얇다면 비록 습식(등방성) 에칭이 적합할 수 있지만, 탄화플루오르(fluorocarbon) 플라즈마를 사용한 에칭과 같은 이방성 에칭을 사용하여 바람직하게 달성된다. 바람직한 탄화플루오르 플라즈마 에칭 조성들은 CFH3, CF2H2, CF3H 및 CF4/HBr을 포함한다.
도 6을 참조하면, 광학적으로 정의가능한 층(120a) 및 하드 마스크 층(130)의 패턴이 임시 층(140)에 전사되어 스페이서 재료(도 8)의 층(170)의 성막을 가능케 한다. 스페이서 재료 성막에 사용된 온도는 통상적으로 너무 높아서 포토레지스트는 견딜 수 없다. 따라서, 패턴은 광학적으로 정의가능한 층(120a)으로부터 임시 층(140)으로 바람직하게 전사되고, 후술한 바와 같이, 임시 층(140)은 스페이서 재료 성막 및 에칭에 대한 공정 조건들을 견딜 수 있는 재료로 형성된다. 포토레지스트보다 높은 열 저항성을 갖는 것 이외에, 임시 층(140)을 형성하는 재료는 스페이서들(175)(도 10) 및 아래에 놓인 에칭 스톱 층(150)에 대한 재료에 대해 선택적으로 제거될 수 있도록 바람직하게 선택된다. 상술한 바와 같이, 층(140)은 비정질 탄소로 바람직하게 형성되며, 더욱 바람직하게는 투명한 탄소로 형성된다.
변형된 광학적으로 정의가능한 층(120a)의 패턴은 산소를 포함하는 플라즈 마, 예를 들어, SO2, O2 및 Ar을 포함하는 플라즈마를 사용하여 임시 층(140)으로 바람직하게 전사된다. 그외의 적절한 에칭 화학 조성들은 Cl2/O2/SiCl4 또는 SiCl4/O2/N2 또는 HBr/O2/N2/SiCl4를 포함하는 플라즈마를 포함한다. 유리하게도, 바람직한 임시 층(140)의 탄소를 하드 마스크 층(130)이 에칭되는 레이트의 20배 이상의 레이트에서, 그리고 더욱 바람직하게는 40배 이상의 레이트에서 에칭할 수 있기 때문에, SO2 를 포함하는 플라즈마가 사용된다. SO2 를 포함하는 적절한 플라즈마가 2004년 8월 31일 출원된 Abatchev 등의 미국 특허 출원 번호 10/931,772에 기술되어 있으며, 본 명세서에 참조로서 개시내용 전체가 포함되어 있다. SO2 를 포함하는 플라즈마는 임시 층(140)을 에칭하고 그리고 또한 광학적으로 정의가능한 층(120a)의 제거를 동시에 할 수 있다. 결과적으로 만들어지는 선들(124b)은 플레이스홀더들 또는 주축들을 이루고, 스페이서들(175)(도 10)의 패턴이 이 주축들을 따라서 만들어지게 될 것이다.
도 7을 참조하면, 임시 층(140)을 이어지는 에칭(도 10)에 노출된 채로 남겨둠으로써, 이후의 스페이서 형성을 용이하게 하기 위해 하드 마스크 층(130)이 제거될 수 있다. 하드 마스크 층(130)은 BOE(buffered oxide etch)를 사용하여 제거될 수 있고, BOE는 HF 및 NH4F를 포함하는 습식 에칭이다.
다음에, 도 8에 도시하는 바와 같이, 스페이서 재료의 층(170)은 ,하드 마스크 층(150) 및 임시 층(140)의 상부 및 측벽을 포함하여, 노출된 표면들 위에 바람 직하게는 등각으로(conformally) 블랭킷(blanket) 성막된다. 스페이서 재료는 아래에 놓인 하드 마스크 층(150)으로 패턴을 전사하기 위한 마스크로서 작용할 수 있는 임의의 재료가 될 수 있다. 스페이서 재료는 바람직하게는: 1) 우수한 스텝 커버리지(step coverage)를 갖고 성막될 수 있고; 2) 임시 층(140)과 양립하는 온도에서 성막될 수 있고; 3) 임시 층(140) 및 아래에 놓인 하드 마스크 층(150)에 대해 선택적으로 에칭될 수 있다. 바람직한 재료들은 실리콘, 실리콘 산화물들 및 실리콘 질화물들(silicon nitrides)을 포함한다. 예시된 실시예들에서, 스페이서 재료는 실리콘 산화물이며, 이는 마스킹 적층의 다른 선택된 재료들과의 조합에서 특히 이점을 제공한다.
스페이서 재료 성막의 바람직한 방법들은, 예를 들어, 실리콘 산화물을 형성하기 위해 O3 및 TEOS를 사용하는 화학적 기상 성막을 포함하고, 예를 들어, 실리콘 산화물들 및 질화물들을 각각 형성하기 위해 산소 또는 질소 전구체와 함께 실리콘 전구체를 사용하는 원자 층 성막을 포함한다. 층(170)의 두께는 바람직하게는 스페이서(175)(도 10)의 원하는 폭에 따라 결정된다. 예를 들어, 예시적인 일 실시예에서, 층(170)은 바람직하게는 약 20-80nm의 두께로 성막되고, 더욱 바람직하게는 약 40-60nm로 성막된다. 바람직하게는, 스텝 커버리지는 약 80% 또는 그 이상이고, 더욱 바람직하게는 약 90% 또는 그 이상이다.
도 9A 및 9B를 참조하면, 실리콘 산화물 스페이서 층(170)은 다음에 이방성 에칭을 받아서 부분적으로 형성된 집적회로(100)의 수평표면(180)으로부터 스페이 서 재료를 제거한다. 또한 스페이서 에칭이라고 알려진, 그러한 에칭은, 예를 들어 CF4/CHF3, C4H8/CH2F2 또는 CHF3/Ar 플라즈마를 포함하는 탄화플루오르 플라즈마를 사용하여 형성될 수 있다.
도 10을 참조하면, 임시 층(140)은 독립해 있는 스페이서들(175)을 남기도록 다음에 제거된다. 임시 층(140)은 유기 스트립(strip) 공정을 사용하여 선택적으로 제거된다. 바람직한 에칭 화학 조성들은, SO2를 사용하는 에칭과 같이, 산소가 포함된 플라즈마 에칭을 포함한다.
따라서, 피치 멀티플리케이션이 달성되었다. 예시된 실시예들에서, 스페이서들(175)의 피치는 포토리소그래피에 의해 원래 형성되어 있던 포토레지스트 선들(124) 및 공간들(122)(도 3A)의 피치의 대략 절반이다. 포토레지스트 선들(124)이 약 200nm의 피치를 갖는 경우, 스페이서들(175)은 약 100nm 또는 그 보다 작은 피치를 갖고 형성될 수 있다. 스페이서들(175)은 피쳐들 또는 선들(124b)의 측벽들 상에 형성되므로, 스페이서들(175)은 일반적으로 변형된 광학적으로 정의가능한 층(120a)의 피쳐들 또는 선들(124a)의 패턴의 윤곽을 따르고, 따라서 통상적으로 선들(124a) 간의 공간들(122a) 내에 폐루프를 형성한다. 스페이서들(175)는 제1 패턴(177)을 형성한다.
다음에, 바람직한 실시예들에 따른 방법의 제3 단계에서, 제2 패턴이 제1 패턴(177) 위에 형성된다. 바람직하게는, 제2 패턴은 제1 패턴(177)보다 큰 임계치수를 갖는 피쳐들을 포함한다. 추가적으로, 제2 패턴은 완전하게, 부분적으로, 또는 제1 패턴(177)과 겹쳐지지 않고 형성될 수 있다.
도 11에 도시하는 바와 같이, 제2 패턴이 형성 가능하도록, 평탄화 층(200)을 형성하기 위해 스페이서들(175) 주변에 평탄화 재료를 성막함으로써 평평한 표면이 형성된다. 다음에 선택적으로 정의가능한 층(220)이 평탄화 재료상에 형성되어 주변부(104)에서 제2 패턴의 패터닝을 가능케 한다.
평탄화 층(200)은 바람직하게는 적어도 스페이서들(175)의 높이와 같다. 추가적으로, 보호 층(200)은 스페이서들(175) 및 선택적으로 정의가능한 층(220) 모두에 대해 선택적으로 에칭될 수 있는 재료로 바람직하게 형성된다. 예를 들어, 평탄화 층(200)은 바닥 반사-방지 코팅(BARC)과 같은, 스핀-온 반사-방지 코팅으로 형성될 수 있다.
선택적으로 정의가능한 층(120)과 관련하여, 선택적으로 정의가능한 층(220)은 바람직하게는 광학적으로 정의가능하며, 예를 들어, 본 기술분야에 알려진 임의의 포토레지스트를 포함하는 포토 레지스트로 형성된다. 추가적으로, 다른 실시예들에서, 층(220)은 나노-임프린트 리소그래피에 의한 패터닝에 적절한 레지스트로 형성될 수 있다.
일부 바람직한 실시예들에서, 평탄화 층(200)은 생략될 수 있고, 선택적으로 정의가능한 층(220)은 스페이서들(175) 상에 및 주위에 직접 형성될 수 있다. 그러한 방법은 층(220) 내에 우수한 무결성을 갖고 패턴이 정의될 수 있는 경우 및 반사-방지 코팅의 해상도 강화 특성들이 필요치 않은 경우에 채택될 수 있다. 예를 들어, 만약 선택적으로 정의가능한 층(220) 아래에 놓인 재료가 충분히 비-반사적 이면, 반사-방지 코팅은 생략될 수 있다.
도 12를 참조하면, 광학적으로 정의가능한 층(120)은, 예를 들어, 광학적으로 정의가능한 층(120)을 패터닝하기 위해 사용된 동일한 포토리소그래픽 기법을 사용하여 패터닝된다. 따라서, 패턴(230)은 광학적으로 정의가능한 층(220)에 형성된다. 패턴(230)이 주변부(104)의 피쳐들을 마스킹하는데 사용되는 경우, 어레이(102) 내의 광학적으로 정의가능한 층(220)의 영역은 바람직하게는, 도시된 바와 같이 개방상태이다. 그러나, 상술한 바와 같이, 횡적으로 인접한 패턴(177)이 도시되나, 패턴(230)은 패턴(177)과 부분적으로 또는 완전하게 겹쳐질 수 있거나 또는 패턴(177)으로부터 완전히 분리될 수 있다. 따라서, 이러한 패턴들에 대해 상이한 참조 번호들(177 및 230)을 사용하여 그것들이 원래 상이한 단계에서 형성되었음을 가리킨다.
패턴(177)은 바람직하게는 패턴을 형성하는데 사용된 포토리소그래픽 기법의 해상도 또는 최소 피치보다 작은 피치 또는 피쳐 크기를 갖는 반면, 패턴(230)은 바람직하게는 그 패턴을 형성하는데 사용된 포토리소그래픽 기법의 해상도 또는 최소 피치보다 크거나 동일한 피치 또는 피쳐 크기를 갖는다. 주변부(104)에서의 패턴(230)은 랜딩 패드들, 트랜지스터들, 국소 상호연결들 등을 형성하는데 사용될 수 있다.
바람직한 실시예들에 따른 방법의 제4 단계에서, 패턴들(177 및 230)이 스페이서들 아래에 하나의 레벨로 병합되고, 동시에 기판(110)으로 전사된다.
도 13을 참조하면, 패턴(230)은 스페이서들(175)의 패턴(177)과 동일한 레벨 로 전사된다. 보호 층(210) 내의 주변부 피쳐를 정의하고 또한 어레이 피쳐들을 개방하기 위해 이방성 BARC 에칭이 행해진다. 광학적으로 정의가능한 층(220)의 일 부분들에 의해서 보호되지 않는 보호 층(210)의 부분들은 이방성 에칭, 예를 들어, HBr/O2 플라즈마 또는 SO2를 포함하는 플라즈마를 사용하여 바람직하게 선택적으로 에칭된다. 이 에칭은 산화물 스페이서들(175) 주위의 보호 층(200)을 차별적으로 제거하고, 그에 의해 스페이서들(175)을 노출된 채로 남겨둔다.
도 14-16을 참조하면, 제2 및 제3 하드 마스크 층들이 패턴들(177 및 230)을 아래쪽의 주 마스크 층(160)으로 전사하고, 주 마스크 층(160) 내에 혼합 패턴을 형성하도록 에칭된다. 도 14를 참조하면, 패턴들(177 및 230)은 첫번째로 모두 제2 하드 마스크 층(150)으로 전사된다. 제2 하드 마스크(150)가 비정질 실리콘으로 형성되는 경우, 예를 들어, HBr 및 Cl2를 포함하는 플라즈마를 사용하여 바람직하게는 이방성으로 에칭된다. 그러한 에칭은 바람직하게는 실리콘 산화물 스페이서들(175) 및 실리콘 산화물 제3 하드 마스크(155)가 에칭될 수 있는 레이트의 약 5배보다 큰 레이트로, 더욱 바람직하게는 약 10배보다 큰 레이트로 비정질 실리콘을 에칭한다.
도 15를 참조하면, 제1 및 제2 패턴들(177 및 230)이 세정된다. 상술한 바와 같이, 포토레지스트 및 DARC 층들(220 및 210)을 형성하는 탄소 재료는 에칭액과의 접촉시 중합할 수 있다. 예를 들어, 제2 하드 마스크 층(150)의 HBr/Cl2 에칭은 층들(220 및 210)의 일부분들이 중합되도록 할 수 있고, 제2 하드 마스크 층(150) 내 의 피쳐들 주위에 잔류물을 남기며, 패턴이 원치않게 불균일한 피쳐들을 갖도록 야기한다. 따라서, 패턴들(177 및 230)은 유기물 또는 탄소가 포함된 재료들을 벗김으로써 바람직하게 세정된다. 유기 재료 또는 탄소 스트립은, 예를 들어, O2 플라즈마를 사용하는 등방성 에칭을 사용하여 달성될 수 있다.
도 16을 참조하면, 패턴들(177 및 230)은 다음에 모두 제3 하드 마스크 층(155)에 전사된다. 제3 하드 마스크(155)가 LSO로 형성되는 경우, 예를 들어, 탄화플루오르 플라즈마를 사용하여 바람직하게는 이방성으로 에칭된다. 탄화플루오르 플라즈마는 바람직하게는 C4F8, CH2F2, Ar 및 O2를 포함하고 바람직하게는 비정질 실리콘 층(150)이 에칭되는 레이트와 동일한 레이트로 실리콘 산화물 및 비정질 탄소를 에칭하고, 더욱 바람직하게는 약 10배보다 큰 레이트로 실리콘 산화물을 에칭할 수 있다.
도 17을 참조하면, 패턴들(177 및 230)이 주 마스크 층(160)에 전사된다. 이 전사는 주 마스크 층(160)을 이방성으로 에칭하여 바람직하게 달성되며, 바람직하게는 SO2가 포함된 플라즈마를 사용한다. 그외의 적절한 에칭 화학 조성들은 Cl2/O2, HBr/O2/N2 또는 SiCl4/O2/N2/HBr 또는 SiCl4/O2를 포함하는 플라즈마를 포함한다. 상술한 바와 같이, SO2를 포함하는 플라즈마가 하드 마스크 층들(150 및 155)에 대해 주 마스크 층(160)의 비정질 탄소에 대한 훌륭한 선택도를 가진다는 것이 알려졌으므로, SO2를 포함하는 플라즈마가 바람직하게 사용된다.
따라서, 충분히 두꺼운 마스크가 주 마스크 층(160)에 형성되어, 패턴 전사가 완료되기 전에 주 마스크 층(160)을 없애지 않고 선택적 에칭 화학 조성을 사용하여 특히, 기판의 다수의 재료를 통해 나중에 마스크 패턴을 기판(110)에 효과적으로 전사시킬 수 있다.
도 18을 참조하면, 패턴들이 주 마스크 층(160)으로 전사된 후, 패턴들(177 및 230)은 층(160)을 마스크로 사용하여 기판(110)으로 전사된다. 만약, 이종의 재료들이 통상적으로 주 마스크 층(160) 및 기판(110)에 사용된다면(예를 들어, 각각 비정질 탄소 및 실리콘 또는 실리콘 화합물들), 기판(110)의 재료 또는 재료들을 에칭하기에 적절한 에칭 화학 조성들을 사용하여 패턴 전사가 용이하게 달성될 수 있다. 예를 들어, CF4, CHF3 및/또는 NF3를 포함하는 플라즈마를 포함하는 탄화플루오르 에칭은 실리콘 질화물을 에칭하기 위해 사용될 수 있고, CF4, CHF3, CH2F2, 및/또는 C4F8를 포함하는 플라즈마를 포함하는 탄화플루오르 에칭이 실리콘 산화물을 에칭하기 위해 사용될 수 있고, HBr, Cl2, NF3, SF6 및/또는 CF4를 포함하는 플라즈마가 실리콘을 에칭하기 위해 사용될 수 있다. 추가적으로, 당업자는 알루미늄, 전이 금속, 및 전이 금속 질화물들을 포함하는 도전체와 같은 다른 기판 재료들에 대해 적절한 에칭 화학 조성들을 용이하게 결정할 수 있다. 예를 들어, 알루미늄 기판은 탄화플루오르 에칭을 사용하여 에칭될 수 있다.
기판(110)이 상이한 재료들의 층들을 포함하는 경우, 단일 화학 조성이 모든 상이한 재료들을 에칭하기에 충분치 않다면, 연속적인 상이한 화학 조성들, 바람직 하게는 드라이-에칭 화학 조성들이 이러한 상이한 층들을 통하여 연속적으로 에칭하는데 사용될 수 있다는 것이 이해될 것이다. 사용된 화학 조성 또는 화학 조성들에 따라서, 스페이서들(175) 및 하드 마스크 층(150)이 에칭될 수 있음이 이해될 것이다. 그러나, 주 마스크 층(160)에 대해 비정질 탄소를 사용하면, 특히 실리콘을 포함하는 재료들을 에칭하기 위해 사용된 종래의 에칭 화학 조성들에 훌륭한 저항성을 유리하게 제공한다. 따라서, 주 마스크 층(160)은 복수의 기판 층들을 통하여 에칭하기 위한 마스크로서 또는 높은 애스펙트 비의 트렌치를 형성하기 위한 마스크로서 효과적으로 사용될 수 있다. 더욱이, 종래 리소그래피에 의해 형성된 피치가 두배가 된 패턴(177) 및 패턴(230)은 단일 에칭 단계에서 동시에 기판(110)에 전사될 수 있거나, 또는 기판(110)의 각각의 개별 층으로 전사될 수 있다.
일례에서, 일련의 기판 층들(110a-110d)이 다양한 에칭 화학 조성을 사용하여 에칭될 수 있으며, 바람직하게는 다양한 층들을 이방성으로 에칭한다. 실리사이드 층(110a)은 약 3-10 mTorr의 압력에서 약 200-350 watt의 소스전력 및 약 20-50 watt의 바이어스 전력과 함께 Cl2/CF4 플라즈마를 사용하여 에칭될 수 있다; 폴리실리콘 층(110b)은 약 10-30 mTorr의 압력에서 약 300-500 watt의 소스전력 및 약 20-50 watt의 바이어스 전력과 함께 HBr/Cl2 플라즈마를 사용하여 에칭될 수 있다; 산화물-질화물-산화물(ONO) 복합물 층(110c)은 약 5-10 mTorr의 압력에서 약 600-1000 watt의 소스전력 및 약 200-400 watt의 바이어스 전력과 함께 CF4/CH2F2/He 플라즈마를 사용하여 에칭될 수 있다; 폴리실리콘 층(110d)은 약 40- 80 mTorr의 압력에서 약 250-400 watt의 소스전력 및 약 50-100 watt의 바이어스 전력과 함께 HBr/He/O2 플라즈마를 사용하여 에칭될 수 있다;
도 19를 참조하면, 일부 바람직한 실시예들에서, 스페이서들(175)은 패턴들(177 및 230)을 기판(110)에 전사하기 위해 주 마스크 층(160)을 사용하기 전에 제거될 수 있다. 이러한 제거는 바람직하게는 스페이서들(175)에 대해 선택적인 에칭을 사용하여 행해진다. 예를 들어, 스페이서들(175)이 실리콘 산화물을 포함하는 경우, 스페이서 제거는 습식 또는 건식 에칭, 예를 들어, 습식 버퍼드 산화물 에칭 또는 CH2F2/C4F8/Ar/O2 플라즈마를 사용하는 건식 에칭을 사용하여 달성될 수 있다. 상술한 바와 같이, 이 스페이서 제거는 패턴들(177 및 230)을 형성하는 피쳐들의 프로파일을 곧바르게 하고 및/또는 안정화시키며, 특히 피쳐들이 기판(110)을 에칭하기 위한 최적의 높이보다 큰 경우 이점이 있다.
도 20은 기판(110)을 에칭한 후 결과로서 생기는 구조를 도시한다. 상술한 바와 같이, 기판(110)은 패턴들(177 및 230)이 에칭되어질 재료 또는 재료들의 임의의 층일 수 있다. 기판(110)의 조성은, 예를 들면, 형성되어야 할 전기적 디바이스에 의존한다. 따라서, 도 19에서, 기판(110)은 실리사이드 층(110a), 폴리실리콘 층(110b), 산화물-질화물-산화물(ONO) 복합물 층(110c) 및 플로팅 게이트(FG) 폴리실리콘 층(110d)을 포함한다. 그 도면의 오른쪽에는, 이 층들의 배열이 소스 선택 게이트(SG) 제어 선(110e)을 형성한다. 비록 SG 제어 선(110e)이 패턴(230)을 사용하여 정의되기 때문에 비교적 큰 임계치수를 갖지만, 도시된 모든 피쳐들은 어레이 상에 존재한다는 점에 유의하라. 그러한 층들의 배치는, 예를 들어, NAND 플래시 메모리의 제어 게이트 스택의 형성에 유리하게 사용될 수 있다.
에칭된 표면은 예외적으로 낮은 에지 거칠기(edge roughness)를 보인다.. 이외에도, 어레이 내에 형성된 트렌치들은 심지어 낮은 100nm 피치(50nm 피쳐 크기)로 그려졌음에도 훌륭한 균일성을 보인다. 유리하게도, 이러한 결과들은 또한 주변부에서 윤곽이 명확하고 부드러운 선들을 형성함과 동시에 얻어질 수 있으며, 약 100nm 보다 상당히 큰, 예를 들어, 도시된 구조에서는 약 250nm 폭을 가질 수 있다.
바람직한 실시예들에 따른 패턴들의 형성은 많은 이점을 제공한다는 것을 이해할 것이다. 예를 들면, 제2 및 제3 하드 마스크 층들(150 및 155)을 저온에서, 예를 들어, 약 550℃ 미만에서, 더욱 바람직하게는 400℃ 미만에서 성막하는 능력은 비정질 탄소 층(160)의 구조 및 화학적 무결성을 유지한다. 더욱이, 제3 하드 마스크 층(155)은 비정질 탄소 층(100)을 위에 놓인 재료들에 대해 채택된 에칭 화학 조성들로부터 보호하는 버퍼를 제공할 수 있다. 유리하게, 제3 하드 마스크 층(155)은 위에 놓인 패턴들이 비정질 탄소 층(160)의 원치않는 에칭 없이 세정되도록 한다. 따라서, 패턴들의 명확함이 개선될 수 있고, 중합된 유기물들과 같은 원치않는 재료들은 효과적으로 제거될 수 있다.
추가적으로, 상이한 크기의 피쳐들을 갖는 복수의 패턴들은 기판에 전사되기 전에 단일 최종 마스크 층에 병합될 수 있기 때문에, 겹쳐지는 패턴들은 기판으로 쉽게 전사될 수 있다. 따라서, 종래 포토리소그래피에 의해 형성된 피쳐들 및 피 치가 배가된 피쳐들은 서로 연결된 채로 형성되기 쉽다. 게다가, 도 20에서 명백하게 도시하는 바와 같이, 예외적으로 낮은 선 에지 거칠기를 얻음과 동시에 예외적으로 작은 피쳐들이 형성될 수 있다. 이론에 의해서 한정되지 않으나, 그러한 낮은 선 에지 거칠기는 층들(140 및 160)을 사용한 결과로 믿어진다. 패턴들(177 및 230)을 임시 층(140) 레벨로부터 주 마스크 층(160)으로 전사하고 다음에 기판(110)으로 전사하기 위해 스페이서들(175)을 형성하고 복수의 이방성 에칭을 행하는 것은 패턴들(177 및 230)을 형성하는 피쳐들의 표면들을 부드럽게 하는 이점이 있다고 믿어진다. 더욱이, 본 명세서에 개시된 바람직한 비정질 탄소 에칭 조성들은, 층들(140 및 160)과 같은 아래에 놓인 비정질 탄소 층들이 에칭되는 깊이와 관련하여 층들(130, 150, 및 155)과 같은 얇은 하드 마스크 층들의 사용을 가능케 한다. 이것은 유리하게 층들(140 및 160)이 더 쉽게 그리고 더 효과적으로 에칭되도록 허용한다. 더욱이, 하드 마스크 층들(130, 150 및 155)이 너무 깊이 에칭될 필요가 없으므로, 하드 마스크 층들 위에 놓인 층들(예를 들어, 도 5의 포토레지스트 층들)에 대한 일체성 및 에칭 선택감도에 대한 요구가 감소한다.
도시된 공정 흐름의 다양한 변형이 가능하다는 것이 또한 이해될 것이다. 예를 들어, 패턴들은, 주축의 벽을 따라 형성된 스페이서들에 의해 형성되기 때문에 피치가 배가된 패턴들은 통상적으로 폐루프를 형성한다. 결과적으로, 피치가 배가된패턴이 도전 선들을 형성하기 위해 사용된 경우, 추가적인 공정 단계가 바람직하게 사용되어 이러한 루프의 종단들을 잘라내어, 그 결과로 각각의 루프는 두 개의 독립적이고, 연결되지 않은 선들을 형성한다. 이것은, 예를 들어, 마스크들의 보호되지 않은 종단들은 에칭하면서, 유지되어야 할 선들의 부분들 주위에 보호 마스크를 형성함으로써 달성될 수 있다. 루프들의 종단들을 잘라내는 적절한 방법이 2004년 8월 31일에 출원된 Tran 등의 미국 특허 출원 번호 10/931,771에 개시되어 있고, 그 전체 개시내용이 본 명세서에서 참조로서 포함되었다.
게이트 제어 스택을 형성하는 것 이외에, 바람직한 실시예들이 상호연결 선들 및 랜딩 패드들과 같은 관련된 집적회로 피쳐들을 형성하기 위해 채택될 수 있다. 도 21A 및 21B는 독립적인 도전성 상호연결들을 형성하기 위해 루프들의 종단들을 에칭한 후의 집적회로의 상부를 도시한 것이다. 도 21A는 각 상호연결들을 위한 랜딩 패드들로 형성되는 루프들의 종단들을 도시하며, 도 21B는 상호연결들의 다른 종단을 도시한다. 각 도면에 대한 배율들이 서로 다르다는 것이 이해될 것이다. 상호연결들 및 랜딩 패드들을 형성하는 방법들이 2004년 8월 31일 출원된 Tran 등의 미국 특허 출원 번호 10/931,771에 개시되어 있고, 그 전체 개시내용은 본 명세서에서 참조로서 포함되었다.
패턴(177)의 피치는 두 배 보다 클 수 있다는 것이 또한 이해될 것이다. 예를 들어, 패턴(177)은 스페이서들(175) 주위에 스페이서들을 형성하고, 다음에 스페이서들(175)를 제거하고, 다음에 스페이서들(175) 주위에 먼저 있었던 스페이서들 주위에 스페이서들을 형성하는 것 등에 의해서 더욱 피치가 배가될 수 있다. 추가의 피치 멀티플리케이션에 대한 예시적인 방법이 Lowrey 등에 허여된 미국 특허 번호 5,328,810에 논의되어 있다. 추가적으로, 바람직한 실시예들은 피치가 배가된 피쳐들 및 통상적으로 포토리소그래픽하게 정의된 피쳐들 모두를 갖는 패턴들 을 형성하기 위해 유리하게 적용될 수 있으며, 패턴들(177 및 230)은 모두 피치가 배가되거나 또는 상이하게 배가되는 피치들을 가질 수 있다.
더욱이, 만약 원한다면, 두 개보다 많은 패턴들(177 및 230)은 주 마스크 층(160) 상에서 병합될 수 있다. 그러한 경우에, 추가적인 마스크 층들은 층들(140 및 160) 간에 성막될 수 있다. 예를 들어, 패턴들(177 및 230)은 하드 마스크 층(150)위에 놓인 추가적인 마스크 층으로 전사되고 다음에 도 11-16에 도시된 일련의 단계들이, 패턴들(177 및 230)을 보호하고, 위에 놓인 광학적으로 정의 가능한 층 내에 새로운 패턴들 형성하고, 기판(110)으로 그 패턴들을 전사하기 위해 행해질 수 있다. 추가적인 마스크 층으로 전사가 된 후, 추가적인 마스크 층은 하드 마스크 층(150) 및 패턴들(177 및 230)을 둘러싼 보호층에 대해 선택적으로 에칭될 수 있는 재료를 포함한다.
더욱이, 바람직한 실시예들은 복수의 층들 또는 수직 레벨에서 피치가 배가된 피쳐들을 형성하기 위해 집적 회로 제조공정에 걸쳐서 여러번 채택될 수 있고, 이것은 수직적으로 접촉되어 있거나 또는 접촉되지 않고 수직적으로 분리되어 있을 수 있다. 그러한 경우에 있어서, 패터닝되어질 개별적인 레벨들 각각은 기판(110)을 이루고 다양한 층들(120-220)은 패터닝될 개별적인 레벨들 위에 형성될 수 있다. 위에서 논의된 다양한 층들(120-220)의 특정 조성 및 높이는 특정 응용에 따라 변화할 수 있다. 예를 들어, 층(160)의 두께는 기판(110)의 일체성, 예를 들면, 기판(110)의 화학적 조성, 기판이 단일 또는 복수의 재료의 층들을 포함하는지 여부, 형성되어질 피쳐들의 깊이, 및 이용 가능한 에칭 화학 조성들에 따라 변화할 수 있다. 일부 경우에 있어서, 층(120-220)중의 하나 이상의 층들은 생략될 수 있거나 보다 많은 층들이 추가될 수 있다. 예를 들어, 하드 마스크 층들(150 및/또는 155)이 기판(110)으로 패턴을 적절히 전사하기에 충분하다면, 층(160)이 생략될 수 있다.
또한, 다양한 마스크 층들에 걸친 "프로세싱"은 바람직하게는 아래에 놓인 층을 에칭하는 것을 수반하고, 마스크 층들을 통한 프로세싱은 마스크 층들 아래에 놓인 층들이 임의의 반도체 제조 공정을 받게 하는 것을 포함한다. 예를 들어, 프로세싱은 마스크 층들을 통하여 아래에 놓인 층들 상으로의 이온 주입, 확산 도핑, 성막 또는 습식 에칭 등을 포함할 수 있다. 게다가, 마스크 층들은 화학적 기계적 연마(CMP)에 대한 스톱 또는 배리어(barrier)로 사용될 수 있거나 또는 CMP는 임의의 층들에 대해 아래에 놓인 층들의 평탄화 및 에칭 모두를 허용하도록 행해지며, 2005년 3월 28일 출원된 미국 가출원 특허 번호 60/666,031에서 논의되었고, 그 전체 개시내용은 본 명세서에서 참조로서 포함되었다.
따라서, 본 기술분야의 당업자라면 상술된 방법들 및 구조들에 다양한 다른 생략들, 추가들, 변형들이 본 발명의 범위를 벗어나지 않고 이루어질 수 있음이 이해될 것이다. 모든 그러한 변형들 및 변화들은 첨부된 청구범위에 의해서 정의되는 본 발명의 범주안에 포함되도록 의도된다.

Claims (14)

  1. 집적 회로 제조 방법으로서,
    기판 위에 복수의 주축(mandrel)을 형성하는 단계;
    상기 주축들의 측벽들 상에 스페이서들을 형성하는 단계;
    상기 스페이서들에 대해 상기 주축들을 선택적으로 제거하여 상기 스페이서들에 의해 정의되는 스페이서 패턴을 형성하는 단계;
    상기 스페이서들 주위에 평탄화 재료를 성막하여 평평한 상부 표면을 형성하는 단계;
    상기 평탄화 재료에 패턴을 형성하는 단계;
    상기 평탄화 재료의 상기 패턴 및 상기 스페이서 패턴을 아래에 놓인 상위 하드 마스크 층으로 전사하여 상기 상위 하드 마스크 층에 병합된 패턴을 형성하는 단계;
    상기 평탄화 재료의 상기 패턴 및 상기 스페이서 패턴을 아래에 놓인 상기 상위 하드 마스크 층으로 전사한 후, 및 상기 병합된 패턴을 아래에 놓인 하위 하드 마스크 층으로 전사하기 전에, 상기 상위 하드 마스크 층 위에 추가적인 패턴들을 형성하지 않고 상기 병합된 패턴을 아래에 놓인 하위 하드 마스크 층으로 전사하는 단계; 및
    상기 병합된 패턴을 상기 기판 위에 놓인 비정질 탄소층으로 전사하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제1항에 있어서,
    상기 평탄화 재료의 상기 패턴을 형성한 후에 상기 평탄화 재료의 상기 패턴 및 상기 스페이서 패턴을 아래에 놓인 상기 상위 하드 마스크 층으로 전사하기 전에 노출된 표면들부터 유기 재료를 벗기는(stripping) 단계를 더 포함하는 집적 회로 제조 방법.
  3. 제1항에 있어서,
    상기 병합된 패턴을 상기 기판으로 전사하는 단계를 더 포함하는 집적 회로 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 주축을 형성하는 단계는,
    포토레지스트 층의 상기 주축들에 대응하는 피쳐(feature)들을 포토리소그래픽적으로 정의하는 단계; 및
    상기 피쳐들에 의해 형성된 패턴을 상기 포토레지스트 층 아래에 놓인 임시 층으로 전사하는 단계를 더 포함하고,
    상기 피쳐들에 의해 형성된 상기 패턴을 전사하는 단계는 상기 임시 층에 상기 주축들을 정의하는 집적 회로 제조 방법.
  5. 제1항에 있어서,
    상기 평탄화 재료에 상기 패턴을 형성하는 단계는,
    상기 평평한 상부 표면 위에 포토레지스트를 성막하는 단계;
    상기 포토레지스트 층을 패터닝하는 단계; 및
    상기 포토레지스트 층의 상기 패턴을 상기 평탄화 재료에 전사하는 단계
    를 포함하는 집적 회로 제조 방법.
  6. 집적 회로를 형성하는 방법으로서,
    비정질 탄소층을 기판 위에 제공하는 단계;
    상기 비정질 탄소층 위에 하위 하드 마스크 층을 제공하는 단계;
    상기 하위 하드 마스크 층 상에 상위 하드 마스크 층을 제공하는 단계;
    상기 상위 하드 마스크 층 위에 임시 층을 제공하는 단계;
    상기 임시 층 위에 제1 하드 마스크 층을 제공하는 단계;
    상기 제1 하드 마스크 층 위에 포토레지스트 층을 제공하는 단계 - 상기 포토레지스트 층은 포토레지스트 패턴을 가짐 -;
    상기 제1 하드 마스크 층으로 상기 포토레지스트 패턴을 전사하는 단계;
    복수의 피쳐 및 상기 임시 층의 공간을 형성하기 위해서 상기 포토레지스트 패턴을 상기 임시 층으로 전사하는 단계;
    상기 임시 층 피쳐들의 측벽들 상에 스페이서들을 형성하는 단계 - 스페이서들을 형성하는 단계는, 상기 임시 층의 피쳐들 주위 및 그 위에 스페이서 재료의 층을 성막하는 단계, 및 상기 스페이서 재료의 층을 이방성으로 에칭하는 단계를 포함함 - ;
    상기 스페이서들에 대해 상기 임시 층을 차별적으로 제거하여 자립형(free-standing) 스페이서들을 형성하는 단계 - 상기 자립형 스페이서들은 스페이서 패턴을 형성함 -;
    상기 스페이서 패턴과 동일한 레벨에서 제2 패턴을 형성하는 단계;
    상기 제2 패턴을 형성한 후, 상기 스페이서 및 제2 패턴들을 상기 상위 하드 마스크 층으로 전사하는 단계;
    상기 스페이서 및 제2 패턴들을 상기 상위 하드 마스크 층으로 전사한 후, 탄소 스트립(strip)을 행하는 단계; 및
    상기 탄소 스트립을 행한 후, 상기 스페이서 및 제2 패턴들을 상기 상위 하드 마스크 층으로부터 상기 하위 하드 마스크 층으로 전사하는 단계
    를 포함하는 집적 회로 형성 방법.
  7. 제6항에 있어서,
    상기 포토레지스트 층을 제공하는 단계는 포토리소그래피를 수행하는 단계를 포함하고, 상기 자립형 스페이서들의 피치가 상기 포토레지스트 패턴을 형성하는데 사용된 포토리소그래픽 기법의 최소 피치보다 작은 집적 회로 형성 방법.
  8. 제6항에 있어서,
    상기 제2 패턴을 형성하는 단계는, 상기 스페이서들 주위에 평탄화 층을 성막하는 단계, 다른 포토레지스트 층을 상기 평탄화 층 위에 성막하는 단계 및 상기 다른 포토레지스트 층에 상기 제2 패턴을 형성하는 단계를 포함하는 집적 회로 형성 방법.
  9. 제8항에 있어서,
    상기 제2 패턴을 형성하는 단계는 상기 스페이서 패턴과 동일 레벨에서 상기 제2 패턴을 형성하기 위해 상기 평탄화 층으로 상기 제2 패턴을 전사하는 단계를 더 포함하는 집적 회로 형성 방법.
  10. 제6항에 있어서,
    상기 스페이서 및 제2 패턴들을 상기 하위 하드 마스크 층으로부터 상기 비정질 탄소층으로 전사하는 단계를 더 포함하는 집적 회로 형성 방법.
  11. 제10항에 있어서,
    상기 스페이서 및 제2 패턴들을 상기 비정질 탄소층으로부터 상기 기판으로 전사하는 단계를 더 포함하는 집적 회로 형성 방법.
  12. 제11항에 있어서,
    상기 기판을 에칭하기 전에 상기 스페이서들을 선택적으로 제거하는 단계를 더 포함하는 집적 회로 형성 방법.
  13. 제6항에 있어서,
    상기 스페이서들은, 적어도 상기 스페이서들에 수직으로 연장하는 제1 및 제2의 이격된 평면들 사이에서, 서로 이격되고, 일반적으로 평행한 관계로 연장되는 집적 회로 형성 방법.
  14. 제6항에 있어서,
    상기 임시 층은 비정질 탄소로 형성되는 집적 회로 형성 방법.
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