JP5236983B2 - 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体 - Google Patents

半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体 Download PDF

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Description

本発明は、フォトレジスト膜を露光、現像して得られたフォトレジストの第１パターンに基づいて、基板上の被エッチング層を所定のパターンにエッチングして、半導体装置を製造する半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体に関する。
従来から、半導体装置等の製造工程においては、半導体ウエハ等の基板にプラズマエッチング等のエッチング処理を施して、微細な回路パターン等を形成することが行われている。このようなエッチング処理工程では、フォトレジストを用いたフォトリソグラフィー工程によって、エッチングマスクを形成することが行われている。
このようなフォトリソグラフィー工程では、形成するパターンの微細化に対応するため、種々の技術が開発されている。その一つとして、所謂ダブルパターニングがある。このダブルパターニングは、第１のマスクパターン形成ステップと、この第１のマスクパターン形成ステップの後に行われる第２のマスクパターン形成ステップの２段階のパターニングを行うことによって、１回のパターニングでエッチングマスクを形成する場合より微細な間隔のエッチングマスクを形成できるようにしたものである（例えば、特許文献１参照。）。
また、例えばＳｉＯ2膜やＳｉ3Ｎ4膜等を犠牲膜として使用し、１つパターンの両側側壁部分にマスクを形成して使用するＳＷＴ（side wall transfer）法を用いて、最初にフォトレジスト膜を露光、現像して得られたフォトレジストのパターンよりも微細なピッチでパターニングを行うことも知られている。すなわち、この方法では、まずフォトレジストのパターンを用いて例えばＳｉＯ2膜の犠牲膜をエッチングしてパターニングし、このＳｉＯ2膜のパターンの上にＳｉ3Ｎ4膜等を形成した後、ＳｉＯ2膜の側壁部分にのみＳｉ3Ｎ4膜が残るようにエッチバックし、この後、ウエットエッチングによりＳｉＯ2膜を除去して、残ったＳｉ3Ｎ4膜をマスクとして、下層のエッチングを行うものである。
また、成膜技術においては、より低温で成膜することが要求される場合があり、このように低温で成膜する技術としては、加熱触媒体で成膜ガスを活性化させた化学気相成長によって行う方法が知られている（例えば、特許文献２参照。）。
特開２００７−０２７７４２号公報 特開２００６−１７９８１９号公報
上記したとおり、従来技術においては、工程数が多くなり、工程が複雑化するとともに製造コストが増大し、生産性が悪化するという課題がある。また、従来のＳＷＴ法では、ウエットエッチング工程が必要であるため、ドライエッチングとウエットエッチングが混在する工程となり、工程が煩雑化する要因となっている。
本発明は、かかる従来の事情に対処してなされたもので、従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることのできる半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体を提供しようとするものである。
請求項１の半導体装置の製造方法は、基板上の被エッチング層を所定のパターンにエッチングして、半導体装置を製造する半導体装置の製造方法であって、フォトレジストからなる複数のライン状の第１パターンを形成する第１パターン形成工程と、前記第１パターンの上にＳｉＯ2膜を成膜する第１成膜工程と、前記ＳｉＯ2膜を前記フォトレジストの第１パターンの側壁部にのみ残るようにエッチングする第１エッチング工程と、前記第１パターンを除去して前記ＳｉＯ2膜の第２パターンを形成する第２パターン形成工程と、前記第２パターンをマスクとして下層の第１マスク構成層をエッチングする第２エッチング工程と、前記第１パターンと直交する方向に、フォトレジストの複数のライン状のパターンからなる第３パターンを形成する工程と、前記第３パターンの上にＳｉＯ2膜を成膜する第２成膜工程と、前記ＳｉＯ2膜を前記第３パターンの側壁部にのみ残るようにエッチングする第３エッチング工程と、前記第３パターンを除去して前記ＳｉＯ2膜の第４パターンを形成する第４パターン形成工程と、前記第４パターン及び前記第１マスク構成層をマスクとして、下層の第２マスク構成層をエッチングする第４エッチング工程と、前記第１マスク構成層と前記第２マスク構成層をマスクとして、前記被エッチング層にホール形状を形成する第５エッチング工程とを具備し、前記第１及び第２成膜工程を、加熱触媒体で成膜ガスを活性化させた化学気相成長によって行うことを特徴とする。
請求項２の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法であって、前記第１成膜工程の前に、前記第１パターンをトリミングするとともに、下層の有機材料からなる反射防止膜をエッチングする工程と、前記第２成膜工程の前に、前記第３パターンをトリミングするとともに、下層の有機材料からなる反射防止膜をエッチングする工程とを具備したことを特徴とする。
請求項３の半導体装置の製造方法は、請求項１又は２項記載の半導体装置の製造方法であって、前記第１マスク構成層がシリコンからなり、前記第２マスク構成層が窒化シリコンからなることを特徴とする。
請求項４の半導体装置の製造装置は、基板上の被エッチング層を所定のパターンにエッチングして、半導体装置を製造する半導体装置の製造装置であって、前記基板を収容する処理チャンバーと、前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、前記処理チャンバー内で請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部とを備えたことを特徴とする。
請求項５の制御プログラムは、コンピュータ上で動作し、実行時に、請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるよう半導体装置の製造装置を制御することを特徴とする。
請求項６のプログラム記憶媒体は、コンピュータ上で動作する制御プログラムが記憶されプログラム記憶媒体であって、前記制御プログラムは、実行時に請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とする。
本発明によれば、従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることのできる半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体を提供することができる。
以下、本発明の一実施形態について図面を参照して説明する。
図１は、本発明の第１実施形態に係る半導体ウエハの一部を拡大して模式的に示し、第１実施形態にかかる半導体装置の製造方法の工程を示すものである。図１（ａ）に示すように、この第１実施形態では、パターニングを目的とする被エッチング層としてのポリシリコン層１０１の上には、有機材料からなる反射防止膜（ＢＡＲＣ）１０２が形成されており、この反射防止膜（ＢＡＲＣ）１０２の上にフォトレジスト１０３が形成されている。フォトレジスト１０３は、露光、現像工程により、パターニングされ、所定形状を有するパターンとされている。なお、図１において１００は、ポリシリコン層１０１の下側に設けられた下地層を示している。
図１（ｂ）は、上記のフォトレジスト１０３をトリミングして線幅を細くするとともに、反射防止膜（ＢＡＲＣ）１０２をエッチングした状態を示している。このフォトレジスト１０３のトリミング及び反射防止膜（ＢＡＲＣ）１０２のエッチングを行う工程は、例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。
次に、図１（ｃ）に示すように、ＳｉＯ2膜１０４を成膜する。この成膜工程では、フォトレジスト１０３の上に成膜を行うが、一般的にフォトレジスト１０３は、高温に晒されると倒れを生じる等、高温に弱いので、低温（例えば３００℃以下程度）で成膜することが好ましい。この場合、加熱触媒体で成膜ガスを活性化させた化学気相成長によって行うことができる。
次に、図１（ｄ）に示すように、ＳｉＯ2膜１０４をエッチングし、ＳｉＯ2膜１０４が、フォトレジスト１０３のパターンの側壁部にのみ残った状態とする。このエッチングは、例えば、ＣＦ4、Ｃ4Ｆ8、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。
次に、図１（ｅ）に示すように、酸素プラズマを用いたアッシング等により、フォトレジスト１０３のパターンを除去し、側壁部に残ったＳｉＯ2膜１０４によるパターンを形成する。
そして、図１（ｆ）に示すように、上記のＳｉＯ2膜１０４によるパターンをマスクとして、下層のポリシリコン層１０１をエッチングする。このエッチングは、例えば、ＨＢｒガス等を用いて行うことができる。
上記の第１実施形態では、犠牲膜を用いることなく、ＳＷＴ法による微細なパターンの形成を行うことができる。また、工程の途中でウエットエッチングを行うことなく、エッチング工程は全てドライエッチング工程によって実施できる。したがって、従来に比べて工程の簡略化と製造コストの低減を図ることができ、生産性の向上を図ることができる。
実際に、図１（ｃ）に示す工程で加熱触媒体で成膜ガスを活性化させた化学気相成長によって厚さ約３５ｎｍのＳｉＯ2膜１０４を成膜し、対向電極の上部電極と下部電極とに高周波電力を供給してプラズマエッチングを行う装置を用い、以下の条件で各工程のエッチングを行ったところ、ポリシリコン層１０１（厚さ約１００ｎｍ（下地層が酸化膜））を良好な形状にパターニングすることができた。
（図１（ｂ），（ｅ）のフォトレジスト１０３、反射防止膜１０２のエッチング）
エッチングガス：Ｏ2（３７４ｓｃｃｍ）
圧力：１３．３Ｐａ（１００ｍＴｏｒｒ）
電力：６００Ｗ（上部）／３０Ｗ（下部）
（図１（ｄ）のＳｉＯ2膜１０４のエッチング）
エッチングガス：Ａｒ／Ｃ4Ｆ8（５００ｓｃｃｍ／２０ｓｃｃｍ）
圧力：５．３Ｐａ（４０ｍＴｏｒｒ）
電力：６００Ｗ（上部）／１００Ｗ（下部）
（図１（ｆ）のポリシリコン層１０１のエッチング）
（メインエッチング）
エッチングガス：ＨＢｒ／Ｏ2（４００ｓｃｃｍ／２ｓｃｃｍ）
圧力：４．０Ｐａ（３０ｍＴｏｒｒ）
電力：２００Ｗ（上部）／１５０Ｗ（下部）
（オーバーエッチング）
エッチングガス：ＨＢｒ／Ｏ2（９３４ｓｃｃｍ／４ｓｃｃｍ）
圧力：２０．０Ｐａ（１５０ｍＴｏｒｒ）
電力：６５０Ｗ（上部）／２００Ｗ（下部）
図２は、上記した第１実施形態におけるポリシリコン層１０１と反射防止膜（ＢＡＲＣ）１０２との間に、他の膜、例えばＳｉ3Ｎ4膜１２０が形成されている第２実施形態の半導体装置の製造工程を示すものである。この第２実施形態の場合、図１に示した第１実施形態の場合と同様にして図２（ａ）〜（ｅ）の工程を行う。そしてこの後、ＳｉＯ2膜１０４によるパターンをマスクとして、下層のＳｉ3Ｎ4膜１２０をエッチングし（ｆ）、このＳｉ3Ｎ4膜１２０等をマスクとしてポリシリコン層１０１をエッチングする（ｇ）。なお、図２の場合において、Ｓｉ3Ｎ4膜１２０に代えてＳｉＯＮ（酸窒化シリコン）膜を用いてもよい。
図３は、第３実施形態の半導体装置の製造方法の工程を示すものである。図３（ａ）に示すように、この第３実施形態では、例えば、酸化膜、窒化膜、ポリシリコン等からなり、パターニングを目的とする被エッチング層１３１の上には、有機膜１３２が形成されており、この有機膜１３２の上に、無機材料からなる反射防止膜としてＳＯＧ膜（又はＬＴＯ膜）１３３が形成されており、このＳＯＧ膜（又はＬＴＯ膜）１３３の上にフォトレジスト１３４が形成されている。フォトレジスト１３４は、露光、現像工程により、パターニングされ、所定形状を有するパターンとされている。
図３（ｂ）は、上記のフォトレジスト１３４をトリミングして線幅を細くした状態を示している。このフォトレジスト１３４のトリミングを行う工程は、例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。なお、このトリミング工程は、必要に応じて行うものであり、フォトレジスト１３４が所望の線幅となっている場合は、省略される。
次に、図３（ｃ）に示すように、ＳｉＯ2膜１３５を成膜する。この成膜工程では、フォトレジスト１３４の上に成膜を行うため、前述したように、低温（例えば３００℃以下程度）で成膜することが好ましく、加熱触媒体で成膜ガスを活性化させた化学気相成長等によって行うことができる。
次に、図３（ｄ）に示すように、ＳｉＯ2膜１３５をエッチングし、ＳｉＯ2膜１３５が、フォトレジスト１３４のパターンの側壁部にのみ残った状態とする。このエッチングは、例えば、ＣＦ4、Ｃ4Ｆ8、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。
次に、図３（ｅ）に示すように、酸素プラズマを用いたアッシング等により、フォトレジスト１３４のパターンを除去し、側壁部に残ったＳｉＯ2膜１３５によるパターンを形成する。
この後、図３（ｆ）に示すように、上記のＳｉＯ2膜１３５によるパターンをマスクとして、下層のＳＯＧ膜（又はＬＴＯ膜）１３３をエッチングし、さらに、図３（ｇ）に示すように、下層の有機膜１３２をエッチングする。そして、パターニングされた有機膜１３２を含むマスクを介して下層の被エッチング層１３１をエッチングする。この場合被エッチング層１３１は、ポリシリコン等の他、酸化膜、窒化膜等の無機材料からなる膜であってもよい。なお、ＳＯＧ膜（又はＬＴＯ膜）１３３のエッチングは、前述したＣＦ系ガス等からなる混合ガスを用いて行うことができ、有機膜１３２のエッチングは、酸素又は窒素等のガスを用いて行うことができる。
図４は、上記した第３実施形態におけるＳＯＧ膜（又はＬＴＯ膜）１３３の代わりに反射防止膜としてＳｉＯＮ膜１４０が形成されている第４実施形態の半導体装置の製造工程を示すものである。この第４実施形態の場合、図３に示した第３実施形態の場合の図３（ａ）〜（ｇ）の工程と同様にして図４（ａ）〜（ｇ）の工程を行う。
次に、図６乃至１０を参照して、第５実施形態について説明する。図６（ａ）に示すように、この第５実施形態では、パターニングを目的とする被エッチング層としての酸化シリコン層５００の上には、第２マスク構成層としての窒化シリコン層５０１が形成されている。この窒化シリコン層５０１の上には、第１マスク構成層としてのアモルファスシリコン層５０２が形成されている。このアモルファスシリコン層５０２は、ポリシリコン層であってもよい。このアモルファスシリコン層５０２の上に、有機材料からなる反射防止膜（ＢＡＲＣ）５０３が形成されている。そして、この反射防止膜（ＢＡＲＣ）５０３の上にフォトレジスト５０４が形成されている。フォトレジスト５０４は、露光、現像工程により、パターニングされ、複数のライン形状を有する所定パターン（第１パターン）とされている。このフォトレジスト５０４のライン形状のパターンは、例えば、ラインの幅（線幅）が６０ｎｍ、ラインとラインとの間の間隔が６０ｎｍ等とされる。
図６（ｂ）は、上記のフォトレジスト５０４をトリミングして線幅を細くする（例えば、３０ｎｍとする）とともに、反射防止膜（ＢＡＲＣ）５０３をエッチングした状態を示している。このフォトレジスト５０４のトリミング及び反射防止膜（ＢＡＲＣ）５０３のエッチングを行う工程は、例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。
次に、図６（ｃ）に示すように、フォトレジスト５０４の上に、ＳｉＯ2膜５０５を成膜する第１成膜工程を行う。この成膜工程は、前述した実施形態と同様に、加熱触媒体で成膜ガスを活性化させた化学気相成長等によって行う。
次に、図６（ｄ）に示すように、ＳｉＯ2膜５０５をエッチングし、ＳｉＯ2膜５０５が、フォトレジスト５０４のパターンの側壁部にのみ残った状態とする第１エッチング工程を行う。このエッチングは、例えば、ＣＦ4、Ｃ4Ｆ8、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。
次に、図６（ｅ）に示すように、酸素プラズマを用いたアッシング等により、フォトレジスト５０４のパターンを除去して、側壁部に残ったＳｉＯ2膜５０５によるパターン（第２パターン）を形成する第２パターン形成工程を行い、このＳｉＯ2膜５０５によるパターンをマスクとしてアモルファスシリコン層５０２をエッチングする第２エッチング工程を行う。アモルファスシリコン層５０２のエッチングは、例えば、ＨＢｒガス等を用いて行うことができる。
そして、図６（ｆ）に示すように、エッチングマスクとして使用したＳｉＯ2膜５０５を除去する。以上の工程によって、図７の平面図に示すように、半導体ウエハを上から見たときに、アモルファスシリコン層５０２がライン状（線幅例えば３０ｎｍ、間隔例えば３０ｎｍ）に形成され、これらのアモルファスシリコン層５０２の間に、下層の窒化シリコン層５０１が露出した状態となる。なお、図６（ｆ）は、図７の一点鎖線で示すＡ断面の断面図である。
次に、上記した図６（ｆ）の状態から、図８（Ｂ１）、（Ｃ１）に示すように、反射防止膜（ＢＡＲＣ）５１３を形成し、その上に塗布、露光、現像工程によってパターニングしたフォトレジスト５１４（第３パターン）を形成する第３パターン形成工程を行う。このフォトレジスト５１４は、図７に示したライン状のアモルファスシリコン層５０２と直行する方向のライン状のパターンで、例えば、ラインの幅（線幅）が６０ｎｍ、ラインとラインとの間の間隔が６０ｎｍのパターンからなる。なお、図８の左側には、後述する図９に示す平面図におけるＢ断面、図８の右側には、Ｃ断面を示してある。
図８（Ｂ２），（Ｃ２）は、上記のフォトレジスト５１４をトリミングして線幅を細くする（例えば、３０ｎｍとする）とともに、反射防止膜（ＢＡＲＣ）５１３をエッチングした状態を示している。このフォトレジスト５１４のトリミング及び反射防止膜（ＢＡＲＣ）５１３のエッチングを行う工程は、例えば、酸素プラズマ等を用いたプラズマエッチングにより行うことができる。
次に、図８（Ｂ３），（Ｃ３）に示すように、ＳｉＯ2膜５１５を成膜する第２成膜工程を行う。この成膜工程は、前述した実施形態と同様に、例えば、加熱触媒体で成膜ガスを活性化させた化学気相成長等によって行う。
次に、図８（Ｂ４），（Ｃ４）に示すように、ＳｉＯ2膜５１５をエッチングし、ＳｉＯ2膜５１５が、フォトレジスト５１４のパターンの側壁部にのみ残った状態とする第３エッチング工程を行う。このエッチングは、例えば、ＣＦ4、Ｃ4Ｆ8、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。
次に、図８（Ｂ５），（Ｃ５）に示すように、酸素プラズマを用いたアッシング等により、フォトレジスト５１４のパターンを除去して、側壁部に残ったＳｉＯ2膜５１５によるパターン（第４パターン）を形成する第４パターン形成工程を行う。
次に、図８（Ｂ６），（Ｃ６）に示すように、ＳｉＯ2膜５１５によるパターン及びアモルファスシリコン層５０２をマスクとして、窒化シリコン層５０１をエッチングする第４エッチング工程を行う。窒化シリコン層５０１のエッチングは、例えば、例えば、ＣＦ4、Ｃ4Ｆ8、ＣＨＦ3、ＣＨ3Ｆ、ＣＨ2Ｆ2等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いて行うことができる。この状態では、図９の平面図に示すように、半導体ウエハを上から見たときに、ライン状のＳｉＯ2膜５１５と、このライン状のＳｉＯ2膜５１５の間の矩形状のアモルファスシリコン層５０２に囲まれて矩形状に酸化シリコン層５００が露出した領域が形成された状態となっている。
次に、図１０に示すように、ＳｉＯ2膜５１５を除去するとともに、アモルファスシリコン層５０２及び窒化シリコン層５０１をマスクとして、酸化シリコン層５００をエッチングする第５エッチング工程を行う。以上の工程によって、図１０に示すように、酸化シリコン層５００にシリコンウエハＷの表面が露出するホール形状を形成する。なお、図１０（ａ）は平面図、図１０（ｂ）は、図１０（ａ）に示す一点鎖線Ｂに沿った断面図、図１０（ｃ）は、図１０（ａ）に示す一点鎖線Ｃに沿った断面図である。
上記の第５実施形態によれば、例えば、１辺が３０ｎｍ等の微細なホール形状のパターンを形成することができる。
図５は、上記の半導体装置の製造方法を実施するための半導体装置の製造装置の構成の一例を模式的に示す上面図である。半導体装置の製造装置１の中央部分には、真空搬送チャンバ１０が設けられており、この真空搬送チャンバ１０に沿って、その周囲には、複数（本実施形態では６個）の処理チャンバ１１〜１６が配設されている。これらの処理チャンバーは、内部でプラズマエッチング及び加熱触媒体で成膜ガスを活性化させた化学気相成長を行うものである。
真空搬送チャンバ１０の手前側（図中下側）には、２つのロードロックチャンバ１７が設けられ、これらのロードロックチャンバ１７のさらに手前側（図中下側）には、大気中で基板（本実施形態では半導体ウエハＷ）を搬送するための搬送チャンバ１８が設けられている。また、搬送チャンバ１８のさらに手前側（図中下側）には、複数枚の半導体ウエハＷを収容可能とされた基板収容ケース（カセット又はフープ）が配置される載置部１９が複数（図５では３つ）設けられており、搬送チャンバ１８の側方（図中左側）には、オリエンテーションフラット或いはノッチにより半導体ウエハＷの位置を検出するオリエンタ２０が設けられている。
ロードロックチャンバ１７と搬送チャンバ１８との間、ロードロックチャンバ１７と真空搬送チャンバ１０との間、真空搬送チャンバ１０と処理チャンバ１１〜１６との間には、夫々ゲートバルブ２２が設けられ、これらの間を気密に閉塞及び開放できるようになっている。また、真空搬送チャンバ１０内には真空搬送機構３０が設けられている。この真空搬送機構３０は、第１のピック３１と第２のピック３２を具備し、これらによって２枚の半導体ウエハＷを支持可能に構成されており、各処理チャンバ１１〜１６、ロードロック室１７に、半導体ウエハＷを搬入、搬出できるよう構成されている。
また、搬送チャンバ１８内には、大気搬送機構４０が設けられている。この大気搬送機構４０は、第１のピック４１と第２のピック４２とを具備しており、これらによって２枚の半導体ウエハＷを支持可能に構成されている。大気搬送機構４０は、載置部１９に載置された各カセット又はフープ、ロードロック室１７、オリエンタ２０に半導体ウエハＷを搬入、搬出できるよう構成されている。
上記構成の半導体装置の製造装置１は、制御部６０によって、その動作が統括的に制御される。この制御部６０には、ＣＰＵを備え半導体装置の製造装置１の各部を制御するプロセスコントローラ６１と、ユーザインターフェース部６２と、記憶部６３とが設けられている。
ユーザインターフェース部６２は、工程管理者が半導体装置の製造装置１を管理するためにコマンドの入力操作を行うキーボードや、半導体装置の製造装置１の稼働状況を可視化して表示するディスプレイ等から構成されている。
記憶部６３には、半導体装置の製造装置１で実行される各種処理をプロセスコントローラ６１の制御にて実現するための制御プログラム（ソフトウエア）や処理条件データ等が記憶されたレシピが格納されている。そして、必要に応じて、ユーザインターフェース部６２からの指示等にて任意のレシピを記憶部６３から呼び出してプロセスコントローラ６１に実行させることで、プロセスコントローラ６１の制御下で、半導体装置の製造装置１での所望の処理が行われる。また、制御プログラムや処理条件データ等のレシピは、コンピュータで読取り可能なプログラム記憶媒体（例えば、ハードディスク、ＣＤ、フレキシブルディスク、半導体メモリ等）などに格納された状態のものを利用したり、或いは、他の装置から、例えば専用回線を介して随時伝送させてオンラインで利用したりすることも可能である。
上記構成の半導体装置の製造装置１を用いて、第１〜５実施形態に示した一連の工程を実施することができる。なお、成膜工程については、一旦半導体ウエハＷを上記の半導体装置の製造装置１から搬出して他の装置によって行ってもよい。また、フォトレジストの塗布、露光、現像工程については、他の塗布装置、露光装置、現像装置によって行う。
本発明の第１実施形態の工程を模式的に示す図。 本発明の第２実施形態の工程を模式的に示す図。 本発明の第３実施形態の工程を模式的に示す図。 本発明の第４実施形態の工程を模式的に示す図。 本発明の一実施形態に使用する装置の概略構成を模式的に示す図。 本発明の第５実施形態の工程を模式的に示す図。 本発明の第５実施形態の工程における平面構成を模式的に示す図。 本発明の第５実施形態の工程を模式的に示す図。 本発明の第５実施形態の工程における平面構成を模式的に示す図。 本発明の第５実施形態の工程における平面構成及び断面構成を模式的に示す図。
符号の説明
１００……下地層、１０１……ポリシリコン層、１０２……反射防止膜（ＢＡＲＣ）、１０３……フォトレジスト、１０４……ＳｉＯ2膜。

Claims (6)

  1. 基板上の被エッチング層を所定のパターンにエッチングして、半導体装置を製造する半導体装置の製造方法であって、
    フォトレジストからなる複数のライン状の第１パターンを形成する第１パターン形成工程と、
    前記第１パターンの上にＳｉＯ2膜を成膜する第１成膜工程と、
    前記ＳｉＯ2膜を前記フォトレジストの第１パターンの側壁部にのみ残るようにエッチングする第１エッチング工程と、
    前記第１パターンを除去して前記ＳｉＯ2膜の第２パターンを形成する第２パターン形成工程と、
    前記第２パターンをマスクとして下層の第１マスク構成層をエッチングする第２エッチング工程と、
    前記第１パターンと直交する方向に、フォトレジストの複数のライン状のパターンからなる第３パターンを形成する工程と、
    前記第３パターンの上にＳｉＯ2膜を成膜する第２成膜工程と、
    前記ＳｉＯ2膜を前記第３パターンの側壁部にのみ残るようにエッチングする第３エッチング工程と、
    前記第３パターンを除去して前記ＳｉＯ2膜の第４パターンを形成する第４パターン形成工程と、
    前記第４パターン及び前記第１マスク構成層をマスクとして、下層の第２マスク構成層をエッチングする第４エッチング工程と、
    前記第１マスク構成層と前記第２マスク構成層をマスクとして、前記被エッチング層にホール形状を形成する第５エッチング工程と
    を具備し、
    前記第１及び第２成膜工程を、加熱触媒体で成膜ガスを活性化させた化学気相成長によって行う
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法であって、
    前記第１成膜工程の前に、前記第１パターンをトリミングするとともに、下層の有機材料からなる反射防止膜をエッチングする工程と、
    前記第２成膜工程の前に、前記第３パターンをトリミングするとともに、下層の有機材料からなる反射防止膜をエッチングする工程と
    を具備したことを特徴とする半導体装置の製造方法。
  3. 請求項１又は２項記載の半導体装置の製造方法であって、
    前記第１マスク構成層がシリコンからなり、前記第２マスク構成層が窒化シリコンからなることを特徴とする半導体装置の製造方法。
  4. 基板上の被エッチング層を所定のパターンにエッチングして、半導体装置を製造する半導体装置の製造装置であって、
    前記基板を収容する処理チャンバーと、
    前記処理チャンバー内に処理ガスを供給する処理ガス供給手段と、
    前記処理チャンバー内で請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるように制御する制御部と
    を備えたことを特徴とする半導体装置の製造装置。
  5. コンピュータ上で動作し、実行時に、請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるよう半導体装置の製造装置を制御することを特徴とする制御プログラム。
  6. コンピュータ上で動作する制御プログラムが記憶されプログラム記憶媒体であって、
    前記制御プログラムは、実行時に請求項１から請求項３いずれか１項記載の半導体装置の製造方法が行われるように半導体装置の製造装置を制御することを特徴とするプログラム記憶媒体。
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