JP6960839B2 - 半導体装置の製造方法 - Google Patents

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    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Description

本発明は、半導体装置を製造するための基板上に形成された多孔質の低誘電率膜に対して、配線を埋め込むためのビア及びトレンチを形成する工程を行うときのダメージを抑える技術に関する。
多層化された半導体装置の製造において、動作速度を向上させるために層間絶縁膜の寄生容量を小さくする手法として、多孔質の低誘電率膜が使用されている。この種の膜としては、例えばシリコン、炭素、酸素及び水素を含み、Ｓｉ‐Ｃ結合を有するＳｉＯＣ膜が挙げられる。ＳｉＯＣ膜は、配線材料である例えば銅を埋め込むために、レジストマスク及び下層マスクを用いて、ＣＦ系のガスである例えばＣＦ４ガスのプラズマによりエッチングが行われ、次いで酸素ガスのプラズマによりレジストマスクのアッシングが行われる。
ところでＳｉＯＣ膜に対してエッチングやアッシングなどのプラズマ処理を行う場合、プラズマに曝されたＳｉＯＣ膜の露出面、即ち凹部の側壁及び底面において、プラズマによって例えばＳｉ−Ｃ結合が切れてＣが膜中から脱離する。Ｃの脱離によって不飽和結合手の生成したＳｉは、その状態では不安定であるため、その後例えば大気中の水分等と結合してＳｉ−ＯＨとなる。
このようにプラズマ処理によって、多孔質のＳｉＯＣ膜の空孔部へエッチングガス等が拡散され、ＳｉＯＣ膜がエッチングガスによりダメージを受ける。このダメージ層は炭素の含有量が低下していることから、誘電率が低下してしまう。配線パターンの線幅の微細化、及び配線層や絶縁膜等の薄膜化が進んでいることから、膜の表面部がウエハ全体に対して与える影響の割合が大きくなっており、このためＳｉＯＣ膜の誘電率の低下は、半導体装置の特性が設計値から外れてしまう要因の一つになる。
特許文献１には、基板上の多孔質の低誘電率膜の孔部に事前にＰＭＭＡ（アクリル樹脂）を埋め込み、低誘電率膜に対してエッチングなどの処理を行った後、基板を加熱し、溶剤を供給し、更にマイクロ波を供給してＰＭＭＡを除去する技術が記載されている。しかしながらＰＭＭＡを除去するためには、プラズマにより２０分程度もの長い時間をかける必要があり、また４００℃以上の温度まで基板を加熱しなければならないことから、基板に既に形成されている素子部分に悪影響を与える懸念が大きいという課題がある。
また、非特許文献１には、樹脂の熱分解によるコンセプトにおいては、樹脂の除去温度が下がると当該樹脂の耐熱温度も下がることが開示されている。この中で、PMMAが唯一、配線工程で許容できる温度である４００℃において熱除去（Thermal unstuff）できることが示されているが、ＰＭＭＡの熱安定性が２５０℃へ低下する。このことは、ＰＭＭＡによる保護工程中に２５０℃以上の温度がＰＭＭＡに加わり、ＰＭＭＡ膜が変質してしまうため保護膜としては使用が出来なくなることを意味している。
従って非特許文献１に記載された技術は、本発明のように、保護膜の除去温度を超えた熱工程が行われても、当該保護膜が保護膜として機能を有するものではない。
米国特許第９，４１４、４４５（第２欄第２３行〜２９行、第１３欄第５１行〜５３行、クレーム３） PESM2014, Grenoble (France)「Low damage integration of ultralow-k porousorganosilicate glasses by Pore-Stuffing approach」ｐ-11 http://search.yahoo.co.jp/r/FOR=lnHXYipV3iiHPJ8Ddulpn9J0AKPQKNPWEP9nzhy.AiW7ZSfYxo79p7jA3xOdeEcedQqGRKkEAYq90SDWeAT5IUsEfgiLpbHgxS8DD0kYKkIGqb8pnApsZ5xT8UlA4Ot.KLFnrDpecdEGg86FqBcBKfCEqY3PqzBYQ9KfooXg6Xo2Dt8m5oGdCpp7WKLDFTHa2Wz9s8jHjCqu5OmSbDaj4USJp6MbORAH65KsDgl9EH7ns610ZIvWgfumVXoh5_wErVR4FCMd3wt0zOsKjLp2_AwFsYkxMFmOJYRiMzULCQ15RFal6R4A5NMV7Q--/_ylt=A2RCnn0EZ9hYv3IANE2DTwx.;_ylu=X3oDMTEyY3ZldGU5BHBvcwMxBHNlYwNzcgRzbGsDdGl0bGUEdnRpZANqcDAwNDk-/SIG=15ks2kk9s/EXP=1490677956/**http%3A//pesm2014.insight-outside.fr/presentations/Sesssion6-2-PoreStuffing_PESM2014_Liping-Zhang_finalv.pdf%23search=%27PESM2014%252C%2BGrenoble%2BL.%2BZhanga%27
本発明はこのような事情の下になされたものであり、その目的は、半導体装置を製造するにあたって、多孔質の低誘電率膜である層間絶縁膜に配線用の凹部を形成するときに層間絶縁膜のダメージを抑えることができる技術を提供することにある。
本発明の半導体装置の製造方法は、基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
前記低誘電率膜の表面にトレンチをエッチングするためのトレンチ用のマスクを形成する工程と、
その後ビアをエッチングするためのビア用のマスクを形成する工程と、
前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
前記低誘電率膜をエッチングしてビアを形成する工程と、
次いで前記ビア内に有機物からなる保護用の充填物を埋め込む工程と、
然る後、前記低誘電率膜をエッチングしてトレンチを形成する工程と、
次に前記充填物を除去する工程と、
前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
前記孔部に前記重合体を埋め込む工程は、前記トレンチ用のマスクを形成した後、前記ビアを形成する前に行われることを特徴とする。
他の発明の半導体装置の製造方法は、基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
前記低誘電率膜の表面にトレンチ用のマスクを形成する工程と、
前記低誘電率膜を前記トレンチ用のマスクを用いてエッチングしてトレンチを形成する工程と、
次いで前記トレンチ内にビア用のマスクを形成する工程と、
然る後、前記ビア用のマスクを用いて前記トレンチの底部をエッチングしてビアを形成する工程と、
次に前記ビア用のマスクを除去する工程と、
前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
前記ビア用のマスクは、尿素結合を有する重合体であることを特徴とする。
更に他の発明の半導体装置の製造方法は、基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
前記低誘電率膜の表面にトレンチ用のマスクを形成する工程と、
前記低誘電率膜を前記トレンチ用のマスクを用いてエッチングしてトレンチを形成する工程と、
次いで前記トレンチ内にビア用のマスクを形成する工程と、
然る後、前記ビア用のマスクを用いて前記トレンチの底部をエッチングしてビアを形成する工程と、
次に前記ビア用のマスクを除去する工程と、
前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
前記埋め込み工程は、前記トレンチ用のマスクを形成する工程の後に行われることを特徴とする。
本発明は、低誘電率膜に対して、重合用の原料を供給して低誘電率膜内の孔部に尿素結合を有する重合体（ポリ尿素）を埋め込み、エッチング後に基板を加熱して重合体を解重合するようにしている。従って低誘電率膜のエッチングを行う時には重合体により保護されている。そしてビアを形成した後、トレンチを形成する前に有機物からなる充填物を埋め込むようにしている。従ってエッチング時に活性種に対して低誘電率膜が保護されているので、ダメージの発生が抑えられる。
他の発明は、低誘電率膜に対して、重合用の原料を供給して低誘電率膜内の孔部に尿素結合を有する重合体（ポリ尿素）を埋め込み、エッチング後に基板を加熱して重合体を解重合するようにしている。従って低誘電率膜のエッチングを行う時には重合体により保護されている。そしてトレンチを形成した後、ビアを形成しているが、ビアを形成した後、当該ビアを形成するためにトレンチ内に形成したマスクを除去するときに、低誘電率膜内にポリ尿素が埋め込まれているので、マスク除去のためのプラズマによるダメージが抑えられる。
本発明の実施形態の概要を示す説明図である。 本発明の第１の実施形態にかかる製造工程の一部を示す説明図である。 本発明の第１の実施形態にかかる製造工程の一部を示す説明図である。 本発明の第１の実施形態にかかる製造工程の一部を示す説明図である。 本発明の第１の実施形態にかかる製造工程の一部を示す説明図である。 尿素結合を有する重合体を共重合による反応により生成する様子を示す説明図である。 イソシアネートの一例の分子構造を示す分子構造図である。 尿素結合を有する重合体がオリゴマーとなる反応を示す説明図である。 二級アミンを用いて尿素結合を有する重合体を生成する様子を示す説明図である。 尿素結合を有する単量体を架橋させて、尿素結合を有する重合体を生成する様子を示す説明図である。 イソシアネートとアミンとを各々蒸気で反応させて尿素結合を有する重合体を生成するための装置を示す断面図である。 ポリ尿素膜が成膜された基板を加熱するための加熱装置を示す断面図である。 第１の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第１の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第１の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第１の実施形態の変形例にかかる製造工程の一部を示す説明図である。 本発明の第２の実施形態にかかる製造工程の一部を示す説明図である。 本発明の第２の実施形態にかかる製造工程の一部を示す説明図である。 第２の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第２の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第２の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第２の実施形態の変形例にかかる製造工程の一部を示す説明図である。 第２の実施形態の変形例にかかる製造工程の一部を示す説明図である。 ポリ尿素の埋め込み前の低誘電率膜の表面部についてＸＰＳにより得られた組成を示すグラフである。 ポリ尿素を埋め込んだ後の低誘電率膜の表面部についてＸＰＳにより得られた組成を示すグラフである。 ポリ尿素を埋め込んだ後の低誘電率膜の表面部についてＸＰＳにより得られた組成を示すグラフである。 ポリ尿素を埋め込んだ後の低誘電率膜の表面部についてＸＰＳにより得られた組成を示すグラフである。 低誘電率膜におけるポリ尿素の埋め込み前後及び加熱処理後の吸光度を示す特性図である。
［本発明の実施形態の概要］
半導体装置において、集積回路が形成されている層が複数積層される場合、下層側の回路と上層側の回路とを接続するための配線が埋め込まれるビア（ビアホール）と各層の集積回路の一部をなす配線が埋め込まれるトレンチ（溝部）とを層間絶縁膜に形成する必要がある。
ビア及びトレンチを形成するにあたっては、層間絶縁膜にビアを形成し、次いでトレンチを形成する手法と、トレンチを形成し、次いでビアを形成する手法とがある。本願明細書では、先にビアを形成する手法をビアファーストと呼び、先にトレンチを形成する手法をトレンチファーストと呼ぶことにする。
図１は、本発明の実施形態の概要を極めて模式的に示した図であり、ビアファースト及びトレンチファーストの手法を示している。本発明の実施形態では、層間絶縁膜として多孔質の低誘電率膜２０を用い、低誘電率膜２０の孔部内にポリ尿素を埋め込む。孔部内にポリ尿素が埋め込まれた状態の表示として低誘電率膜２０にドットを付している。２０ａで示す部位は、低誘電率膜２０の下層側の層を模式的に示した部位である。
一般的に行われているビアファーストの手法においては、ビア２０１を形成し、次いでトレンチ２０２を形成するが、本発明の実施形態では、ビア２０１を形成した後、トレンチア２０２を形成する前に、白矢印で工程の介在を示すように、ビア２０１内に保護用の充填物１００を埋め込んでいる。ビア２０１とは、トレンチの底面よりも下方側の部分のホールを示すが、本明細書では便宜上ビアよりも上方側であって当該ビアの投影領域のホールの部分もビアと呼び、符号２０１として示すこととする。
トレンチファーストの手法においては、トレンチ２０２を形成し、次いでトレンチ２０２内に、ビア用のエッチングマスク１０１を形成し、このマスク１０１を用いて低誘電率膜２０の底部をエッチングしてビア２０１を形成する。しかる後、トレンチ２０２内のマスク１０１をエッチングあるいはアッシングにより除去する。
［第１の実施形態］
本発明の第１の実施形態は、ビアファーストの手法に適用した方法である。図２〜図５は、下層側の回路部分に上層側の回路部分を形成する様子を段階的に示す説明図であり、１１は下層側の例えば層間絶縁膜、１２は層間絶縁膜１１に埋め込まれた配線材料である銅配線、１３はエッチング時のストッパーの機能を持つエッチングストッパー膜である。エッチングストッパー膜１３は、例えばＳｉＣ（炭化ケイ素）やＳｉＣＮ（炭化窒化ケイ素）などにより形成されている。
エッチングストッパー膜１３の上には、層間絶縁膜である低誘電率膜２０が形成されている。低誘電率膜２０は、この例ではＳｉＯＣ膜が用いられ、ＳｉＯＣ膜は例えばＤＥＭＳ（Diethoxymethylsilane）をプラズマ化してＣＶＤ法により成膜される。低誘電率膜２０は多孔質であり、図面では低誘電率膜２０内の孔部２１を極めて模式的に示している。なお下層側の層間絶縁膜１１についてもＳｉＯＣ膜が用いられる。
本実施形態の方法では、基板である半導体ウエハ(以下ウエハという)の表面に、図２（ａ）に示すように下層側の回路部分が形成され、この回路部分の上に低誘電率膜２０が形成されている状態から処理が始まる。
続いて図２（ｂ）に示すように低誘電率膜２０の表面に例えば真空雰囲気にて３００℃のプロセス温度でＣＶＤ（Chemical Vapor Deposition）によりシリコン酸化膜３１を成膜する。シリコン酸化膜３１は、例えば有機系のシリコン原料の蒸気と酸素あるいはオゾンなどの酸化ガスとの反応により生成される。シリコン酸化膜３１は、後述のエッチング時においてパターンマスク（ハードマスク）の一部としての役割を果たすと共に、後述のハードマスク３２のエッチング時において低誘電率膜２０を保護する役割も果たす。次に同図に示すようにトレンチに対応する部位が開口する、例えばＴｉＮ（チタンナイトライド）膜からなるエッチング用のパターンマスクであるハードマスク３２を公知の手法により形成する。
しかる後、例えばＣＨ３Ｆガスを活性化（プラズマ化）したガスによりシリコン酸化膜３１をエッチングし（図２（ｃ））、低誘電率膜２０内の孔部２１を次のように埋め込み材料である、尿素結合を有する重合体（ポリ尿素）により埋める（図２（ｄ））。図２において、孔部２１がポリ尿素で埋められた状態を便宜上「斜線」で示している。低誘電率膜２０内の孔部２１に埋め込まれたポリ尿素は、被保護膜である低誘電率膜２０を後述のプラズマ処理におけるプラズマから保護する役割を果たす。
ポリ尿素膜は、例えば図６に示すようにイソシアネートとアミンとを用いて共重合により生成することができる。Ｒは例えばアルキル基（直鎖状アルキル基または環状アルキル基）またはアリール基であり、ｎは２以上の整数である。
イソシアネートとしては、例えば脂環式化合物、脂肪族化合物、芳香族化合物などを用いることができる。脂環式化合物としては、例えば図７（ａ）に示すように１，３−ビス(イソシアネートメチル)シクロヘキサン（Ｈ６ＸＤＩ）を用いることができる。また脂肪族化合物としては、図７（ｂ）に示すように、例えばヘキサメチレンジイソシアネートを用いることができる。
アミンとしては、例えば１，３−ビス(アミノメチル)シクロヘキサン（Ｈ６ＸＤＡ）を用いることができる。
原料モノマーを気体で反応させてポリ尿素を成膜する（蒸着重合する）ためのＣＶＤ装置を図１１に示しておく。７０は真空雰囲気を区画する真空容器である。７１ａ、７２ａは夫々原料モノマーであるイソシアネート及びアミンを液体で収容する原料供給源であり、イソシアネートの液体及びアミンの液体は供給管７１ｂ、７２ｂに介在する気化器７１ｃ、７２ｃにより気化され、各蒸気がガス吐出部であるシャワーヘッド７３に導入される。シャワーヘッド７３は、下面に多数の吐出孔が形成されており、イソシアネートの蒸気及びアミンの蒸気を別々の吐出孔から処理雰囲気に吐出するように構成されている。基板である、表面が加工された半導体ウエハＷは、加熱機構を備えた載置台７４に載置される。
ポリ尿素を低誘電率膜２０の孔部２１に埋め込む手法については、既述の回路部分を搭載している基板である半導体ウエハ（以下単に「ウエハ」という）Ｗに対してイソシアネートの蒸気とアミンの蒸気とを交互に供給する手法を採用することができる。この場合、イソシアネートの蒸気の供給を停止し、真空容器７０内を窒素ガスでパージしてからアミンの蒸気を供給し、次いでアミンの蒸気の供給を停止し、真空容器７０内を窒素ガスでパージしてからイソシアネートの蒸気を供給するという手法であってもよい。あるいは一方の蒸気の供給を停止した後、パージ工程を介さずに続いて他方の蒸気を供給し、他方の蒸気の供給を停止した後、パージ工程を介さずに続いて一方の蒸気を供給する手法であってもよい。またイソシアネートの蒸気とアミンの蒸気とを同時にウエハＷに供給する手法であってもよい。
イソシアネートの蒸気とアミンの蒸気とを交互に供給する既述の２つの手法のうち前段の手法（一方のガスの供給と他方のガスの供給との間にパージ工程が介在する手法）では、低誘電率膜２０の表面にポリ尿素が成膜されずに孔部２１内に埋め込まれる。また後段の手法（一方のガスの供給と他方のガスの供給との間にパージ工程が介在しない手法）では、ポリ尿素が孔部２１に埋め込まれるが、低誘電率膜２０以外のウエハＷの表面（ハードマスク３２の上）にもポリ尿素が成膜される。なお、この現象は後述の評価試験に記載しているが、供給サイクル数などのパラメータ値を選定した場合に起こると考えられる。
後段の手法を採用した場合には、ウエハＷをポリ尿素が解重合する温度に加熱し、ハードマスク３２の表面のポリ尿素を除去することによって図２（ｄ）に示す状態が得られる。ポリ尿素は重合と解重合との可逆的平衡反応が成り立っており、温度が高くなると解重合重合が支配的になる。従って解重合が起こると生成されたモノマーが時間の経過と共に気化する。例えば２００℃、２５０℃、３００℃の各温度では、ポリ尿素が消失するまでの時間は３００℃の場合が最も短い。
従って温度と時間とを選択することにより、低誘電率膜２０内だけにポリ尿素を残すことができる。
イソシアネートの蒸気及びアミンの蒸気を用いる手法においては、ウエハＷの温度は室温からポリ尿素が解重合する温度よりもわずかに低い温度までの温度範囲に設定され、例えば２０℃〜２００℃の温度範囲にて重合反応が促進される。
更に図８（ａ）〜（ｄ）に示すように、原料モノマーとして一官能性分子を用いてもよい。
更にまた図９（ａ）、（ｂ）に示すように、イソシアネートと二級アミンとを用いてもよく、この場合に生成される重合体に含まれる結合も尿素結合である。
そして尿素結合を備えた原料モノマーを重合させてポリ尿素膜を得るようにしてもよい。図１０はこのような例を示し、原料モノマーに対して光、例えば紫外線を照射して光エネルギーを与えることにより重合が起こってポリ尿素膜が生成される。この場合、ウエハＷに原料モノマーを供給しながら光エネルギーを与えることにより行われる。
こうして低誘電率膜２０の孔部２１にポリ尿素を埋め込んだ後、ビアに対応する部位が開口するＳＯＣ（Spin On Carbon）からなるビア用のパターンマスク３３を形成し（図３（ｅ））、低誘電率膜２０をエッチングし、ビア２０１を形成する（図３（ｆ））。ＳＯＣは、スピンコーティングにより塗布される、炭素を主成分とする塗布膜であり、レジストを用いてパターンマスクとして形成される。
低誘電率膜２０、この例ではＳｉＯＣ膜をエッチングする手法としては、Ｃ６Ｆ６ガスをプラズマ化して得たプラズマにより行うことができ、この場合、更に微量の酸素ガスを添加するようにしてもよい。
次にビア２０１内に有機物からなる保護用の充填物、この例ではポリ尿素からなる保護用の充填物３４を埋め込む。充填物３４（ポリ尿素）を埋め込む工程は、回路部分を搭載しているウエハに対して既述のように真空雰囲気で例えばイソシアネートの蒸気とアミンの蒸気とを交互に供給することにより行われる、これによりポリ尿素がビア２０１内に埋め込まれて充填物３４が形成されると共にビア２０１以外のパターンマスク３３の表面にも成膜される（図３（ｇ））。しかる後、既述したようにポリ尿素が解重合する温度までウエハを加熱し、ビア２０１以外のパターンマスク３３の表面に成膜されているポリ尿素（ポリ尿素膜）を除去する（図３（ｈ））。
次いでＳＯＣからなるパターンマスク３３を例えば酸素ガスをプラズマ化して得たプラズマによりアッシング（エッチング）して除去する（図４（ｉ））。このときＳＯＣと共にパターンマスク３３の孔部内に埋め込まれているポリ尿素も当該プラズマによりエッチングされて除去される。
更にトレンチ用のマスクである、シリコン酸化膜３１及びハードマスク３２を用いて低誘電率膜２０をエッチングしてトレンチ２０２を形成する（図４（ｊ）。低誘電率膜２０、この例ではＳｉＯＣ膜をエッチングする手法としては、Ｃ６Ｆ６ガスをプラズマ化して得たプラズマにより行うことができ、この場合、更に微量の酸素ガスを添加するようにしてもよい。このエッチングにより低誘電率膜２０と共にポリ尿素からなる充填物３４もエッチングされる。なお、ポリ尿素のエッチング速度は低誘電率膜２０のエッチング速度よりも遅いことから、低誘電率膜２０を予定の深さまでエッチングしたときに充填物３４がトレンチ２０２の底部から少し突出した状態になる。このため例えば酸素ガスをプラズマ化して得たプラズマによりアッシングし、突出した充填物３４を除去してトレンチ２０２を平坦化することができる。
続いてウエハをポリ尿素が解重合する温度例えば３５０℃に加熱するとアミンに解重合して蒸発し、図４（ｋ）に示すようにポリ尿素からなる充填物３４が除去される。ウエハを加熱するにあたっては、ウエハ上に既に形成されている素子部分、特に銅配線に悪影響を与えないようにするためには、４００℃未満例えば３９０℃以下、例えば３００〜３５０℃で加熱することが好ましい。ポリ尿素の解重合を行う時間、例えば３００℃〜４００℃で加熱する時間は、素子への熱的ダメージを抑えるという観点から、例えば５分以下が好ましい。
ウエハを加熱する処理は例えば図１２に示すように、処理容器５１内の載置台５２にウエハを載置し、ランプハウス５３内の赤外線ランプ５４によりウエハを加熱することにより行うことができる。図１２中、５５は透過窓、５６は窒素ガスを供給する供給管、５７は排気管である。処理雰囲気は例えば不活性ガスである窒素ガスを供給しながら真空雰囲気で行ってもよいし（この場合は排気管５７には真空排気機構７５が接続され、処理容器５１は真空容器が用いられる）、常圧雰囲気で行ってもよい。
また加熱機構としては赤外線ランプ５４に限らず、載置台５２に設けたヒータであってもよい。
そして充填物３４を除去した後、ビア２０１の底部のエッチングストッパー膜１３をエッチングして除去する（図４（ｌ））。このエッチングは、エッチングストッパー膜１３が例えばＳｉＣ膜である場合には、例えばＣＦ４ガスをプラズマ化して得たプラズマにより行うことができる。
その後、ビア２０１及びトレンチ２０２の内面に、後述の導電路である銅が層間絶縁膜２０に拡散することを防止するためのバリア層、例えばＴｉとＴｉＯＮとの積層膜からなるバリア層３５を成膜する（図５(ｍ)）。しかる後、ビア２０１及びトレンチ２０２に銅３６を埋め込み、余分な銅３６、バリア層３５、シリコン酸化膜３１及びハードマスク３２をＣＭＰ（Chemical Mechanical Polishing）により除去して銅配線３６（銅と同じ符号を用いている）を形成する（図５(ｎ)）。次いでウエハをポリ尿素が解重合する温度例えば３５０℃に加熱して低誘電率膜２０の孔部２１に埋め込まれているポリ尿素を除去し（図５(ｏ)）、こうして上層の回路部分が形成される。
低誘電率膜２０の孔部２１に埋め込まれているポリ尿素を除去する工程は、この例に限られず、例えばエッチングストッパー膜１３をエッチングして除去した後（図４（ｌ））、バリア層３５を成膜する前に行ってもよい。
第１の実施形態によれば、低誘電率膜２０に対して、重合用の原料を供給して低誘電率膜２０内の孔部２１に尿素結合を有するポリ尿素を埋め込み、エッチング後にウエハを加熱してポリ尿素を解重合するようにしている。このため低誘電率膜２０のエッチングを行う時にはポリ尿素（重合体）により保護されている。そしてビア２０１を形成した後、トレンチ２０２を形成する前に、ビア２０１にポリ尿素からなる充填物を埋め込んでいるため、トレンチ２０２を形成する時にエッチングガスからビア２０１の内周面が保護される。従って孔部２１に重合体を埋め込んでいることと相俟って、エッチングガスから低誘電率膜が保護され、低誘電率膜におけるダメージの発生が抑えられる。
以下に第１の実施形態の変形例について記載する
図１３及び図１４に示す変形例は、ハードマスク３２によりシリコン酸化膜３１にトレンチに対応する開口を形成する工程の前にポリ尿素を低誘電率膜２０の孔部２１に埋め込む点で第１の実施形態と異なっている。即ち低誘電率膜２０を形成した後、ウエハに対して既述のようにしてポリ尿素を真空蒸着する処理を行うことにより、低誘電率膜２０の孔部２１にポリ尿素を埋め込む（図１３（ａ）、（ｂ））。その後、シリコン酸化膜３１を低誘電率膜２０の上に成膜し、次いでハードマスク３２をシリコン酸化膜３１の上に形成し（図１３（ｃ））、更にＳＯＣによりビア用のパターンマスク３３を形成する（図１３（ｄ））。
次にＣＨ３Ｆガスをプラズマ化して得たプラズマによりシリコン酸化膜３１をエッチングし、続いてＣ６Ｆ６ガスをプラズマ化して得たプラズマにより低誘電率膜２０をエッチングし（図１４（ｅ））、こうして形成されたビア２０１に対応する凹部に第１の実施形態と同様にしてポリ尿素からなる充填物３４を埋め込む（図１４（ｆ））。更に酸素ガスをプラズマ化して得たプラズマによりパターンマスク３３をアッシングすると共にパターンマスク３３のホール内に埋め込まれているポリ尿素をエッチングして除去する（図１４（ｇ））。しかる後、ＣＨ３Ｆガスをプラズマ化したプラズマによりシリコン酸化膜を３１をエッチングして除去する。このときシリコン酸化膜３１のホール内に埋め込まれているポリ尿素（充填物３４の先端部）はエッチングされずに低誘電率膜２０の表面から突出した状態になっている。そして更に第１の実施形態と同様にして低誘電率膜２０をエッチングしてトレンチ２０１を形成する（図１４（ｈ））。このとき充填物３４もエッチングされ、トレンチ２０２の底部から少し突出した状態になるが、図４（ｊ）にて説明したように、少しアッシングをして充填物３４の突出部分を除去することによりトレンチ２０２の底面が平坦になる。
第１の実施形態では、低誘電率膜２０の上のシリコン酸化膜３１をエッチングするときにエッチングガスに低誘電率膜２０の表面が曝されるが、図１３、図１４の手法では、シリコン酸化膜３１をエッチングするときには既に低誘電率膜２０の孔部２１内にポリ尿素が埋め込まれているので、エッチングガスによるダメージが低誘電率膜２０に発生する懸念がない。
図１５に示す変形例は、第１の実施形態の図３（ｈ）の状態から図３（ｉ）の状態に移行する間のステップが第１の実施形態と異なる。図１５（ａ）に示す状態は図３（ｈ）に示す状態に対応している。この変形例では、充填物３４がパターンマスク３３の開口から低誘電率膜２０内のビア２０１に埋め込まれた後、充填物３４であるポリ尿素の解重合の温度よりも高い温度にウエハを加熱し、パターンマスク３３の開口内のポリ尿素を除去する（図１５（ｂ））。しかる後、ウエハの表面にパターンマスク３３と同じ塗布膜であるＳＯＣを形成し図１５（ｃ）、その後ＳＯＣ膜を除去する（図１５（ｄ））。図１５（ｄ）は図３（ｉ）の状態に対応する。
この場合には、低誘電率膜２０の表面に充填物３４の上面を露出させるアッシング工程において、除去対象の膜がＳＯＣだけであることから、ポリ尿素の残渣が発生するおそれがないなどの利点が期待できる。
また他の変形例として、ビア２０に埋め込む充填物としてポリ尿素以外の材質、例えばＳＯＣを埋め込む例が挙げられる。このような手法として、第１の実施形態の図３（ｈ）の状態の後、ウエハの表面にＳＯＣを形成し、図３（ｈ）に示されるホール内にＳＯＣを埋め込む例が挙げられる。この場合には、低誘電率膜２０よりも上側の部分のＳＯＣを除去した後、ビア２０１内の充填物がＳＯＣとなる点を除いて第１の実施形態の図４（ｉ）と同じ状態となる。低誘電率膜２０にトレンチ２０２を形成するときには、Ｃ６Ｆ６のガスに酸素ガスを添加しておくことにより、低誘電率膜２０がエッチングされ、その後、酸素ガスをプラズマ化したプラズマにより充填物３４であるＳＯＣをアッシングすることにより、第１の実施形態の図４（ｋ）と同じ状態になる。
図１６に示す変形例は、低誘電率膜２０の孔部２１にポリ尿素を埋め込むタイミングが低誘電率膜２０に充填物３４を埋め込むタイミングと同時である点で第１の実施形態と異なる。図１６（ａ）に示す状態は図２（ｂ）の状態に対応している。この状態の後、図１６（ｂ）に示すようにシリコン酸化膜３１の上にビアに対応する開口が形成された、ＳＯＣからなるパターンマスク３３を形成し、次いでシリコン酸化膜３１及び低誘電率膜２０をエッチングしてビア２０１を形成する。次にウエハに対して、第１の実施形態で述べたように蒸着重合によりポリ尿素を成膜する処理を行う。このときビア２０１から低誘電率膜２０内に原料モノマーが入り込んで孔部２１内にポリ尿素が埋め込まれると共に、ビア２０１を含むホール内にポリ尿素からなる充填物３４が埋め込まれる（図１６（ｃ））。そしてパターンマスク３３及びパターンマスク３３の開口内のポリ尿素を解重合により除去することで、図１６（ｄ）の状態が得られる。その後、ハードマスク３２を用いてシリコン酸化膜３１及び低誘電率膜２０を順次エッチングすることにより図４（ｊ）と同じ状態となる。
［第２の実施形態］
本発明の第２の実施形態は、トレンチファーストの手法に適用した方法である。図１７（ａ）は低誘電率膜２０の上に、トレンチに対応する開口が形成されたシリコン酸化膜３１及びハードマスク３２の積層体が形成されていると共に低誘電率膜２０の孔部２１内にポリ尿素が埋め込まれている状態を示している。ポリ尿素の埋め込みは、前記積層体に開口が形成された後であってもよいし、低誘電率膜２０の上にシリコン酸化膜３１を成膜する前の段階であってもよい。
そして前記積層体をマスクとして低誘電率膜２０をエッチングし、トレンチ２０２を形成する（図１７（ｂ））。続いてウエハの表面にポリ尿素膜４１を既述のようにして成膜し（図１７（ｃ））、ポリ尿素膜４１の上層部位を解重合してハードマスク３２の表面を露出させる（図１７（ｄ））。しかる後、ウエハの表面にＳＯＣ膜３３（便宜上、ＳＯＣからなるパターンマスクと同じ符号を割り当てている）を形成し、続いてこのＳＯＣ膜３３上にパターン加工用の反射防止膜３７からなる加工用マスクを形成する（図１８（ｅ））。
加工用マスクは、Ｏ２（酸素）ガス、ＣＯ２（二酸化炭素）ガス、ＮＨ３（アンモニア）ガス、あるいはＮ２（窒素）ガスとＨ２（水素）ガスとの混合ガスをプラズマ化して得たプラズマにより反射防止膜３７をエッチングすることにより形成することができる。
続いて既述の加工マスクを用いて、ＳＯＣ膜３３及びポリ尿素膜４１を例えば酸素ガスをプラズマ化して得たプラズマによりアッシング（エッチング）して、ビア２０１に対応する部位に開口を形成する（図１８（ｆ））。このときトレンチ２０２の内周面に沿ってポリ尿素膜４１が形成された状態になる。
次いでエッチングガスとして既述のように例えばＣ６Ｆ６ガスをプラズマ化して得られるプラズマにより、低誘電率膜２０をエッチングしてビア２０１を形成する（図１８（ｇ））。次に、酸素ガスをプラズマ化して得たプラズマによりパターンマスク３３をアッシングにより除去し、更にトレンチ２０２の内周面に沿って形成されているポリ尿素膜４１を解重合により除去する（図１８（ｈ））。
既述のようにポリ尿素が解重合する温度以上の温度にウエハを加熱し、加熱温度と加熱時間を調整することにより、ポリ尿素膜４１が解重合するが、このとき低誘電率膜２０においてビア２０１の内周面に近い部位では、孔部２１からポリ尿素が抜ける。
その後の工程は第１の実施形態と同様にして行われる。
第２の実施形態によれば、第１の実施形態と同様に低誘電率膜２０に対して、重合用の原料を供給して低誘電率膜２０内の孔部２１にポリ尿素を埋め込み、エッチング後にウエハを加熱してポリ尿素を解重合するようにしている。このため低誘電率膜２０のエッチングを行う時には低誘電率膜２０が重合体により保護されている。即ちこの点において、第１の実施形態と同様の効果がある。そしてトレンチ２０２を形成した後、当該トレンチ２０２内におけるビア２０１を形成するためのマスクはポリ尿素膜４１により形成されているので、トレンチ２０２内からマスクを除去するときには加熱によるポリ尿素膜４１の解重合により行うことができる。このためトレンチ２０２の内壁のダメージを抑えることができる。
以下に第２の実施形態の変形例を記載する。
図１９（ａ）は図１７（ｂ）と同じ状態であり、この状態のウエハの表面にポリ尿素膜４１を成膜し（図１９（ｂ））、次いで例えばＳＯＣからなるパターンマスクを用いて、ポリ尿素膜４１におけるビア２０１に対応する部位に開口を形成する（図１９（ｃ））。続いてポリ尿素膜４１をマスクとして低誘電率膜２０にビア２０１を形成する（図１９（ｄ））。しかる後、ビア２０１の底部のエッチングストッパー膜１３を既述のようにしてエッチングする（図２０（ｅ））。
その後、ウエハを加熱してポリ尿素膜４１を解重合により除去し、更に加熱を続けて低誘電率膜２０の孔部２１内に埋め込まれているポリ尿素を解重合により除去する（図２０（ｆ））。そして第１の実施形態の図５（ｍ）、（ｎ）に示すようにバリアメタル３５の形成、同配線３６の形成を行う。
またこの例では、ポリ尿素膜４１によりビア２０１のエッチングのためのマスクを形成しているが、ポリ尿素膜４１に代えてＳＯＧ膜によりマスクを形成してもよい。この場合、図１９（ｂ）〜図２０（ｅ）に記載したポリ尿素膜４１がＳＯＣ膜に代わることになる。ＳＯＣ膜をマスクとした場合には、酸素ガスをプラズマ化したガスによりＳＯＣ膜をアッシングすることになるが、低誘電率膜２０の孔部２１内にはポリ尿素が埋め込まれているので、この工程時におけるプラズマによるダメージが抑えられる。
図２１、図２２に示す変形例について説明する。この例では、低誘電率膜２０の孔部２１にポリ尿素を埋め込み（図２１（ａ）、（ｂ））、次いで低誘電率膜２０の上にシリコン酸化膜３１を形成し（図２１（ｃ））、更にトレンチに対応する開口を備えた、ＴｉＮからなるハードマスク３２を形成する。その後、保護膜となるシリコン酸化膜３１にもトレンチに対応する開口を形成する。しかる後、ハードマスク３２及びシリコン酸化膜３１の積層体をマスクとして低誘電率膜２０をエッチングし、トレンチ２０２を形成する（図２１（ｄ））。
更にトレンチ２０２にポリ尿素膜４１を埋め込むようにウエハ上にポリ尿素膜４１を成膜する（図２２（ｅ））。その後、ポリ尿素膜４１の上にＳＯＣ膜を積層し、レジストによりパターニングを行ってビア２０１に対応する開口をＳＯＣ膜に形成したパターンマスク３３を用いてポリ尿素膜４１をエッチングする（図２２（ｆ））。
続いてポリ尿素膜４１及びパターンマスク３３を用いて低誘電率膜２０をエッチングしてビア２０１を形成する（図２２（ｇ））。次いで既述のようにしてをアッシングして除去し、更にポリ尿素膜４１を解重合により除去する（図２２（ｈ））。この後は、例えば第１の実施形態と同様の工程が行われる。
図２１、図２２に示す変形例では、低誘電率膜２０の孔部２１に対するポリ尿素の埋め込みを、低誘電率膜２０の上に、トレンチ２０２に対応する開口部が形成された、シリコン酸化膜３１及びハードマスク３２の積層体が積層されている状態で行ってもよい。また前記積層体をマスクとして低誘電率膜２０をエッチングしてトレンチ２０２を形成し、次いでポリ尿素膜４１をトレンチ２０２に埋め込むときに、低誘電率膜２０の孔部２１に対するポリ尿素の埋め込みを同時に行ってもよい。トレンチ２０２に対するポリ尿素膜４１の埋め込みと孔部２１内へのポリ尿素の埋め込みとを同時に行うためには、後述の評価試験からも明らかなように、原料モノマーの真空蒸着処理を例えば２段階で行うようにすればよい。この場合、第１段階は、例えばイソシアネートの蒸気とアミンの蒸気とを、第１の実施形態で述べたように窒素ガスによるパージ工程を介して交互に供給する手法とし、第２段階は、例えばイソシアネートの蒸気とアミンの蒸気とを同時に供給する手法とすることができる。
図２３に示す変形例では、既述の図２２（ｇ）の状態（ヒア２０１が形成された状態）の後、パターンマスク（ＳＯＣ）３３及びポリ尿素膜４１に形成されている凹部にポリ尿素を埋め込む（図２３（ａ））。その後パターンマスク３３及びパターンマスク３３内のポリ尿素をエッチングにより除去し（図２３（ｂ））、次いでポリ尿素膜４１を解重合により除去する。この例では、パターンマスク３３をアッシングするときにビア２０１の内壁がポリ尿素膜４１により覆われていることから、低誘電率膜２０のダメージを抑えることができる（図２３（ｃ））。
［評価試験１］
ＳｉＯＣからなる多孔質の低誘電率膜を有する基板に対して、イソシアネートであるＨ６ＸＤＩとアミンであるＨ６ＸＤＡとを交互に気体の状態で３秒ずつ供給すると共にＨ６ＸＤＩの供給工程及びＨ６ＸＤＡの供給工程のうちの一方が終わってから他方が始まる前に窒素ガスによりパージする工程を１２秒行い、このサイクルを１００サイクル行う成膜処理を行った。この基板について、成膜処理を行う前、成膜処理を行った後、の各々の表面部についてＸＰＳ（X-ray Photoelectron Spectroscopyにより組成を調べたところ、図２４及び図２５に示す通りであった。
図２４（成膜処理前）及び図２５（成膜処理後）からから分かるように成膜処理を行うことにより低誘電率膜内のＣ（炭素）が大幅に増加し、またＮ（窒素）も増加している。従って成膜処理を行うことにより、低誘電率膜の孔部内にポリ尿素が埋め込まれていることが分かる。
［評価試験２］
ＳｉＯＣからなる多孔質の低誘電率膜を有する基板に対して、Ｈ６ＸＤＩとＨ６ＸＤＡとを交互に気体の状態で３秒ずつ供給し、Ｈ６ＸＤＩの供給工程及びＨ６ＸＤＡの供給工程のうちの一方が終わってからパージする工程を介在せずに直ぐに他方を行い、このサイクルを１００サイクル行う成膜処理を行った。成膜処理後の基板の表面部についてＸＰＳにより組成を調べたところ、図２６に示す通りであった。
図２６から分かるように、基板の表面から概ね５０ｎｍの深さまでポリ尿素膜が形成され、更に深い領域では図２５と同様である。このことから低誘電率膜の内の孔部にはポリ尿素が埋め込まれているが、低誘電率膜の表面にポリ尿素膜が積層されていると認識できる。
［評価試験３］
ＳｉＯＣからなる多孔質の低誘電率膜を有する基板に対して、Ｈ６ＸＤＩとＨ６ＸＤＡとを同時に供給して成膜処理を行った。成膜処理後の基板の表面部についてＸＰＳにより組成を調べたところ、図２７に示す通りであった。図２７から分かるように、基板の表面から概ね２５ｎｍの深さまでポリ尿素膜が形成され、更に深い領域では図２５と概ね同じである領域が形成されている。このことから、低誘電率膜の内の孔部にはポリ尿素が埋め込まれているが、低誘電率膜の表面には、評価試験２の場合よりも薄いポリ尿素膜が積層されていると認識できる。
［評価試験４］
評価試験１において、成膜処理後の基板を窒素ガス雰囲気下において２８０度で５分間加熱した。成膜処理前の基板、成膜処理後の基板について吸光度を調べた結果は図２８に示す通りである。図２８中、（１）〜（３）は、夫々埋め込み前、埋め込み後、加熱後に対応している。埋め込み後（２）においては、ＣＨ結合（矢印ａ）、ＣＯ結合（矢印ｂ）、に対応するピークが見られるが、埋め込み前（１）及び加熱後（３）には、前記ピークは見られない。
従って、既述の成膜処理により低誘電率膜内の孔部にポリ尿素が埋め込まれていること、またポリ尿素の除去処理を行うことで、ポリ尿素が低誘電率膜の中に全く残っていないこと、が裏付けられている。
以上の結果から、原料ガスの供給の手法に応じて、ポリ尿素による低誘電率膜の孔部の埋め込みだけを行ったり、孔部の埋め込みに加えてポリ尿素膜を形成したりすることができることが分かる。
１１ 下層側の層間絶縁膜
１２ 銅配線
１３ エッチングストッパー膜
Ｗ 半導体ウエハ
２０ 低誘電率膜
２１ 孔部
３１ シリコン酸化膜
３２ ハードマスク
３３ パターンマスク
３４ 充填物
３５ バリア層
３６ 銅配線
１００ 充填物
２０１ ビア
２０２ トレンチ

Claims (7)

  1. 基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
    前記低誘電率膜の表面にトレンチをエッチングするためのトレンチ用のマスクを形成する工程と、
    その後ビアをエッチングするためのビア用のマスクを形成する工程と、
    前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
    前記低誘電率膜をエッチングしてビアを形成する工程と、
    次いで前記ビア内に有機物からなる保護用の充填物を埋め込む工程と、
    然る後、前記低誘電率膜をエッチングしてトレンチを形成する工程と、
    次に前記充填物を除去する工程と、
    前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
    前記孔部に前記重合体を埋め込む工程は、前記トレンチ用のマスクを形成した後、前記ビアを形成する前に行われることを特徴とする半導体装置の製造方法。
  2. 前記充填物は、尿素結合を有する重合体であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記充填物を除去する工程を行った後、ビアの底部に位置するエッチングストッパー膜をエッチングする工程を行い、
    前記低誘電率膜内の孔部から前記重合体を除去する工程は、前記エッチングストッパー膜をエッチングする工程の後に行われることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
    前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
    前記低誘電率膜の表面にトレンチ用のマスクを形成する工程と、
    前記低誘電率膜を前記トレンチ用のマスクを用いてエッチングしてトレンチを形成する工程と、
    次いで前記トレンチ内にビア用のマスクを形成する工程と、
    然る後、前記ビア用のマスクを用いて前記トレンチの底部をエッチングしてビアを形成する工程と、
    次に前記ビア用のマスクを除去する工程と、
    前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
    前記ビア用のマスクは、尿素結合を有する重合体であることを特徴とする半導体装置の製造方法。
  5. 基板上に形成された層間絶縁膜である多孔質の低誘電率膜にエッチングによりトレンチとビアとを形成する半導体装置の製造方法において、
    前記低誘電率膜に対して、重合用の原料を供給して、前記低誘電率膜内の孔部に尿素結合を有する重合体を埋め込む埋め込み工程と、
    前記低誘電率膜の表面にトレンチ用のマスクを形成する工程と、
    前記低誘電率膜を前記トレンチ用のマスクを用いてエッチングしてトレンチを形成する工程と、
    次いで前記トレンチ内にビア用のマスクを形成する工程と、
    然る後、前記ビア用のマスクを用いて前記トレンチの底部をエッチングしてビアを形成する工程と、
    次に前記ビア用のマスクを除去する工程と、
    前記トレンチを形成した後、前記基板を加熱して前記重合体を解重合することにより前記低誘電率膜内の孔部から前記重合体を除去する工程と、を含み、
    前記埋め込み工程は、前記トレンチ用のマスクを形成する工程の後に行われることを特徴とする半導体装置の製造方法。
  6. 前記重合体を埋め込む工程は、イソシアネートの蒸気及びアミンの蒸気を前記低誘電率膜内に拡散させてイソシアネートとアミンとを重合反応させる工程であることを特徴とする請求項１ないし５のいずれか一項に記載の半導体装置の製造方法。
  7. 前記重合体を解重合する工程は、基板を３００℃〜４００℃に加熱して行われることを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7065741B2 (ja) * 2018-09-25 2022-05-12 東京エレクトロン株式会社 半導体装置の製造方法
JP7323409B2 (ja) * 2019-10-01 2023-08-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置
JP7466406B2 (ja) 2020-08-20 2024-04-12 東京エレクトロン株式会社 半導体装置の製造方法および成膜装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07209864A (ja) * 1994-01-20 1995-08-11 Ulvac Japan Ltd パターン形成方法およびパターン形成装置
JP3373320B2 (ja) * 1995-02-10 2003-02-04 株式会社アルバック 銅配線製造方法
JP3863934B2 (ja) * 1995-11-14 2006-12-27 株式会社アルバック 高分子薄膜の形成方法
JP4108228B2 (ja) * 1999-07-15 2008-06-25 富士通株式会社 半導体装置の製造方法
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6645867B2 (en) * 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
JP3765289B2 (ja) * 2002-05-27 2006-04-12 Ｊｓｒ株式会社 多層配線間の空洞形成方法
JP2004200203A (ja) * 2002-12-16 2004-07-15 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
US7202177B2 (en) * 2003-10-08 2007-04-10 Lam Research Corporation Nitrous oxide stripping process for organosilicate glass
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
EP1632956A1 (en) * 2004-09-07 2006-03-08 Rohm and Haas Electronic Materials, L.L.C. Compositions comprising an organic polysilica and an arylgroup-capped polyol, and methods for preparing porous organic polysilica films
TWI278064B (en) * 2004-12-08 2007-04-01 Samsung Electronics Co Ltd Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
JP5100057B2 (ja) * 2006-08-18 2012-12-19 東京エレクトロン株式会社 半導体装置の製造方法
JP5236983B2 (ja) * 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
US8492239B2 (en) * 2010-01-27 2013-07-23 International Business Machines Corporation Homogeneous porous low dielectric constant materials
JP5636277B2 (ja) * 2010-12-27 2014-12-03 富士フイルム株式会社 多孔質絶縁膜及びその製造方法
US8541301B2 (en) * 2011-07-12 2013-09-24 International Business Machines Corporation Reduction of pore fill material dewetting
TW201403711A (zh) * 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
US10172189B2 (en) * 2013-04-26 2019-01-01 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
US9058983B2 (en) * 2013-06-17 2015-06-16 International Business Machines Corporation In-situ hardmask generation
US20150091172A1 (en) * 2013-10-01 2015-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Pore sealing techniques for porous low-k dielectric interconnect
EP2884523B1 (en) * 2013-12-16 2020-02-05 IMEC vzw Method for activating a porous layer surface
US10147640B2 (en) * 2014-03-11 2018-12-04 Tokyo Electron Limited Method for removing back-filled pore-filling agent from a cured porous dielectric
US9508549B2 (en) * 2014-12-26 2016-11-29 Dow Global Technologies Llc Methods of forming electronic devices including filling porous features with a polymer
US9691654B1 (en) * 2015-12-22 2017-06-27 Globalfoundries Inc. Methods and devices for back end of line via formation
EP3236494B1 (en) * 2016-04-18 2018-09-26 IMEC vzw Method for producing an integrated circuit including a metallization layer comprising low k dielectric material
US11402754B2 (en) * 2016-11-18 2022-08-02 Arisawa Mfg. Co., Ltd. Photosensitive resin composition, solder resist film using said photosensitive resin composition, flexible printed wiring board, and image display device
JP6729335B2 (ja) * 2016-12-07 2020-07-22 東京エレクトロン株式会社 半導体装置の製造方法
WO2018146821A1 (ja) * 2017-02-07 2018-08-16 株式会社有沢製作所 感光性樹脂組成物、該感光性樹脂組成物を用いたソルダーレジストフィルム、フレキシブルプリント配線板及び画像表示装置
JP6792788B2 (ja) * 2017-03-30 2020-12-02 東京エレクトロン株式会社 半導体装置の製造方法
US11088020B2 (en) * 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
JP7045929B2 (ja) * 2018-05-28 2022-04-01 東京エレクトロン株式会社 半導体装置の製造方法および基板処理装置

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