KR102642184B1 - 반도체 장치의 제조 방법 - Google Patents

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고이치 야츠다
다츠야 야마구치
야닉 페르쁘리에
프레더릭 라자리노
장-프랑소와 드마르네프
카샤야르 바바에이 가반
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도쿄엘렉트론가부시키가이샤
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Abstract

반도체 장치를 제조하는 데 있어서, 층간 절연막인 SiOC막으로 이루어지는 다공질의 저유전율막에 에칭을 행할 때 저유전율막에서의 대미지를 억제할 수 있는 기술을 제공하는 데 있다. 웨이퍼(W)에 대하여 이소시아네이트와 아민을 원료로 해서, 증착 중합에 의해 폴리요소를 생성하는 성막 처리를 행한다. 이에 의해 저유전율막(20)의 구멍부(21) 내에 폴리요소를 매립한다. 그리고 먼저 비아를 형성하는 경우, 저유전율막(20)에 비아(201)를 형성한 후 트렌치(202)를 형성하기 전에 비아(201) 내에 보호용 충전물(100)을 매립한다. 충전물(100)로서는 폴리요소를 들 수 있다. 먼저 트렌치를 형성하는 경우, 트렌치(202)를 형성하고, 비아(201)를 형성한 후, 트렌치(202) 내의 마스크를 제거할 때, 저유전율막(20)의 구멍부 내의 폴리요소의 존재에 의해 저유전율막이 보호된다.

Description

반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치를 제조하기 위한 기판 상에 형성된 다공질의 저유전율막에 대하여, 배선을 매립하기 위한 비아 및 트렌치를 형성하는 공정을 행할 때의 대미지를 억제하는 기술에 관한 것이다.
다층화된 반도체 장치의 제조에 있어서, 동작 속도를 향상시키기 위해서 층간 절연막의 기생 용량을 작게 하는 방법으로서, 다공질의 저유전율막이 사용되고 있다. 이러한 종류의 막으로서는, 예를 들어 실리콘, 탄소, 산소 및 수소를 포함하고, Si-C 결합을 갖는 SiOC막을 들 수 있다. SiOC막은, 배선 재료인 예를 들어 구리를 매립하기 위해서, 레지스트 마스크 및 하층 마스크를 사용하여, CF계의 가스인 예를 들어 CF4 가스의 플라즈마에 의해 에칭이 행하여지고, 이어서 산소 가스의 플라즈마에 의해 레지스트 마스크의 애싱이 행하여진다.
그런데 SiOC막에 대하여 에칭이나 애싱 등의 플라즈마 처리를 행하는 경우, 플라즈마에 노출된 SiOC막의 노출면, 즉 오목부의 측벽 및 저면에 있어서, 플라즈마에 의해 예를 들어 Si-C 결합이 끊어져 C가 막 중으로부터 탈리한다. C의 탈리에 의해 불포화 결합손이 생성된 Si는, 그 상태에서는 불안정하기 때문에, 그 후 예를 들어 대기 중의 수분 등과 결합해서 Si-OH가 된다.
이렇게 플라즈마 처리에 의해, 다공질의 SiOC막의 공공부에 에칭 가스 등이 확산되어, SiOC막이 에칭 가스에 의해 대미지를 받는다. 이 대미지층은 탄소의 함유량이 저하되어 있으므로, 유전율이 저하되어버린다. 배선 패턴의 선 폭의 미세화, 및 배선층이나 절연막 등의 박막화가 진행되어 있으므로, 막의 표면부가 웨이퍼 전체에 대하여 미치는 영향의 비율이 커지고 있고, 이 때문에 SiOC막의 유전율의 저하는, 반도체 장치의 특성이 설계값에서 벗어나버리는 요인의 하나가 된다.
특허문헌 1에는, 기판 상의 다공질의 저유전율막의 구멍부에 사전에 PMMA(아크릴 수지)를 매립하여, 저유전율막에 대하여 에칭 등의 처리를 행한 후, 기판을 가열하고, 용제를 공급하고, 또한 마이크로파를 공급해서 PMMA를 제거하는 기술이 기재되어 있다. 그러나 PMMA를 제거하기 위해서는, 플라즈마에 의해 20분 정도나 되는 긴 시간을 들일 필요가 있고, 또한 400℃ 이상의 온도까지 기판을 가열해야 하므로, 기판에 이미 형성되어 있는 소자 부분에 악영향을 줄 우려가 크다는 과제가 있다.
또한, 비특허문헌 1에는, 수지의 열분해에 의한 컨셉에 있어서는, 수지의 제거 온도가 내려가면 당해 수지의 내열 온도도 내려가는 것이 개시되어 있다. 이 중에서, PMMA가 유일하게, 배선 공정에서 허용할 수 있는 온도인 400℃에서 열 제거(Thermal unstuff)할 수 있는 것으로 개시되어 있지만, PMMA의 열 안정성이 250℃로 저하된다. 이것은, PMMA에 의한 보호 공정 중에 250℃ 이상의 온도가 PMMA에 가해져, PMMA막이 변질되어버리기 때문에 보호막으로서는 사용할 수 없게 되는 것을 의미하고 있다.
따라서 비특허문헌 1에 기재된 기술은, 본 발명과 같이, 보호막의 제거 온도를 초과한 열 공정이 행하여져도, 당해 PMMA 막이 보호막으로서 기능을 갖는 것이 아니다.
미국 특허 제9,414,445 (제2란 제23행 내지 29행, 제13란 제51행 내지 53행, 클레임 3)
PESM2014, Grenoble(France) 「Low damage integration of ultralow-k porousorganosilicate glasses by Pore-Stuffing approach」 p-11 http://search.yahoo.co.jp/r/FOR=lnHXYipV3iiHPJ8Ddulpn9J0AKPQKNPWEP9nzhy.AiW7ZSfYxo79p7jA3xOdeEcedQqGRKkEAYq90SDWeAT5IUsEfgiLpbHgxS8DD0kYKkIGqb8pnApsZ5xT8UlA4Ot.KLFnrDpecdEGg86FqBcBKfCEqY3PqzBYQ9KfooXg6Xo2Dt8m5oGdCpp7WKLDFTHa2Wz9s8jHjCqu5OmSbDaj4USJp6MbORAH65KsDgl9EH7ns610ZIvWgfumVXoh5_wErVR4FCMd3wt0zOsKjLp2_AwFsYkxMFmOJYRiMzULCQ15RFal6R4A5NMV7Q--/_ylt=A2RCnn0EZ9hYv3IANE2DTwx.;_ylu=X3oDMTEyY3ZldGU5BHBvcwMxBHNlYwNzcgRzbGsDdGl0bGUEdnRpZANqcDAwNDk-/SIG=15ks2kk9s/EXP=1490677956/**http％3A//pesm2014.insight-outside.fr/presentations/Sesssion6-2-PoreStuffing_PESM2014_Liping-Zhang_finalv.pdf％23search=％27PESM2014％252C％2BGrenoble％2BL.％2BZhanga％27
본 발명은 이러한 사정 하에 이루어진 것이며, 그 목적은, 반도체 장치를 제조하는 데 있어서, 다공질의 저유전율막인 층간 절연막에 배선용 오목부를 형성할 때 층간 절연막의 대미지를 억제할 수 있는 기술을 제공하는 데 있다.
본 발명의 반도체 장치의 제조 방법은, 기판 상에 형성된 층간 절연막인 다공질의 저유전율막에 에칭에 의해 트렌치와 비아를 형성하는 반도체 장치의 제조 방법에 있어서,
상기 저유전율막에 대하여, 중합용 원료를 공급하여, 상기 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체를 매립하는 매립 공정과,
상기 저유전율막을 에칭해서 비아를 형성하는 공정과,
이어서 상기 비아 내에 유기물로 이루어지는 보호용 충전물을 매립하는 공정과,
그 후, 상기 저유전율막을 에칭해서 트렌치를 형성하는 공정과,
이어서 상기 충전물을 제거하는 공정과,
상기 트렌치를 형성한 후, 상기 기판을 가열해서 상기 중합체를 해중합함으로써 상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정을 포함하고,
상기 구멍부에 상기 중합체를 매립하는 공정은, 상기 트렌치를 형성하기 전까지 행하여진다.
다른 발명의 반도체 장치의 제조 방법은, 기판 상에 형성된 층간 절연막인 다공질의 저유전율막에 에칭에 의해 트렌치와 비아를 형성하는 반도체 장치의 제조 방법에 있어서,
상기 저유전율막에 대하여, 중합용 원료를 공급하여, 상기 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체를 매립하는 매립 공정과,
상기 저유전율막의 표면에 트렌치용 마스크를 형성하는 공정과,
상기 저유전율막을 상기 트렌치용 마스크를 사용해서 에칭해서 트렌치를 형성하는 공정과,
이어서 상기 트렌치 내에 비아용 마스크를 형성하는 공정과,
그 후, 상기 비아용 마스크를 사용해서 상기 트렌치의 저부를 에칭해서 비아를 형성하는 공정과,
이어서 상기 비아용 마스크를 제거하는 공정과,
상기 트렌치를 형성한 후, 상기 기판을 가열해서 상기 중합체를 해중합함으로써 상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정을 포함한다.
본 발명은, 저유전율막에 대하여, 중합용 원료를 공급해서 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체(폴리요소)를 매립하고, 에칭 후에 기판을 가열해서 중합체를 해중합하도록 하고 있다. 따라서 저유전율막의 에칭을 행할 때는 중합체에 의해 보호되어 있다. 그리고 비아를 형성한 후, 트렌치를 형성하기 전에 유기물로 이루어지는 충전물을 매립하도록 하고 있다. 따라서 에칭 시에 활성종에 대하여 저유전율막이 보호되어 있으므로, 대미지의 발생이 억제된다.
다른 발명은, 저유전율막에 대하여, 중합용 원료를 공급해서 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체(폴리요소)를 매립하고, 에칭 후에 기판을 가열해서 중합체를 해중합하도록 하고 있다. 따라서 저유전율막의 에칭을 행할 때는 중합체에 의해 보호되어 있다. 그리고 트렌치를 형성한 후, 비아를 형성하고 있지만, 비아를 형성한 후, 당해 비아를 형성하기 위해서 트렌치 내에 형성한 마스크를 제거할 때, 저유전율막 내에 폴리요소가 매립되어 있으므로, 마스크 제거를 위한 플라즈마에 의한 대미지가 억제된다.
도 1은 본 발명의 실시 형태의 개요를 도시하는 설명도이다.
도 2는 본 발명의 제1 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 3은 본 발명의 제1 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 4는 본 발명의 제1 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 5는 본 발명의 제1 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 6은 요소 결합을 갖는 중합체를 공중합에 의한 반응에 의해 생성하는 모습을 도시하는 설명도이다.
도 7은 이소시아네이트의 일례의 분자 구조를 나타내는 분자 구조도이다.
도 8은 요소 결합을 갖는 중합체가 올리고머가 되는 반응을 도시하는 설명도이다.
도 9는 2급 아민을 사용해서 요소 결합을 갖는 중합체를 생성하는 모습을 도시하는 설명도이다.
도 10은 요소 결합을 갖는 단량체를 가교시켜, 요소 결합을 갖는 중합체를 생성하는 모습을 도시하는 설명도이다.
도 11은 이소시아네이트와 아민을 각각 증기로 반응시켜 요소 결합을 갖는 중합체를 생성하기 위한 장치를 도시하는 단면도이다.
도 12는 폴리요소막이 성막된 기판을 가열하기 위한 가열 장치를 도시하는 단면도이다.
도 13은 제1 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 14는 제1 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 15는 제1 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 16은 제1 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 17은 본 발명의 제2 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 18은 본 발명의 제2 실시 형태에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 19는 제2 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 20은 제2 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 21은 제2 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 22는 제2 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 23은 제2 실시 형태의 변형예에 따른 제조 공정의 일부를 도시하는 설명도이다.
도 24는 폴리요소의 매립 전의 저유전율막의 표면부에 대해서 XPS에 의해 얻어진 조성을 나타내는 그래프이다.
도 25는 폴리요소를 매립한 후의 저유전율막의 표면부에 대해서 XPS에 의해 얻어진 조성을 나타내는 그래프이다.
도 26은 폴리요소를 매립한 후의 저유전율막의 표면부에 대해서 XPS에 의해 얻어진 조성을 나타내는 그래프이다.
도 27은 폴리요소를 매립한 후의 저유전율막의 표면부에 대해서 XPS에 의해 얻어진 조성을 나타내는 그래프이다.
도 28은 저유전율막에서의 폴리요소의 매립 전후 및 가열 처리 후의 흡광도를 도시하는 특성도이다.
[본 발명의 실시 형태의 개요]
반도체 장치에 있어서, 집적 회로가 형성되어 있는 층이 복수 적층되는 경우, 하층측의 회로와 상층측의 회로를 접속하기 위한 배선이 매립되는 비아(비아 홀)와 각 층의 집적 회로의 일부를 이루는 배선이 매립되는 트렌치(홈부)를 층간 절연막에 형성할 필요가 있다.
비아 및 트렌치를 형성하는데 있어서는, 층간 절연막에 비아를 형성하고, 이어서 트렌치를 형성하는 방법과, 트렌치를 형성하고, 이어서 비아를 형성하는 방법이 있다. 본원 명세서에서는, 먼저 비아를 형성하는 방법을 비아 퍼스트라고 칭하고, 먼저 트렌치를 형성하는 방법을 트렌치 퍼스트라고 칭하기로 한다.
도 1은, 본 발명의 실시 형태의 개요를 매우 모식적으로 도시한 도면이며, 비아 퍼스트 및 트렌치 퍼스트의 방법을 나타내고 있다. 본 발명의 실시 형태에서는, 층간 절연막으로서 다공질의 저유전율막(20)을 사용하여, 저유전율막(20)의 구멍부 내에 폴리요소를 매립한다. 구멍부 내에 폴리요소가 매립된 상태의 표시로서 저유전율막(20)에 도트를 부여하고 있다. 20a로 나타내는 부위는, 저유전율막(20)의 하층측의 층을 모식적으로 도시한 부위이다.
일반적으로 행하여지고 있는 비아 퍼스트의 방법에서는, 비아(201)를 형성하고, 이어서 트렌치(202)를 형성하는데, 본 발명의 실시 형태에서는, 비아(201)를 형성한 후, 트렌치(202)를 형성하기 전에, 백색 화살표로 공정의 개재를 나타내는 바와 같이, 비아(201) 내에 보호용 충전물(100)을 매립하고 있다. 비아(201)란, 트렌치의 저면보다도 하방측의 부분의 홀을 나타내는데, 본 명세서에서는 편의상 비아보다도 상방측이며 당해 비아의 투영 영역의 홀의 부분도 비아라고 칭하고, 부호 201로서 나타내는 것으로 한다.
트렌치 퍼스트의 방법에서는, 트렌치(202)를 형성하고, 이어서 트렌치(202) 내에, 비아용 에칭 마스크(101)를 형성하고, 이 마스크(101)를 사용해서 저유전율막(20)의 저부를 에칭해서 비아(201)를 형성한다. 그 후, 트렌치(202) 내의 마스크(101)를 에칭 또는 애싱에 의해 제거한다.
[제1 실시 형태]
본 발명의 제1 실시 형태는, 비아 퍼스트의 방법에 적용한 방법이다. 도 2 내지 도 5는, 하층측의 회로 부분에 상층측의 회로 부분을 형성하는 모습을 단계적으로 도시하는 설명도이며, 11은 하층측의 예를 들어 층간 절연막, 12는 층간 절연막(11)에 매립된 배선 재료인 구리 배선, 13은 에칭 시의 스토퍼의 기능을 갖는 에칭 스토퍼막이다.
에칭 스토퍼막(13)은, 예를 들어 SiC(탄화규소)나 SiCN(탄화질화규소) 등에 의해 형성되어 있다.
에칭 스토퍼막(13) 상에는, 층간 절연막인 저유전율막(20)이 형성되어 있다. 저유전율막(20)은, 이 예에서는 SiOC막이 사용되고, SiOC막은 예를 들어 DEMS(Diethoxymethylsilane)를 플라즈마화해서 CVD법에 의해 성막된다. 저유전율막(20)은 다공질이며, 도면에서는 저유전율막(20) 내의 구멍부(21)를 매우 모식적으로 도시하고 있다. 또한 하층측의 층간 절연막(11)에 대해서도 SiOC막이 사용된다.
본 실시 형태의 방법에서는, 기판인 반도체 웨이퍼(이하, 웨이퍼라고 함)의 표면에, 도 2의 (a)에 도시하는 바와 같이 하층측의 회로 부분이 형성되고, 이 회로 부분 상에 저유전율막(20)이 형성되어 있는 상태로부터 처리가 시작된다.
계속해서 도 2의 (b)에 도시하는 바와 같이 저유전율막(20)의 표면에 예를 들어 진공 분위기에서 300℃의 프로세스 온도에서 CVD(Chemical Vapor Deposition)에 의해 실리콘 산화막(31)을 성막한다. 실리콘 산화막(31)은, 예를 들어 유기계의 실리콘 원료의 증기와 산소 또는 오존 등의 산화 가스와의 반응에 의해 생성된다. 실리콘 산화막(31)은, 후술하는 에칭 시에 있어서 패턴 마스크(하드 마스크)의 일부로서의 역할을 함과 함께, 후술하는 하드 마스크(32)의 에칭 시에 있어서 저유전율막(20)을 보호하는 역할도 행한다. 다음으로 동 도면에 도시하는 바와 같이 트렌치에 대응하는 부위가 개구되는, 예를 들어 TiN(티타늄나이트라이드)막으로 이루어지는 에칭용 패턴 마스크인 하드 마스크(32)를 공지된 방법에 의해 형성한다.
그 후, 예를 들어 CH3F 가스를 활성화(플라즈마화)한 가스에 의해 실리콘 산화막(31)을 에칭하고(도 2의 (c)), 저유전율막(20) 내의 구멍부(21)를 다음과 같이 매립 재료인, 요소 결합을 갖는 중합체(폴리요소)에 의해 매립한다(도 2의 (d)). 도 2에서, 구멍부(21)가 폴리요소로 매립된 상태를 편의상 「사선」으로 나타내고 있다. 저유전율막(20) 내의 구멍부(21)에 매립된 폴리요소는, 피보호막인 저유전율막(20)을 후술하는 플라즈마 처리에서의 플라즈마로부터 보호하는 역할을 한다.
폴리요소막은, 예를 들어 도 6에 도시하는 바와 같이 이소시아네이트와 아민을 사용해서 공중합에 의해 생성할 수 있다. R은 예를 들어 알킬기(직쇄상 알킬기 또는 환상 알킬기) 또는 아릴기이며, n은 2 이상의 정수이다.
이소시아네이트로서는, 예를 들어 지환식 화합물, 지방족 화합물, 방향족 화합물 등을 사용할 수 있다. 지환식 화합물로서는, 예를 들어 도 7의 (a)에 도시하는 바와 같이 1,3-비스(이소시아네이토메틸)시클로헥산(H6XDI)을 사용할 수 있다. 또한 지방족 화합물로서는, 도 7의 (b)에 도시하는 바와 같이, 예를 들어 헥사메틸렌디이소시아네이트를 사용할 수 있다.
아민으로서는, 예를 들어 1,3-비스(아미노메틸)시클로헥산(H6XDA)을 사용할 수 있다.
원료 모노머를 기체로 반응시켜 폴리요소를 성막하기(증착 중합하기) 위한 CVD 장치를 도 11에 도시해 둔다. 70은 진공 분위기를 구획하는 진공 용기이다. 71a, 72a는 각각 원료 모노머인 이소시아네이트 및 아민을 액체로 수용하는 원료 공급원이며, 이소시아네이트의 액체 및 아민의 액체는 공급관(71b, 72b)에 개재하는 기화기(71c, 72c)에 의해 기화되어, 각 증기가 가스 토출부인 샤워 헤드(73)에 도입된다. 샤워 헤드(73)는, 하면에 다수의 토출 구멍이 형성되어 있어, 이소시아네이트의 증기 및 아민의 증기를 각각 별도의 토출 구멍으로부터 처리 분위기에 토출하도록 구성되어 있다. 기판인, 표면이 가공된 반도체 웨이퍼(W)는, 가열 기구를 구비한 적재대(74)에 적재된다.
폴리요소를 저유전율막(20)의 구멍부(21)에 매립하는 방법에 대해서는, 이미 설명한 회로 부분을 탑재하고 있는 기판인 반도체 웨이퍼(이하, 간단히 「웨이퍼」라고 함)(W)에 대하여 이소시아네이트의 증기와 아민의 증기를 교대로 공급하는 방법을 채용할 수 있다. 이 경우, 이소시아네이트의 증기의 공급을 정지하고, 진공 용기(70) 내를 질소 가스로 퍼지하고 나서 아민의 증기를 공급하고, 이어서 아민의 증기의 공급을 정지하고, 진공 용기(70) 내를 질소 가스로 퍼지하고 나서 이소시아네이트의 증기를 공급한다는 방법이어도 된다. 또는 한쪽의 증기의 공급을 정지한 후, 퍼지 공정을 통하지 않고 계속해서 다른 쪽의 증기를 공급하고, 다른 쪽의 증기의 공급을 정지한 후, 퍼지 공정을 통하지 않고 계속해서 한쪽의 증기를 공급하는 방법이어도 된다. 또한 이소시아네이트의 증기와 아민의 증기를 동시에 웨이퍼(W)에 공급하는 방법이어도 된다.
이소시아네이트의 증기와 아민의 증기를 교대로 공급하는 이미 설명한 2개의 방법 중 전단의 방법(한쪽의 증기의 공급과 다른 쪽의 증기의 공급의 사이에 퍼지 공정이 개재하는 방법)에서는, 저유전율막(20)의 표면에 폴리요소가 성막되지 않고 구멍부(21) 내에 매립된다. 또한 후단의 방법(한쪽의 가스의 공급과 다른 쪽의 가스 공급의 사이에 퍼지 공정이 개재하지 않는 방법)에서는, 폴리요소가 구멍부(21)에 매립되지만, 저유전율막(20) 이외의 웨이퍼(W)의 표면(하드 마스크(32) 상)에도 폴리요소가 성막된다. 또한, 이 현상은 후술하는 평가 시험에 기재하고 있지만, 공급 사이클수 등의 파라미터값을 선정했을 경우에 일어난다고 생각된다.
후단의 방법을 채용한 경우에는, 웨이퍼(W)를 폴리요소가 해중합하는 온도로 가열하여, 하드 마스크(32)의 표면의 폴리요소를 제거함으로써, 도 2의 (d)에 도시하는 상태가 얻어진다. 폴리요소는 중합과 해중합의 가역적 평형 반응이 성립되어 있어, 온도가 높아지면 해중합 중합이 지배적으로 된다. 따라서 해중합이 일어나면 생성된 모노머가 시간의 경과와 함께 기화한다. 예를 들어 200℃, 250℃, 300℃의 각 온도에서는, 폴리요소가 소실될 때까지의 시간은 300℃인 경우가 가장 짧다.
따라서 온도와 시간을 선택함으로써, 저유전율막(20) 내에만 폴리요소를 남길 수 있다.
이소시아네이트의 증기 및 아민의 증기를 사용하는 방법에서는, 웨이퍼(W)의 온도는 실온으로부터 폴리요소가 해중합하는 온도보다도 약간 낮은 온도까지의 온도 범위로 설정되어, 예를 들어 20℃ 내지 200℃의 온도 범위에서 중합 반응이 촉진된다.
또한 도 8의 (a) 내지 (d)에 도시하는 바와 같이, 원료 모노머로서 1관능성 분자를 사용해도 된다.
또한 도 9의 (a), (b)에 도시하는 바와 같이, 이소시아네이트와 2급 아민을 사용해도 되고, 이 경우에 생성되는 중합체에 포함되는 결합도 요소 결합이다.
그리고 요소 결합을 구비한 원료 모노머를 중합시켜 폴리요소막을 얻도록 해도 된다. 도 10은 이러한 예를 나타내고, 원료 모노머에 대하여 광, 예를 들어 자외선을 조사해서 광에너지를 부여함으로써 중합이 일어나서 폴리요소막이 생성된다. 이 경우, 웨이퍼(W)에 원료 모노머를 공급하면서 해당 원료 모노머에 광 에너지를 부여하게 된다.
이렇게 해서 저유전율막(20)의 구멍부(21)에 폴리요소를 매립한 후, 비아(201)에 대응하는 부위가 개구되는 SOC(Spin On Carbon)로 이루어지는 비아용 패턴 마스크(33)를 형성하고(도 3의 (a)), 저유전율막(20)을 에칭하여, 비아(201)를 형성한다(도 3의 (b)). SOC는, 스핀 코팅에 의해 도포되는, 탄소를 주성분으로 하는 도포막이며, 레지스트를 사용해서 패턴 마스크로서 형성된다.
저유전율막(20), 이 예에서는 SiOC막을 에칭하는 방법으로서는, C6F6 가스를 플라즈마화하여 얻은 플라즈마에 의해 행할 수 있고, 이 경우, 또한 미량의 산소 가스를 첨가하도록 해도 된다.
이어서 비아(201) 내에 유기물로 이루어지는 보호용 충전물, 이 예에서는 폴리요소로 이루어지는 보호용 충전물(34)을 매립한다. 충전물(34)(폴리요소)을 매립하는 공정은, 회로 부분을 탑재하고 있는 웨이퍼에 대하여 이미 설명한 바와 같이, 진공 분위기에서 예를 들어 이소시아네이트의 증기와 아민의 증기를 교대로 공급함으로써 행하여진다. 이에 의해 폴리요소가 비아(201) 내에 매립되어 충전물(34)이 형성됨과 함께 비아(201) 이외의 패턴 마스크(33)의 표면에도 성막된다(도 3의 (c)). 그 후, 상술한 바와 같이 폴리요소가 해중합하는 온도까지 웨이퍼를 가열하여, 비아(201) 이외의 패턴 마스크(33)의 표면에 성막되어 있는 폴리요소(폴리요소막)를 제거한다(도 3의 (b)).
이어서 SOC로 이루어지는 패턴 마스크(33)를, 예를 들어 산소 가스를 플라즈마화하여 얻은 플라즈마에 의해 애싱(에칭)해서 제거한다(도 4의 (a)). 이때 SOC와 함께 패턴 마스크(33)의 구멍부 내에 매립되어 있는 폴리요소도 당해 플라즈마에 의해 에칭되어 제거된다.
또한 트렌치용 마스크인, 실리콘 산화막(31) 및 하드 마스크(32)를 사용해서 저유전율막(20)을 에칭하여 트렌치(202)를 형성한다(도 4의 (b)). 저유전율막(20), 이 예에서는 SiOC막을 에칭하는 방법으로서는, C6F6 가스를 플라즈마화하여 얻은 플라즈마에 의해 행할 수 있고, 이 경우, 또한 미량의 산소 가스를 첨가하도록 해도 된다. 이 에칭이 의해 저유전율막(20)과 함께 폴리요소로 이루어지는 충전물(34)도 에칭된다. 또한, 폴리요소의 에칭 속도는 저유전율막(20)의 에칭 속도보다도 늦으므로, 저유전율막(20)을 예정된 깊이까지 에칭했을 때 충전물(34)이 트렌치(202)의 저부로부터 약간 돌출된 상태가 된다. 이 때문에 예를 들어 산소 가스를 플라즈마화하여 얻은 플라즈마에 의해 애싱하여, 돌출된 충전물(34)을 제거해서 트렌치(202)를 평탄화할 수 있다.
계속해서 웨이퍼를 폴리요소가 해중합하는 온도, 예를 들어 350℃로 가열하면 아민에 해중합해서 증발하여, 도 4의 (c)에 도시하는 바와 같이 폴리요소로 이루어지는 충전물(34)이 제거된다. 웨이퍼를 가열하는데 있어서는, 웨이퍼 상에 이미 형성되어 있는 소자 부분, 특히 구리 배선에 악영향을 주지 않도록 하기 위해서는, 400℃ 미만, 예를 들어 390℃ 이하, 예를 들어 300 내지 350℃에서 가열하는 것이 바람직하다. 폴리요소의 해중합을 행하는 시간, 예를 들어 300℃ 내지 400℃에서 가열하는 시간은, 소자에 대한 열적 대미지를 억제한다는 관점에서, 예를 들어 5분 이하가 바람직하다.
웨이퍼를 가열하는 처리는, 예를 들어 도 12에 도시하는 바와 같이, 처리 용기(51) 내의 적재대(52)에 웨이퍼를 적재하고, 램프 하우스(53) 내의 적외선 램프(54)에 의해 웨이퍼를 가열함으로써 행할 수 있다. 도 12 중, 55는 투과창, 56은 질소 가스를 공급하는 공급관, 57은 배기관이다. 가열 처리는 예를 들어 불활성 가스인 질소 가스를 공급하면서 진공 분위기에서 행해도 되고(이 경우에는 배기관(57)에는 진공 배기 기구(75)가 접속되고, 처리 용기(51)는 진공 용기가 사용됨), 상압 분위기에서 행해도 된다.
또한 가열 기구로서는 적외선 램프(54)에 한하지 않고, 적재대(52)에 설치한 히터이어도 된다.
그리고 충전물(34)을 제거한 후, 비아(201)의 저부의 에칭 스토퍼막(13)을 에칭해서 제거한다(도 4의 (d)). 이 에칭은, 에칭 스토퍼막(13)이 예를 들어 SiC막일 경우에는, 예를 들어 CF4 가스를 플라즈마화하여 얻은 플라즈마에 의해 행할 수 있다.
그 후, 비아(201) 및 트렌치(202)의 내면에, 후술하는 도전로인 구리가 층간 절연막으로서의 저유전율막(20)에 확산하는 것을 방지하기 위한 배리어층, 예를 들어 Ti와 TiON의 적층막으로 이루어지는 배리어층(35)을 성막한다(도 5의 (a)). 그 후, 비아(201) 및 트렌치(202)에 구리(36)를 매립하고, 여분의 구리(36), 배리어층(35), 실리콘 산화막(31) 및 하드 마스크(32)를 CMP(Chemical Mechanical Polishing)에 의해 제거해서 구리 배선(36)(구리와 동일 부호를 사용하고 있음)을 형성한다(도 5의 (b)). 이어서 웨이퍼를 폴리요소가 해중합하는 온도, 예를 들어 350℃로 가열해서 저유전율막(20)의 구멍부(21)에 매립되어 있는 폴리요소를 제거하고(도 5의 (c)), 이렇게 해서 상층의 회로 부분이 형성된다.
저유전율막(20)의 구멍부(21)에 매립되어 있는 폴리요소를 제거하는 공정은, 이 예에 한정되지 않고, 예를 들어 에칭 스토퍼막(13)의 일부를 에칭해서 제거한 후(도 4의 (d)), 배리어층(35)을 성막하기 전에 행해도 된다.
제1 실시 형태에 의하면, 저유전율막(20)에 대하여, 중합용 원료를 공급해서 저유전율막(20) 내의 구멍부(21)에 요소 결합을 갖는 폴리요소를 매립하고, 에칭 후에 웨이퍼를 가열해서 폴리요소를 해중합하도록 하고 있다. 이 때문에 저유전율막(20)의 에칭을 행할 때는 폴리요소(중합체)에 의해 보호되어 있다. 그리고 비아(201)를 형성한 후, 트렌치(202)를 형성하기 전에, 비아(201)가 폴리요소로 이루어지는 충전물을 매립하고 있기 때문에, 트렌치(202)를 형성할 때 에칭 가스로부터 비아(201)의 내주면이 보호된다. 따라서 구멍부(21)에 중합체를 매립하고 있는 것과 아울러, 에칭 가스로부터 저유전율막이 보호되어, 저유전율막에서의 대미지의 발생이 억제된다.
이하에 제1 실시 형태의 변형예에 대해서 기재한다.
도 13 및 도 14에 도시하는 변형예는, 하드 마스크(32)에 의해 실리콘 산화막(31)에 트렌치에 대응하는 개구를 형성하는 공정 전에 폴리요소를 저유전율막(20)의 구멍부(21)에 매립하는 점에서 제1 실시 형태와 상이하다. 즉 저유전율막(20)을 형성한 후, 웨이퍼에 대하여 이미 설명한 바와 같이 해서 폴리요소를 진공 증착하는 처리를 행함으로써, 저유전율막(20)의 구멍부(21)에 폴리요소를 매립한다(도 13의 (a), (b)). 그 후, 실리콘 산화막(31)을 저유전율막(20) 상에 성막하고, 이어서 하드 마스크(32)를 실리콘 산화막(31) 상에 형성하고(도 13의 (c)), 또한 SOC에 의해 비아용 패턴 마스크(33)를 형성한다(도 13의 (d)).
이어서 CH3F 가스를 플라즈마화하여 얻은 플라즈마에 의해 실리콘 산화막(31)을 에칭하고, 계속해서 C6F6 가스를 플라즈마화하여 얻은 플라즈마에 의해 저유전율막(20)을 에칭하고(도 14의 (a)), 이렇게 해서 형성된 비아(201)에 대응하는 오목부에 제1 실시 형태와 마찬가지로 해서 폴리요소로 이루어지는 충전물(34)을 매립한다(도 14의 (b)). 또한 산소 가스를 플라즈마화하여 얻은 플라즈마에 의해 패턴 마스크(33)를 애싱함과 함께 패턴 마스크(33)의 홀 내에 매립되어 있는 폴리요소를 에칭해서 제거한다(도 14의 (c)). 그 후, CH3F 가스를 플라즈마화한 플라즈마에 의해 실리콘 산화막(31)을 에칭해서 제거한다. 이때 실리콘 산화막(31)의 홀 내에 매립되어 있는 폴리요소(충전물(34)의 선단부)는 에칭되지 않아 저유전율막(20)의 표면으로부터 돌출된 상태로 되어 있다. 그리고 또한 제1 실시 형태와 마찬가지로 하여 저유전율막(20)을 에칭해서 트렌치(202)를 형성한다(도 14의 (d)). 이때 충전물(34)도 에칭되어, 트렌치(202)의 저부로부터 약간 돌출된 상태가 되지만, 도 4의 (b)에서 설명한 바와 같이, 약간 애싱을 해서 충전물(34)의 돌출 부분을 제거함으로써 트렌치(202)의 저면이 평탄해진다.
제1 실시 형태에서는, 저유전율막(20) 상의 실리콘 산화막(31)을 에칭할 때 에칭 가스에 저유전율막(20)의 표면이 노출되지만, 도 13, 도 14의 방법에서는, 실리콘 산화막(31)을 에칭할 때는 이미 저유전율막(20)의 구멍부(21) 내에 폴리요소가 매립되어 있으므로, 에칭 가스에 의한 대미지가 저유전율막(20)에 발생할 우려가 없다.
도 15에 도시하는 변형예는, 제1 실시 형태의 도 3의 (d)의 상태에서 도 4의 (a)의 상태로 이행하는 동안의 스텝이 제1 실시 형태와 상이하다. 도 15의 (a)에 도시하는 상태는 도 3의 (d)에 도시하는 상태에 대응하고 있다. 이 변형예에서는, 충전물(34)이 패턴 마스크(33)의 개구로부터 저유전율막(20) 내의 비아(201)에 매립된 후, 충전물(34)인 폴리요소의 해중합 온도보다도 높은 온도로 웨이퍼를 가열하여, 패턴 마스크(33)의 개구 내의 폴리요소를 제거한다(도 15의 (b)). 그 후, 웨이퍼의 표면에 패턴 마스크(33)와 동일한 도포막인 SOC를 형성하고(도 15의 (c)), 그 후 SOC막을 제거한다(도 15의 (d)). 도 15의 (d)는 도 4의 (a)의 상태에 대응한다.
이 경우에는, 저유전율막(20)의 표면에 충전물(34)의 상면을 노출시키는 애싱 공정에 있어서, 제거 대상의 막이 SOC만이므로, 폴리요소의 잔사가 발생할 우려가 없는 등의 이점을 기대할 수 있다.
또한 다른 변형예로서, 비아(201)에 매립하는 충전물로서 폴리요소 이외의 재질, 예를 들어 SOC를 매립하는 예를 들 수 있다. 이러한 방법으로서, 제1 실시 형태의 도 3의 (d)의 상태 후, 웨이퍼의 표면에 SOC를 형성하고, 도 3의 (d)에 도시하는 홀 내에 SOC를 매립하는 예를 들 수 있다. 이 경우에는, 저유전율막(20)보다도 상측의 부분의 SOC를 제거한 후, 비아(201) 내의 충전물이 SOC가 되는 점을 제외하고 제1 실시 형태의 도 4의 (a)와 동일한 상태가 된다. 저유전율막(20)에 트렌치(202)를 형성할 때는, C6F6의 가스에 산소 가스를 첨가해 둠으로써, 저유전율막(20)이 에칭되고, 그 후, 산소 가스를 플라즈마화한 플라즈마에 의해 충전물(34)인 SOC를 애싱함으로써, 제1 실시 형태의 도 4의 (c)와 동일한 상태가 된다.
도 16에 도시하는 변형예는, 저유전율막(20)의 구멍부(21)에 폴리요소를 매립하는 타이밍이 저유전율막(20)에 충전물(34)을 매립하는 타이밍과 동시인 점에서 제1 실시 형태와 상이하다. 도 16의 (a)에 도시하는 상태는 도 2의 (b)의 상태에 대응하고 있다. 이 상태 후, 도 16의 (b)에 도시하는 바와 같이 실리콘 산화막(31) 상에 비아에 대응하는 개구가 형성된, SOC로 이루어지는 패턴 마스크(33)를 형성하고, 이어서 실리콘 산화막(31) 및 저유전율막(20)을 에칭해서 비아(201)를 형성한다. 이어서 웨이퍼에 대하여 제1 실시 형태에서 설명한 바와 같이 증착 중합에 의해 폴리요소를 성막하는 처리를 행한다. 이때 비아(201)로부터 저유전율막(20) 내에 원료 모노머가 들어가서 구멍부(21) 내에 폴리요소가 매립됨과 함께, 비아(201)를 포함하는 홀 내에 폴리요소로 이루어지는 충전물(34)이 매립된다(도 16의 (c)). 그리고 패턴 마스크(33) 및 패턴 마스크(33)의 개구 내의 폴리요소를 해중합에 의해 제거함으로써, 도 16의 (d)의 상태가 얻어진다. 그 후, 하드 마스크(32)를 사용해서 실리콘 산화막(31) 및 저유전율막(20)을 순차 에칭함으로써 도 4의 (b)와 동일한 상태가 된다.
[제2 실시 형태]
본 발명의 제2 실시 형태는, 트렌치 퍼스트의 방법에 적용한 방법이다. 도 17의 (a)는 저유전율막(20) 상에 트렌치에 대응하는 개구가 형성된 실리콘 산화막(31) 및 하드 마스크(32)의 적층체가 형성되어 있음과 함께 저유전율막(20)의 구멍부(21) 내에 폴리요소가 매립되어 있는 상태를 도시하고 있다. 폴리요소의 매립은, 상기 적층체에 개구가 형성된 후이어도 되고, 저유전율막(20) 상에 실리콘 산화막(31)을 성막하기 전의 단계이어도 된다.
그리고 상기 적층체를 마스크로 해서 저유전율막(20)을 에칭하여, 트렌치(202)를 형성한다(도 17의 (b)). 계속해서 웨이퍼의 표면에 폴리요소막(41)을 이미 설명한 바와 같이 해서 성막하고(도 17의 (c)), 폴리요소막(41)의 상층 부위를 해중합해서 하드 마스크(32)의 표면을 노출시킨다(도 17의 (d)). 그 후, 웨이퍼의 표면에 SOC막(33)(편의상, SOC로 이루어지는 패턴 마스크와 동일 부호를 할당하고 있음)을 형성하고, 계속해서 이 SOC막(33) 상에 패턴 가공용 반사 방지막(37)으로 이루어지는 패턴 가공용 마스크를 형성한다(도 18의 (e)).
패턴 가공용 마스크는, O2(산소) 가스, CO2(이산화탄소) 가스, NH3(암모니아) 가스, 또는 N2(질소) 가스와 H2(수소) 가스의 혼합 가스를 플라즈마화하여 얻은 플라즈마에 의해 반사 방지막(37)을 에칭함으로써 형성할 수 있다.
계속해서 이미 설명한 패턴 가공용 마스크를 사용하여, SOC막(33) 및 폴리요소막(41)을 예를 들어 산소 가스를 플라즈마화하여 얻은 플라즈마에 의해 애싱(에칭)하여, 비아(201)에 대응하는 부위에 개구를 형성한다(도 18의 (b)). 이때 트렌치(202)의 내주면을 따라서 폴리요소막(41)이 형성된 상태가 된다.
이어서 에칭 가스로서 이미 설명한 바와 같이 예를 들어 C6F6 가스를 플라즈마화해서 얻어지는 플라즈마에 의해, 저유전율막(20)을 에칭해서 비아(201)를 형성한다(도 18의 (c)). 이어서, 산소 가스를 플라즈마화하여 얻은 플라즈마에 의해 패턴 마스크(33)를 애싱에 의해 제거하고, 또한 트렌치(202)의 내주면을 따라서 형성되어 있는 폴리요소막(41)을 해중합에 의해 제거한다(도 18의 (d)).
이미 설명한 바와 같이 폴리요소가 해중합하는 온도 이상의 온도로 웨이퍼를 가열하고, 가열 온도와 가열 시간을 조정함으로써 폴리요소막(41)이 해중합하는데, 이때 저유전율막(20)에 있어서 비아(201)의 내주면에 가까운 부위에서는, 구멍부(21)로부터 폴리요소가 빠진다.
그 후의 공정은 제1 실시 형태와 마찬가지로 하여 행하여진다.
제2 실시 형태에 의하면, 제1 실시 형태와 마찬가지로 저유전율막(20)에 대하여, 중합용 원료를 공급해서 저유전율막(20) 내의 구멍부(21)에 폴리요소를 매립하고, 에칭 후에 웨이퍼를 가열해서 폴리요소를 해중합하도록 하고 있다. 이 때문에 저유전율막(20)의 에칭을 행할 때는 저유전율막(20)이 중합체에 의해 보호되어 있다. 즉, 이 점에서, 제1 실시 형태와 마찬가지의 효과가 있다. 그리고 트렌치(202)를 형성한 후, 당해 트렌치(202) 내에서의 비아(201)를 형성하기 위한 마스크는 폴리요소막(41)에 의해 형성되어 있으므로, 트렌치(202) 내로부터 마스크를 제거할 때는 가열에 의한 폴리요소막(41)의 해중합에 의해 행할 수 있다. 이 때문에 트렌치(202)의 내벽의 대미지를 억제할 수 있다.
이하에 제2 실시 형태의 변형예를 기재한다.
도 19의 (a)는 도 17의 (b)와 동일한 상태이며, 이 상태의 웨이퍼의 표면에 폴리요소막(41)을 성막하고(도 19의 (b)), 이어서 예를 들어 SOC로 이루어지는 패턴 마스크를 사용하여, 폴리요소막(41)에서의 비아(201)에 대응하는 부위에 개구를 형성한다(도 19의 (c)). 계속해서 폴리요소막(41)을 마스크로 해서 저유전율막(20)에 비아(201)를 형성한다(도 19의 (d)). 그 후, 비아(201)의 저부의 에칭 스토퍼막(13)을 이미 설명한 바와 같이 해서 에칭한다(도 20의 (a)).
그 후, 웨이퍼를 가열해서 폴리요소막(41)을 해중합에 의해 제거하고, 또한 가열을 계속해서 저유전율막(20)의 구멍부(21) 내에 매립되어 있는 폴리요소를 해중합에 의해 제거한다(도 20의 (b)). 그리고 제1 실시 형태의 도 5의 (m), (n)에 도시하는 바와 같이 배리어 층(35)의 형성, 동 배선(36)의 형성을 행한다.
또한 이 예에서는, 폴리요소막(41)에 의해 비아(201)의 에칭을 위한 마스크를 형성하고 있지만, 폴리요소막(41) 대신에 SOG막에 의해 마스크를 형성해도 된다. 이 경우, 도 19의 (b) 내지 도 20의 (a)에 기재한 폴리요소막(41)이 SOC막을 대신하게 된다. SOC막을 마스크로 했을 경우에는, 산소 가스를 플라즈마화한 플라즈마에 의해 SOC막을 애싱하게 되지만, 저유전율막(20)의 구멍부(21) 내에는 폴리요소가 매립되어 있으므로, 이 공정 시에서의 플라즈마에 의한 대미지가 억제된다.
도 21, 도 22에 도시하는 변형예에 대해서 설명한다. 이 예에서는, 저유전율막(20)의 구멍부(21)에 폴리요소를 매립하고(도 21의 (a), (b)), 이어서 저유전율막(20) 상에 실리콘 산화막(31)을 형성하고(도 21의 (c)), 또한 트렌치에 대응하는 개구를 구비한, TiN으로 이루어지는 하드 마스크(32)를 형성한다. 그 후, 보호막이 되는 실리콘 산화막(31)에도 트렌치에 대응하는 개구를 형성한다. 그 후, 하드 마스크(32) 및 실리콘 산화막(31)의 적층체를 마스크로 해서 저유전율막(20)을 에칭하여, 트렌치(202)를 형성한다(도 21의 (d)).
또한 트렌치(202)에 폴리요소막(41)을 매립하도록 웨이퍼 상에 폴리요소막(41)을 성막한다(도 22의 (a)). 그 후, 폴리요소막(41) 상에 SOC막을 적층하고, 레지스트에 의해 패터닝을 행해서 비아(201)에 대응하는 개구를 SOC막에 형성한 패턴 마스크(33)를 사용해서 폴리요소막(41)을 에칭한다(도 22의 (b)).
계속해서 폴리요소막(41) 및 패턴 마스크(33)를 사용해서 저유전율막(20)을 에칭하여 비아(201)를 형성한다(도 22의 (c)). 이어서 이미 설명한 바와 같이 하여 패턴 마스크(33)를 애싱해서 제거하고, 또한 폴리요소막(41)을 해중합에 의해 제거한다(도 22의 (d)). 그 후에는 예를 들어 제1 실시 형태와 마찬가지의 공정이 행하여진다.
도 21, 도 22에 도시하는 변형예에서는, 저유전율막(20)의 구멍부(21)에 대한 폴리요소의 매립을, 저유전율막(20) 상에, 트렌치(202)에 대응하는 개구부가 형성된, 실리콘 산화막(31) 및 하드 마스크(32)의 적층체가 적층되어 있는 상태에서 행해도 된다. 또한 상기 적층체를 마스크로 해서 저유전율막(20)을 에칭하여 트렌치(202)를 형성하고, 이어서 폴리요소막(41)을 트렌치(202)에 매립할 때, 저유전율막(20)의 구멍부(21)에 대한 폴리요소의 매립을 동시에 행해도 된다. 트렌치(202)에 대한 폴리요소막(41)의 매립과 구멍부(21) 내에의 폴리요소의 매립을 동시에 행하기 위해서는, 후술하는 평가 시험으로부터도 명백해진 바와 같이, 원료 모노머의 진공 증착 처리를 예를 들어 2단계로 행하게 하면 된다. 이 경우, 제1 단계는, 예를 들어 이소시아네이트의 증기와 아민의 증기를, 제1 실시 형태에서 설명한 바와 같이 질소 가스에 의한 퍼지 공정을 개재해서 교대로 공급하는 방법으로 하고, 제2 단계는, 예를 들어 이소시아네이트의 증기와 아민의 증기를 동시에 공급하는 방법으로 할 수 있다.
도 23에 도시하는 변형예에서는, 이미 설명한 도 22의 (c)의 상태(비아(201)가 형성된 상태) 후, 패턴 마스크(SOC)(33) 및 폴리요소막(41)에 형성되어 있는 오목부에 폴리요소를 매립한다(도 23의 (a)). 그 후 패턴 마스크(33) 및 패턴 마스크(33) 내의 폴리요소를 에칭에 의해 제거하고(도 23의 (b)), 이어서 폴리요소막(41)을 해중합에 의해 제거한다. 이 예에서는, 패턴 마스크(33)를 애싱할 때 비아(201)의 내벽이 폴리요소막(41)에 의해 덮여 있으므로, 저유전율막(20)의 대미지를 억제할 수 있다(도 23의 (c)).
[실시예]
[평가 시험 1]
SiOC로 이루어지는 다공질의 저유전율막을 갖는 기판에 대하여, 이소시아네이트인 H6XDI와 아민인 H6XDA를 교대로 기체의 상태로 3초씩 공급함과 함께 H6XDI의 공급 공정 및 H6XDA의 공급 공정 중 한쪽이 끝나고 나서 다른 쪽이 시작되기 전에 질소 가스에 의해 퍼지하는 공정을 12초 행하고, 이 사이클을 100 사이클 행하는 성막 처리를 행하였다. 이 기판에 대해서, 성막 처리를 행하기 전, 성막 처리를 행한 후의 각각의 표면부에 대해서 XPS(X-ray Photoelectron Spectroscopy)에 의해 조성을 조사한 결과, 도 24 및 도 25에 도시하는 바와 같았다.
도 24(성막 처리 전) 및 도 25(성막 처리 후)로부터 알 수 있는 바와 같이 성막 처리를 행함으로써 저유전율막 내의 C(탄소)가 대폭 증가하고, 또한 N(질소)도 증가하고 있다. 따라서 성막 처리를 행함으로써, 저유전율막의 구멍부 내에 폴리요소가 매립되어 있는 것을 알 수 있다.
[평가 시험 2]
SiOC로 이루어지는 다공질의 저유전율막을 갖는 기판에 대하여, H6XDI와 H6XDA를 교대로 기체의 상태로 3초씩 공급하고, H6XDI의 공급 공정 및 H6XDA의 공급 공정 중 한쪽이 끝나고 나서 퍼지하는 공정을 개재하지 않고 즉시 다른 쪽을 행하여, 이 사이클을 100 사이클 행하는 성막 처리를 행하였다. 성막 처리 후의 기판의 표면부에 대해서 XPS에 의해 조성을 조사한 결과, 도 26에 도시하는 바와 같았다.
도 26으로부터 알 수 있는 바와 같이, 기판의 표면으로부터 대략 50nm의 깊이까지 폴리요소막이 형성되고, 또한 깊은 영역에서는 도 25와 마찬가지이다. 이것으로부터 저유전율막 내의 구멍부에는 폴리요소가 매립되어 있지만, 저유전율막의 표면에 폴리요소막이 적층되어 있다고 인식할 수 있다.
[평가 시험 3]
SiOC로 이루어지는 다공질의 저유전율막을 갖는 기판에 대하여, H6XDI와 H6XDA를 동시에 공급해서 성막 처리를 행하였다. 성막 처리 후의 기판의 표면부에 대해서 XPS에 의해 조성을 조사한 결과, 도 27에 도시하는 바와 같았다. 도 27로부터 알 수 있는 바와 같이, 기판의 표면으로부터 대략 25nm의 깊이까지 폴리요소막이 형성되고, 또한 깊은 영역에서는 도 25와 마찬가지이다. 이것으로부터, 저유전율막 내의 구멍부에는 폴리요소가 매립되어 있지만, 저유전율막의 표면에는, 평가 시험 2의 경우보다도 얇은 폴리요소막이 적층되어 있다고 인식할 수 있다.
[평가 시험 4]
평가 시험 1에서, 성막 처리 후의 기판을 질소 가스 분위기 하에서 280℃에서 5분간 가열하였다. 성막 처리 전의 기판, 성막 처리 후의 기판에 대해서 흡광도를 조사한 결과는 도 28에 도시하는 바와 같았다. 도 28 중, (1) 내지 (3)은 각각 매립 전, 매립 후, 가열 후에 대응하고 있다. 매립 후(2)에 있어서는, CH 결합(화살표 a), CO 결합(화살표 b)에 대응하는 피크가 보이지만, 매립 전(1) 및 가열 후(3)에는, 상기 피크는 보이지 않는다.
따라서, 이미 설명한 성막 처리에 의해 저유전율막 내의 구멍부에 폴리요소가 매립되어 있는 것, 또한 폴리요소의 제거 처리를 행함으로써, 폴리요소가 저유전율막 내에 전혀 남아있지 않은 것이 뒷받침되고 있다.
이상의 결과로부터, 원료 가스의 공급의 방법에 따라, 폴리요소에 의한 저유전율막의 구멍부의 매립만을 행하거나, 구멍부의 매립에 더해서 폴리요소막을 형성하거나 할 수 있음을 알 수 있다.
11 : 하층측의 층간 절연막 12 : 구리 배선
13 : 에칭 스토퍼막 W : 반도체 웨이퍼
20 : 저유전율막 21 : 구멍부
31 : 실리콘 산화막 32 : 하드 마스크
33 : 패턴 마스크 34 : 충전물
35 : 배리어층 36 : 구리 배선
100 : 충전물 201 : 비아
202 : 트렌치

Claims (14)

  1. 기판 상에 형성된 층간 절연막인 다공질의 저유전율막에 에칭에 의해 트렌치와 비아를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 저유전율막의 표면에 트렌치를 에칭하기 위한 트렌치용 마스크를 형성하는 공정과,
    그 후 비아를 에칭하기 위한 비아용 마스크를 형성하는 공정과,
    상기 저유전율막에 대하여, 중합용 원료를 공급하여, 상기 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체를 매립하는 매립 공정과,
    상기 저유전율막을 에칭해서 비아를 형성하는 공정과,
    이어서 상기 비아 내에 유기물로 이루어지는 보호용 충전물을 매립하는 공정과,
    그 후, 상기 저유전율막을 에칭해서 트렌치를 형성하는 공정과,
    이어서 상기 충전물을 제거하는 공정과,
    상기 트렌치를 형성한 후, 상기 기판을 가열해서 상기 중합체를 해중합함으로써 상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정을 포함하고,
    상기 구멍부에 상기 중합체를 매립하는 공정은, 상기 트렌치용 마스크를 형성한 후, 상기 비아를 형성하기 전에 행하여지는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 충전물은, 요소 결합을 갖는 중합체인 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 충전물을 제거하는 공정을 행한 후, 비아의 저부에 위치하는 에칭 스토퍼막을 에칭하는 공정을 행하고,
    상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정은, 상기 에칭 스토퍼막을 에칭하는 공정 후에 행하여지는 반도체 장치의 제조 방법.
  4. 기판 상에 형성된 층간 절연막인 다공질의 저유전율막에 에칭에 의해 트렌치와 비아를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 저유전율막에 대하여, 중합용 원료를 공급하여, 상기 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체를 매립하는 매립 공정과,
    상기 저유전율막의 표면에 트렌치용 마스크를 형성하는 공정과,
    상기 저유전율막을 상기 트렌치용 마스크를 사용해서 에칭하여 트렌치를 형성하는 공정과,
    이어서 상기 트렌치 내에 비아용 마스크를 형성하는 공정과,
    그 후, 상기 비아용 마스크를 사용해서 상기 트렌치의 저부를 에칭해서 비아를 형성하는 공정과,
    이어서 상기 비아용 마스크를 제거하는 공정과,
    상기 트렌치를 형성한 후, 상기 기판을 가열해서 상기 중합체를 해중합함으로써 상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정을 포함하고,
    상기 비아용 마스크는, 요소 결합을 갖는 중합체인 반도체 장치의 제조 방법.
  5. 기판 상에 형성된 층간 절연막인 다공질의 저유전율막에 에칭에 의해 트렌치와 비아를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 저유전율막에 대하여, 중합용 원료를 공급하여, 상기 저유전율막 내의 구멍부에 요소 결합을 갖는 중합체를 매립하는 매립 공정과,
    상기 저유전율막의 표면에 트렌치용 마스크를 형성하는 공정과,
    상기 저유전율막을 상기 트렌치용 마스크를 사용해서 에칭하여 트렌치를 형성하는 공정과,
    이어서 상기 트렌치 내에 비아용 마스크를 형성하는 공정과,
    그 후, 상기 비아용 마스크를 사용해서 상기 트렌치의 저부를 에칭해서 비아를 형성하는 공정과,
    이어서 상기 비아용 마스크를 제거하는 공정과,
    상기 트렌치를 형성한 후, 상기 기판을 가열해서 상기 중합체를 해중합함으로써 상기 저유전율막 내의 구멍부로부터 상기 중합체를 제거하는 공정을 포함하고,
    상기 매립 공정은, 상기 트렌치용 마스크를 형성하는 공정 후에 행하여지는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 중합체를 매립하는 공정은, 이소시아네이트의 증기 및 아민의 증기를 상기 저유전율막 내에 확산시켜 이소시아네이트와 아민을 중합 반응시키는 공정인 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 중합체를 해중합하는 공정은, 기판을 300℃ 내지 400℃로 가열해서 행하여지는 반도체 장치의 제조 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 중합체를 매립하는 공정은, 이소시아네이트의 증기 및 아민의 증기를 상기 저유전율막 내에 확산시켜 이소시아네이트와 아민을 중합 반응시키는 공정인 반도체 장치의 제조 방법.
  9. 제4항 또는 제5항에 있어서,
    상기 중합체를 해중합하는 공정은, 기판을 300℃ 내지 400℃로 가열해서 행하여지는 반도체 장치의 제조 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7065741B2 (ja) * 2018-09-25 2022-05-12 東京エレクトロン株式会社 半導体装置の製造方法
JP7323409B2 (ja) * 2019-10-01 2023-08-08 東京エレクトロン株式会社 基板処理方法、及び、プラズマ処理装置
JP7466406B2 (ja) 2020-08-20 2024-04-12 東京エレクトロン株式会社 半導体装置の製造方法および成膜装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036066A (ja) * 1999-07-15 2001-02-09 Fujitsu Ltd 半導体装置の製造方法
JP2003342375A (ja) * 2002-05-27 2003-12-03 Jsr Corp 多層配線間の空洞形成用熱分解性有機系ポリマー、膜および多層配線間の空洞形成方法
JP2007508698A (ja) * 2003-10-08 2007-04-05 ラム　リサーチ　コーポレーション 有機ケイ酸塩ガラスについての一酸化二窒素剥脱方法
JP2012138503A (ja) * 2010-12-27 2012-07-19 Fujifilm Corp 多孔質絶縁膜及びその製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07209864A (ja) * 1994-01-20 1995-08-11 Ulvac Japan Ltd パターン形成方法およびパターン形成装置
JP3373320B2 (ja) * 1995-02-10 2003-02-04 株式会社アルバック 銅配線製造方法
JP3863934B2 (ja) * 1995-11-14 2006-12-27 株式会社アルバック 高分子薄膜の形成方法
US6451712B1 (en) * 2000-12-18 2002-09-17 International Business Machines Corporation Method for forming a porous dielectric material layer in a semiconductor device and device formed
US6645867B2 (en) * 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
JP2004200203A (ja) * 2002-12-16 2004-07-15 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005292528A (ja) * 2004-04-01 2005-10-20 Jsr Corp レジスト下層膜形成組成物、レジスト下層膜およびパターン形成方法
EP1632956A1 (en) * 2004-09-07 2006-03-08 Rohm and Haas Electronic Materials, L.L.C. Compositions comprising an organic polysilica and an arylgroup-capped polyol, and methods for preparing porous organic polysilica films
TWI278064B (en) * 2004-12-08 2007-04-01 Samsung Electronics Co Ltd Methods for forming dual damascene wiring using porogen containing sacrificial via filler material
JP5100057B2 (ja) * 2006-08-18 2012-12-19 東京エレクトロン株式会社 半導体装置の製造方法
JP5236983B2 (ja) * 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
US8492239B2 (en) * 2010-01-27 2013-07-23 International Business Machines Corporation Homogeneous porous low dielectric constant materials
US8541301B2 (en) * 2011-07-12 2013-09-24 International Business Machines Corporation Reduction of pore fill material dewetting
TW201403711A (zh) * 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
US9538586B2 (en) * 2013-04-26 2017-01-03 Applied Materials, Inc. Method and apparatus for microwave treatment of dielectric films
US9058983B2 (en) * 2013-06-17 2015-06-16 International Business Machines Corporation In-situ hardmask generation
US20150091172A1 (en) * 2013-10-01 2015-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Pore sealing techniques for porous low-k dielectric interconnect
EP2884523B1 (en) * 2013-12-16 2020-02-05 IMEC vzw Method for activating a porous layer surface
US10147640B2 (en) * 2014-03-11 2018-12-04 Tokyo Electron Limited Method for removing back-filled pore-filling agent from a cured porous dielectric
US9508549B2 (en) * 2014-12-26 2016-11-29 Dow Global Technologies Llc Methods of forming electronic devices including filling porous features with a polymer
US9691654B1 (en) * 2015-12-22 2017-06-27 Globalfoundries Inc. Methods and devices for back end of line via formation
EP3236494B1 (en) * 2016-04-18 2018-09-26 IMEC vzw Method for producing an integrated circuit including a metallization layer comprising low k dielectric material
WO2018092330A1 (ja) * 2016-11-18 2018-05-24 株式会社有沢製作所 感光性樹脂組成物、該感光性樹脂組成物を用いたソルダーレジストフィルム、フレキシブルプリント配線板及び画像表示装置
JP6729335B2 (ja) * 2016-12-07 2020-07-22 東京エレクトロン株式会社 半導体装置の製造方法
WO2018146821A1 (ja) * 2017-02-07 2018-08-16 株式会社有沢製作所 感光性樹脂組成物、該感光性樹脂組成物を用いたソルダーレジストフィルム、フレキシブルプリント配線板及び画像表示装置
JP6792788B2 (ja) * 2017-03-30 2020-12-02 東京エレクトロン株式会社 半導体装置の製造方法
US11088020B2 (en) * 2017-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnection structure of semiconductor device
JP7045929B2 (ja) * 2018-05-28 2022-04-01 東京エレクトロン株式会社 半導体装置の製造方法および基板処理装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036066A (ja) * 1999-07-15 2001-02-09 Fujitsu Ltd 半導体装置の製造方法
JP2003342375A (ja) * 2002-05-27 2003-12-03 Jsr Corp 多層配線間の空洞形成用熱分解性有機系ポリマー、膜および多層配線間の空洞形成方法
JP2007508698A (ja) * 2003-10-08 2007-04-05 ラム　リサーチ　コーポレーション 有機ケイ酸塩ガラスについての一酸化二窒素剥脱方法
JP2012138503A (ja) * 2010-12-27 2012-07-19 Fujifilm Corp 多孔質絶縁膜及びその製造方法

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Publication number Publication date
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JP2019106490A (ja) 2019-06-27

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