JP4733214B1 - マスクパターンの形成方法及び半導体装置の製造方法 - Google Patents

マスクパターンの形成方法及び半導体装置の製造方法 Download PDF

Info

Publication number
JP4733214B1
JP4733214B1 JP2010085956A JP2010085956A JP4733214B1 JP 4733214 B1 JP4733214 B1 JP 4733214B1 JP 2010085956 A JP2010085956 A JP 2010085956A JP 2010085956 A JP2010085956 A JP 2010085956A JP 4733214 B1 JP4733214 B1 JP 4733214B1
Authority
JP
Japan
Prior art keywords
film
line portion
line
mask
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010085956A
Other languages
English (en)
Other versions
JP2011216817A (ja
Inventor
英民 八重樫
義樹 五十嵐
和樹 成重
貴仁 武川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2010085956A priority Critical patent/JP4733214B1/ja
Priority to US13/638,662 priority patent/US20130023120A1/en
Priority to PCT/JP2011/057618 priority patent/WO2011125605A1/ja
Priority to CN201180018012.1A priority patent/CN102822943B/zh
Priority to KR1020127028853A priority patent/KR101427505B1/ko
Priority to TW100111020A priority patent/TWI450317B/zh
Application granted granted Critical
Publication of JP4733214B1 publication Critical patent/JP4733214B1/ja
Publication of JP2011216817A publication Critical patent/JP2011216817A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

【課題】ＳＷＰの手法により微細なマスクパターンを形成するときに、酸化シリコン膜を成膜する際、及びエッチバック処理する際に、レジスト膜よりなる芯材が変形することを防止できるマスクパターンの形成方法及び半導体装置の製造方法を提供する。
【解決手段】レジスト膜よりなる第１のライン部をマスクとして反射防止膜をエッチングすることによって、第２のライン部を含むパターンを形成する第１のパターン形成工程Ｓ１３と、レジスト膜に電子を照射する照射工程Ｓ１４と、酸化シリコン膜を成膜する酸化シリコン膜成膜工程Ｓ１５と、第２のライン部の側壁部として残存するように、酸化シリコン膜をエッチバック処理するエッチバック処理工程Ｓ１６と、第２のライン部をアッシング処理することによって、酸化シリコン膜よりなり、側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程Ｓ１８とを有する。
【選択図】図３

Description

本発明は、マスクパターンの形成方法及び半導体装置の製造方法に関する。
半導体デバイスの高集積化に伴って、製造プロセスに要求される配線や分離幅のパターンは、微細化される傾向にある。このような微細なパターンは、フォトリソグラフィ技術を用いてフォトレジスト膜（以下「レジスト膜」という。）よりなるライン部が所定の間隔で配列されたパターンを形成し、形成されたパターンをマスクパターンに用いて下地の各種薄膜である被エッチング膜をエッチングすることで形成される。マスクパターンを形成するためにはフォトリソグラフィ技術が重要であり、近時の半導体デバイスの微細化は、フォトリソグラフィ技術の解像限界以下を要求するまでに至っている。
このようなフォトリソグラフィ技術の解像限界以下の微細なマスクパターンを形成する方法として、所謂ダブルパターニング法がある。ダブルパターニング法は、第１のパターン形成工程と、この第１のパターン形成工程の後に行われる第２のパターン形成工程の２段階のパターニングを行うものである。ダブルパターニング法は、この２段階のパターニングによって、１回のパターニングでマスクパターンを形成する場合よりも微細なライン幅及びスペース幅を有するマスクパターンを形成する。
また、ダブルパターニング法の一つとして、芯材となるライン部の両側に形成した側壁部をマスクとして使用するＳＷＰ（Side Wall Patterning）法により、芯材となる元のライン部を含むパターンよりも微細な配列の間隔を有するマスクパターンを形成する方法も知られている。この方法は、まずレジスト膜を成膜してライン部が配列したレジストパターンを形成し、その後、ライン部の表面を等方的に被覆するように、酸化シリコン膜等を形成する。そして、ライン部の側面を被覆する側壁部にのみ酸化シリコン膜が残るようにエッチバック処理し、その後、ライン部を除去して、残った側壁部である酸化シリコン膜をマスクパターンとする（例えば、特許文献１参照。）。このようにして、フォトリソグラフィ技術の解像限界以下の微細なマスクパターンを形成する。
特開２００９−９９９３８号公報
ところが、上記のように、フォトリソグラフィ技術の解像限界以下の微細なマスクパターンをＳＷＰの手法により形成する場合、次のような問題がある。
上記したマスクパターンの形成方法では、酸化シリコン膜を成膜する際に、又は、成膜された酸化シリコン膜をエッチバック処理する際に、芯材を構成するレジスト膜よりなるライン部がプラズマに曝されやすい。プラズマに曝されたレジスト膜はプラズマと反応するため、ライン部の表面が荒れるか、又は、変形することがあり、その結果、ライン部の側壁の平坦性が劣化するか、又は、ライン部の線幅が減少することがある。
ライン部の側壁の平坦性が劣化すると、ライン部の側面を被覆する酸化シリコン膜も平坦性良く成膜することができないため、残存する側壁部よりなるマスクパターンの形状を均一かつ精度良くすることができない。また、ライン部の線幅が減少すると、ライン部の側面を被覆する側壁部が一方向に傾いたり、倒れたりするおそれがある。いずれの場合でも、側壁部の形状を均一かつ精度良く形成できないため、側壁部を含むマスクパターンをマスクとして下層のエッチングをするときに、エッチングによって形成される形状を均一かつ精度良くすることができない。
本発明は上記の点に鑑みてなされたものであり、ＳＷＰの手法により微細なマスクパターンを形成するときに、側壁部を形成するための酸化シリコン膜を成膜する際、及びその酸化シリコン膜をエッチバック処理する際に、レジスト膜よりなる芯材が変形することを防止できるマスクパターンの形成方法及び半導体装置の製造方法を提供する。
上記の課題を解決するために本発明では、次に述べる手段を講じたことを特徴とするものである。
本発明の一実施例によれば、基板上に反射防止膜を介して形成されたレジスト膜よりなる第１のライン部をマスクとして前記反射防止膜をエッチングすることによって、前記レジスト膜と前記反射防止膜とよりなる第２のライン部を含むパターンを形成する第１のパターン形成工程と、前記レジスト膜に電子を照射する照射工程と、前記第１のパターン形成工程及び前記照射工程の後、前記第２のライン部を等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、前記酸化シリコン膜を、前記第２のライン部の上部から除去するとともに、前記第２のライン部の側壁部として残存するように、前記酸化シリコン膜をエッチバック処理するエッチバック処理工程と、前記エッチバック処理工程の後、前記第２のライン部をアッシング処理することによって、前記酸化シリコン膜よりなり、前記側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程とを有する、マスクパターンの形成方法が提供される。
本発明によれば、ＳＷＰの手法により微細なマスクパターンを形成するときに、側壁部を形成するための酸化シリコン膜を成膜する際、及びその酸化シリコン膜をエッチバック処理する際に、レジスト膜よりなる芯材が変形することを防止できる。
第１の実施の形態に係るプラズマ処理装置の構成を示す概略断面図である。 プラズマ処理装置の各部の制御及び全体のシーケンスを制御する制御部の構成例を示す図である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウェハの状態を模式的に示す断面図（その１）である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウェハの状態を模式的に示す断面図（その２）である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウェハの状態を模式的に示す断面図（その３）である。 第１の実施の形態において、ライン部に電子を照射することによって行う改質処理の原理を模式的に説明するための図である。 電子がレジストに照射されたときの電子エネルギーと電子侵入深さとの理論的な関係をグラフで示す図である。 従来のマスクパターンの形成方法及び半導体装置の製造方法において、エッチバック処理工程までが行われた後のウェハの状態を模式的に示す断面図である。 第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の別の例について、各工程の手順を説明するためのフローチャートである。 密部Ａ１及び疎部Ａ２が設けられたウェハの状態を模式的に示す断面図である。 第２の実施の形態に係るプラズマ処理装置の構成を示す概略断面図である。
次に、本発明を実施するための形態について図面と共に説明する。
（第１の実施の形態）
図１から図９を参照し、本発明の第１の実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法について説明する。
初めに、図１及び図２を参照し、本実施の形態に係るプラズマ処理装置について説明する。図１は、本実施の形態に係るプラズマ処理装置１００の構成を示す概略断面図である。図２は、プラズマ処理装置１００の各部の制御及び全体のシーケンスを制御する制御部１３０の構成例を示す図である。
プラズマ処理装置１００は、容量結合型のプラズマエッチング装置として構成されており、例えばアルミニウム又はステンレス鋼等の金属製の円筒型チャンバ（処理容器）１０を有している。チャンバ１０は接地されている。
チャンバ１０内には、被処理基板として、例えば半導体ウェハＷ（以下「ウェハＷ」という。）を載置する円板状のサセプタ１２が下部電極として水平に配置されている。このサセプタ１２は、例えばアルミニウムからなり、チャンバ１０の底から垂直上方に延びる絶縁性の筒状支持部１４に支持されている。この筒状支持部１４の外周に沿ってチャンバ１０の底から垂直上方に延びる導電性の筒状支持部（内壁部）１６とチャンバ１０の側壁との間に環状の排気路１８が形成されている。この排気路１８の入口にリング状の排気リング（バッフル板）２０が取り付けられ、排気路１８の底に排気口２２が設けられている。排気口２２には排気管２４を介して排気装置２６が接続されている。排気装置２６は、ターボ分子ポンプなどの真空ポンプを有しており、チャンバ１０内の処理空間を所望の真空度まで減圧することができる。チャンバ１０の側壁には、ウェハＷの搬入出口を開閉するゲートバルブ２８が取り付けられている。
サセプタ１２には、高周波電源３０が整合器３２及び下部給電棒３６を介して電気的に接続されている。高周波電源３０は、サセプタ１２上のウェハＷに対するイオンの引き込みに寄与する周波数（通常１３．５６ＭＨｚ以下）の高周波を出力する。整合器３２は、高周波電源３０側のインピーダンスと負荷（主に電極、プラズマ、チャンバ）側のインピーダンスとの間でマッチングをとり、かつ自動的にマッチング補正できるように構成されている。
サセプタ１２は、ウェハＷよりも一回り大きな直径又は口径を有している。サセプタ１２の上には、処理対象のウェハＷが設置され、ウェハＷを囲むようにフォーカスリング（補正リング）３８が設けられている。
サセプタ１２の上面にはウェハ吸着用の静電チャック４０が設けられている。静電チャック４０は、膜状又は板状の誘電体の中にシート状又はメッシュ状の導電体を挟んでいる。この導電体にはチャンバ１０の外に配置される直流電源４２がスイッチ４４及び給電線４６を介して電気的に接続されている。直流電源４２より印加される直流電圧により、クーロン力で半導体ウェハＷを静電チャック４０上に吸着保持することができる。
サセプタ１２には、温度分布調整部１２０が設けられている。温度分布調整部１２０は、ヒータ１２１ａ、１２１ｂ、ヒータ用電源１２２ａ、１２２ｂ、温度計１２３ａ、１２３ｂ、冷媒流路１２４ａ、１２４ｂを有する。
サセプタ１２の内部には、中心側に中心側ヒータ１２１ａが、外周側に外周側ヒータ１２１ｂが設けられている。中心側ヒータ１２１ａには、中心側ヒータ用電源１２２ａが接続され、外周側ヒータ１２１ｂには、外周側ヒータ用電源１２２ｂが接続されている。中心側ヒータ用電源１２２ａ、外周側ヒータ用電源１２２ｂは、それぞれ中心側ヒータ１２１ａ、外周側ヒータ１２１ｂに投入する電力を独立に調節することによって、サセプタ１２に、半径方向に沿った温度分布を発生させることができる。これにより、ウェハＷに半径方向に沿った温度分布を発生させることができる。
また、サセプタ１２の内部には、中心側温度計１２３ａ及び外周側温度計１２３ｂが設けられている。中心側温度計１２３ａ及び外周側温度計１２３ｂは、サセプタ１２の中心側及び外周側の温度を計測し、これによりウェハＷの中心側及び外周側の温度を導出できる。中心側温度計１２３ａ及び外周側温度計１２３ｂで計測された温度は、温度制御部１２７に送られる。温度制御部１２７は、計測された温度から導出されたウェハＷの温度が目標温度となるように、中心側ヒータ用電源１２２ａ及び外周側ヒータ用電源１２２ｂの出力を調整する。また、温度制御部１２７は、後述する制御部１３０と接続されている。
更に、サセプタ１２の内部には、中心側に中心側冷媒流路１２４ａ、外周側に外周側冷媒流路１２４ｂが設けられている。そして、図示しないチラーユニットより、それぞれに異なる温度の、例えば冷却水、フルオロカーボン系等の冷媒が循環供給される。この場合中心側冷媒流路１２４ａには、中心側導入管１２５ａを介して冷媒が導入され、循環された後、中心側排出管１２６ａから排出される。外周側冷媒流路１２４ｂには、外周側導入管１２５ｂを介して冷媒が導入され、循環された後、外周側排出管１２６ｂから排出される。
サセプタ１２は、ヒータ１２１ａ、１２１ｂによる加熱、及び冷媒からの冷却により、温度が調整される。従って、ウェハＷは、プラズマからの輻射やプラズマに含まれるイオンの照射などによる加熱分も含め、サセプタ１２との熱量の授受により、所定の温度になるように調整される。また、本実施の形態では、サセプタ１２は、中心側に中心側ヒータ１２１ａ及び中心側冷媒流路１２４ａを有し、外周側に外周側ヒータ１２１ｂ及び外周側冷媒流路１２４ｂを有する。従って、ウェハＷは、中心側と外周側とで独立して温度を調整することができ、ウェハＷの面内における温度分布を調整することができる。
また、本実施の形態では、更に、ウェハＷの温度分布の精度を一層高めるために、図示しない伝熱ガス供給部からの伝熱ガス、例えばＨｅガスが、ガス供給管５４及びサセプタ１２内部のガス通路５６を介して静電チャック４０とウェハＷの間に供給される。
チャンバ１０の天井には、サセプタ１２と平行に向かい合ってシャワーヘッドを兼ねる上部電極６０が設けられている。上部電極（シャワーヘッド）６０は、サセプタ１２と向かい合う電極板６２と、電極板６２をその背後（上）から着脱可能に支持する電極支持体６４を有している。また、電極支持体６４の内部にはガス拡散室６６を設け、ガス拡散室６６からサセプタ１２側に貫ける多数のガス吐出孔６８を電極支持体６４及び電極板６２に形成している。電極板６２とサセプタ１２との空間がプラズマ生成空間又は処理空間ＰＳとなる。ガス拡散室６６は、ガス供給管７０を介して処理ガス供給部７２に接続されている。
上部電極６０において、処理時にプラズマに曝される電極板６２の材質は重要である。本実施の形態では、電極板６２は、ＤＣ印加部材として機能する。そのため、電極表面が直流電流に対して良好な導電性を維持することができ、かつプラズマからのイオン入射によってスパッタされてもプロセスに悪影響を与えないような材質が好ましく、例えばＳｉ、ＳｉＣ等のＳｉ含有導電材やＣ（カーボン）を好適に使用できる。電極支持体６４は、例えばアルマイト処理されたアルミニウムで構成されていてもよい。上部電極６０とチャンバ１０との間にはリング状の絶縁体６５が挿入され、上部電極６０は電気的にフローティング状態でチャンバ１０に取り付けられている。
上部電極６０には、高周波電源７４が整合器７６及び上部給電棒７８を介して電気的に接続されている。高周波電源７４は、プラズマの生成に寄与する周波数（通常４０ＭＨｚ以上）の高周波を出力する。整合器７６は、高周波電源７４側のインピーダンスと負荷（主に電極、プラズマ、チャンバ）側のインピーダンスとの間でマッチングをとり、かつ自動的にマッチングを補正できるように構成されている。
チャンバ１０の外に設置される可変直流電源８０の出力端子は、スイッチ８２及び直流給電ライン８４を介して上部電極６０に電気的に接続されている。可変直流電源８０は、例えば−２０００〜＋１０００Ｖの直流電圧ＶＤＣを出力できるように構成されている。
直流給電ライン８４の途中に設けられるフィルタ回路８６は、可変直流電源８０からの直流電圧ＶＤＣをスルーで上部電極６０に印加する。また、フィルタ回路８６は、一方で、サセプタ１２から処理空間ＰＳ及び上部電極６０を通って直流給電ライン８４に入ってきた高周波を接地ラインへ流して可変直流電源８０側へは流さないように構成されている。
また、チャンバ１０内で処理空間ＰＳに面する適当な箇所として例えばバッフル板２０の上面あるいは筒状支持部１６の頂部付近あるいは上部電極６０の半径方向外側に、例えばＳｉ、ＳｉＣ等の導電性材料からなるリング状のＤＣグランドパーツ（直流接地電極）８８が取り付けられている。ＤＣグランドパーツ８８は、接地ライン９０を介して常時接地されている。
プラズマ処理装置１０内の各部、例えば排気装置２６、高周波電源３０、７４、スイッチ４４、８２、処理ガス供給部７２、可変直流電源８０、図示しないチラーユニット、図示しない伝熱ガス供給部等の個々の動作及び装置全体の動作（シーケンス）は、例えばマイクロコンピュータよりなる制御部１３０によって制御される。
図２に示すように、制御部１３０は、バス１５０を介して接続されたプロセッサ（ＣＰＵ）１５２、メモリ（ＲＡＭ）１５４、プログラム格納装置（ＨＤＤ）１５６、フレキシブルディスクあるいは光ディスクなどのディスクドライブ（ＤＲＶ）１５８、キーボードやマウスなどの入力デバイス（ＫＥＹ）１６０、表示装置（ＤＩＳ）１６２、ネットワーク・インタフェース（ＣＯＭ）１６４、及び周辺インタフェース（Ｉ／Ｆ）１６６を有する。
プロセッサ（ＣＰＵ）１５２は、ディスクドライブ（ＤＲＶ）１５８に装填されたＦＤあるいは光ディスクなどの記憶媒体１６８から所要のプログラムのコードを読み取って、ＨＤＤ１５６に格納する。あるいは、所要のプログラムをネットワークからネットワーク・インタフェース１６４を介してダウンロードすることも可能である。プロセッサ（ＣＰＵ）１５２は、各段階又は各場面で必要なプログラムのコードをプログラム格納装置（ＨＤＤ）１５６からワーキングメモリ（ＲＡＭ）１５４上に展開して各ステップを実行し、所用の演算処理を行う。そして、プロセッサ（ＣＰＵ）１５２は、周辺インタフェース（Ｉ／Ｆ）１６６を介して装置内の各部、特に、排気装置２６、高周波電源３０、７４、処理ガス供給部７２、可変直流電源８０、スイッチ８２、温度分布調整部１２０等を制御する。
プラズマ処理装置１００において、サセプタ１２上のウェハＷに対してエッチング加工を行うには、処理ガス供給部７２よりエッチャントガスを含む処理ガスを所定の流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。さらに、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加すると同時に、高周波電源３０よりイオン引き込み用の第２高周波（１３．５６ＭＨｚ）を整合器３２及び下部給電棒３６を介してサセプタ１２に印加する。また、スイッチ４４をオンにし、静電吸着力によって、静電チャック４０と半導体ウェハＷとの間の接触界面に伝熱ガス（Ｈｅガス）を閉じ込める。シャワーヘッド６０より吐出された処理ガスは、両電極１２、６０間の処理空間ＰＳで高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによってウェハＷ上の被加工膜が所望のパターンにエッチングされる。
このプラズマエッチングでは、高周波電源７４より上部電極６０に４０ＭＨｚ以上（より好ましくは６０ＭＨｚ以上）のプラズマ生成に適した比較的高い周波数の第１高周波を印加する。これにより、プラズマを好ましい解離状態で高密度化し、より低圧の条件下でも高密度プラズマを形成することができる。それと同時に、サセプタ１２に１３．５６ＭＨｚ以下というイオン引き込みに適した比較的低い周波数の第２高周波を印加する。これにより、ウェハＷの被加工膜に対して選択性の高い異方性のエッチングを施すことができる。また、プラズマ生成用の第１高周波は、如何なるプラズマプロセスでも必ず使用されるが、イオン引き込み用の第２高周波は、プロセスによっては使用されないことがある。
更に、プラズマエッチングを行う際に、上部電極６０に可変直流電源８０より直流電圧が（通常は−９００Ｖ〜０Ｖの範囲内で）印加される。これにより、プラズマ着火安定性、レジスト選択性、エッチング速度、エッチング均一性等を向上させることもできる。
次に、図３から図６を参照し、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法について説明する。
図３は、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の各工程の手順を説明するためのフローチャートである。図４Ａから図４Ｃは、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法を説明するための図であり、各工程におけるウェハの状態を模式的に示す断面図である。図５は、本実施の形態において、ライン部に電子を照射することによって行う改質処理の原理を模式的に説明するための図である。図６は、電子がレジストに照射されたときの電子エネルギーと電子侵入深さとの理論的な関係をグラフで示す図である。
本実施の形態に係る半導体装置の製造方法は、図３に示すように、積層工程（ステップＳ１１）、フォトリソグラフィ工程（ステップＳ１２）、マスクパターン形成工程（ステップＳ１３〜ステップＳ１８）、第２のマスク膜エッチング工程（ステップＳ１９）及び被エッチング膜エッチング工程（ステップＳ２０）を有する。また、本実施の形態に係るマスクパターン形成方法は、マスクパターン形成工程（ステップＳ１３〜ステップＳ１８）を有する。そして、マスクパターン形成工程（ステップＳ１３〜ステップＳ１８）は、第１のパターン形成工程（ステップＳ１３）、照射工程（ステップＳ１４）、酸化シリコン膜成膜工程（ステップＳ１５）、エッチバック処理工程（ステップＳ１６）、第１のマスク膜エッチング工程（ステップＳ１７）及び第２のパターン形成工程（ステップＳ１８）を有する。
なお、第２のマスク膜エッチング工程は、本発明におけるマスク膜エッチング工程に相当する。
最初に、積層工程（ステップＳ１１）を行う。積層工程（ステップＳ１１）では、例えばシリコン基板よりなるウェハ１１０（ウェハＷと同じウェハを意味する。）上に、絶縁膜１１１、被エッチング膜１１２、マスク膜１１３、反射防止膜１１４及びレジスト膜１１５を積層する。図４Ａ（ａ）は、積層工程（ステップＳ１１）におけるウェハ１１０の状態を示す。
被エッチング膜１１２は、本実施の形態に係るマスクパターン形成方法を含む半導体装置の製造方法において、最終的にエッチング加工したい膜である。絶縁膜１１１を、例えばゲート絶縁膜として機能する例えばＴＥＯＳ（テトラエトキシシラン）を原料とする酸化シリコン（ＳｉＯ２）膜とし、被エッチング膜１１２を、例えばエッチング加工後にゲート電極として機能するポリシリコン膜とすることができる。また、被エッチング膜１１２の厚さを、例えば９０ｎｍとすることができる。
マスク膜１１３は、酸化シリコン膜成膜工程（ステップＳ１５）で形成される酸化シリコン膜１１６よりなる第３のライン部１１６ａから形状を転写され、下層の膜である被エッチング膜１１２をエッチングする際のハードマスクとして機能する膜である。マスク膜１１３は、被エッチング膜１１２をエッチング加工する際に、被エッチング膜１１２に対して高い選択比を有することが好ましい。すなわち、マスク膜１１３のエッチング速度に対する被エッチング膜１１２のエッチング速度の比が大きいことが好ましい。マスク膜１１３として、例えばＳｉＮ膜、ＳｉＯＮ膜等の無機膜を用いることができる。また、マスク膜１１３の厚さを、例えば２６ｎｍとすることができる。
反射防止膜１１４は、その上に形成されるレジスト膜１１５のフォトリソグラフィを行う際の反射防止膜（Bottom Anti-Reflective Coating；ＢＡＲＣ）として機能する膜である。反射防止膜１１４として、例えば有機ＢＡＲＣと呼ばれるＣｘＨｙＯｚからなる膜等を用いることができる。また、反射防止膜１１４の厚さを、例えば３０ｎｍとすることができる。
レジスト膜１１５は、ウェハ１１０上に反射防止膜１１４を介して形成されており、フォトリソグラフィを行って、その後のＳＷＰにおける芯材となる第１のライン部１１５ａを形成するためのものである。レジスト膜１１５として、例えばＡｒＦレジストを用いることができる。また、レジスト膜１１５の厚さを、例えば１００ｎｍとすることができる。
次に、フォトリソグラフィ工程（ステップＳ１２）を行う。フォトリソグラフィ工程（ステップＳ１２）では、フォトリソグラフィ技術を用いて、レジスト膜１１５よりなる第１のライン部１１５ａを形成する。図４Ａ（ｂ）は、フォトリソグラフィ工程（ステップＳ１２）におけるウェハ１１０の状態を示す。
図４Ａ（ｂ）に示すように、形成されたレジスト膜１１５をパターン露光し、現像することによって、レジスト膜１１５よりなる第１のライン部１１５ａを含むパターンを形成する。第１のライン部１１５ａは、反射防止膜１１４をエッチングする際に、マスクとして機能する。第１のライン部１１５ａは、ライン幅（線幅）Ｌ１及びスペース幅Ｓ１を有し、間隔Ｄ１（＝Ｌ１＋Ｓ１）で配列する。ライン幅Ｌ１及びスペース幅Ｓ１は、特に限定されるものではなく、共に例えば６０ｎｍとすることができる。
なお、ライン部とは、平面視において、ある方向に沿って延びるように設けられ、その延びている方向と直交する方向に沿って、隣接するライン部と互いに離隔して設けられているような構造を有するものをいう。また、ライン幅（線幅）とは、ライン部の延びている方向と直交する方向に沿った幅寸法を意味する。また、スペース幅とは、ライン部と隣接するライン部との間の領域であるスペース部の延びている方向と直交する方向に沿った幅寸法を意味する。また、ライン部が配列する間隔とは、ライン部と隣接するライン部との中心間距離を意味する。
次に、第１のパターン形成工程（ステップＳ１３）を行う。第１のパターン形成工程（ステップＳ１３）では、ウェハ１１０にプラズマを照射し、ウェハ１１０上に反射防止膜１１４を介して形成されたレジスト膜１１５よりなる第１のライン部１１５ａをマスクとして反射防止膜１１４をエッチングする。これにより、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａを含むパターンを形成する。図４Ａ（ｃ）は、第１のパターン形成工程（ステップＳ１３）におけるウェハ１１０の状態を示す。
また、第１のパターン形成工程（ステップＳ１３）は、反射防止膜１１４をエッチングするとともに、第１のライン部１１５ａをトリミングすることによって、第１のライン部１１５ａのライン幅（線幅）Ｌ１よりも小さなライン幅（線幅）Ｌ２を有する第２のライン部１１４ａを形成するものであってもよい。以下、本実施の形態では、第１のライン部１１５ａのトリミングも同時に行う例について説明する。
第１のパターン形成工程（ステップＳ１３）では、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。また、スイッチ４４をオンにし、静電吸着力によって、静電チャック４０とウェハＷ（ウェハ１１０）との間の接触界面に伝熱ガス（Ｈｅガス）を閉じ込める。すると、シャワーヘッド６０より吐出された処理ガスが両電極１２、６０間で高周波放電により解離・電離してプラズマが生成される。
第１のパターン形成工程（ステップＳ１３）では、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
上記した処理ガスを用いることにより、レジスト膜１１５よりなる第１のライン部１１５ａをマスクとして、反射防止膜１１４がエッチングされるとともに、第１のライン部１１５ａ自体もトリミング処理される。その結果、レジスト膜１１５と反射防止膜１１４とよりなり、第１のライン部１１５ａのライン幅（線幅）Ｌ１よりも小さいライン幅（線幅）Ｌ２を有する第２のライン部１１４ａが形成される。
図４Ａ（ｃ）に示すように、トリミング処理によって形成される第２のライン部１１４ａのライン幅（線幅）Ｌ２は、トリミング処理される前の第１のライン部１１５ａのパターンのライン幅（線幅）Ｌ１に比べ細くなる。すなわち、第１のライン部１１５ａのライン幅（線幅）Ｌ１及びスペース幅Ｓ１と、第２のライン部１１４ａのライン幅（線幅）Ｌ２及びスペース幅Ｓ２との大小関係は、Ｌ２＜Ｌ１、Ｓ２＞Ｓ１となる。Ｌ２及びＳ２の値は、特に限定されるものではなく、例えばＬ２を３０ｎｍ、Ｓ２を９０ｎｍとすることができる。
ここで、可変直流電源８０より直流電圧ＶＤＣを負極性の高圧で上部電極６０に印加する。図５に示すように、直流電圧ＶＤＣを上部電極６０に印加すると、上部電極６０とプラズマＰＲとの間に形成される上部イオンシースＳＨＵが厚くなり、シース電圧ＶＵは、直流電圧に略等しい大きさになる。これにより、プラズマＰＲ中のイオン（＋）が上部イオンシースＳＨＵの電界で加速されて上部電極６０（電極板６２）にぶつかる際のイオン衝撃エネルギーが増し、放電によって電極板６２より放出される２次電子ｅ−が多くなる。そして、電極板６２より放出された２次電子ｅ−は、上部イオンシースＳＨＵの電界でイオンとは逆方向に加速されてプラズマＰＲを通り抜け、さらに下部イオンシースＳＨＬを横断して、サセプタ１２上のウェハＷ（ウェハ１１０）の表面に所定の高エネルギーで打ち込まれる。すなわち、ウェハＷの表面のレジスト膜１１５よりなる第１のライン部１１５ａに含まれているレジスト膜１１５に、電子が照射される。レジスト膜１１５に電子が照射されると、レジスト膜１１５中のレジストの高分子が電子のエネルギーを吸収し、組成変化や、構造変化、架橋反応等を起こす。これにより、第１のライン部１１５ａが改質される。
この際、２次電子ｅ−は、電界の内プラズマＰＲの中を等速度で通過するが、下部イオンシースＳＨＬのシース電圧ＶＬ（又は自己バイアス電圧）は低いほどよく、通常は１００Ｖ以下が望ましい。従って、サセプタ１２に印加される第２の高周波（１３．５６ＭＨｚ）のパワーを５０Ｗ以下に選定してもよく、より好ましくは０Ｗにしてもよい。
また図５に示す原理から、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値を大きくするほど、ウェハＷ（ウェハ１１０）上のレジスト膜１１５よりなる第１のライン部１１５ａに打ち込まれる電子のエネルギーを大きくすることができる。その結果、ウェハＷ（ウェハ１１０）上のレジスト膜１１５よりなる第１のライン部１１５ａにおける電子の侵入深さ、すなわち改質深さを大きくすることができる。
一般的には、電子がレジストに打ち込まれたときの電子エネルギーと電子侵入深さとの間には、図６に示すような関数（グラフ）で略比例関係にあることが理論的に知られている。この理論によれば、電子エネルギーが６００ｅＶのときの侵入深さは約３０ｎｍであり、電子エネルギーが１０００ｅＶのときの侵入深さは約５０ｎｍであり、電子エネルギーが１５００ｅＶのときの侵入深さは約１２０ｎｍである。
ただし、第１のパターン形成工程（ステップＳ１３）では、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値をあまり大きくすると、プラズマにより反射防止膜１１４をエッチングするエネルギーも大きくなりすぎてしまう。そのため、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値は、所定の絶対値ＶＡＢ以下であることが好ましい。具体的には、所定の絶対値ＶＡＢを例えば６００Ｖとすることができる。そして、負極性直流電圧ＶＤＣの絶対値を例えば６００Ｖとすることができる。
また、第１のパターン形成工程（ステップＳ１３）では、サセプタ１２に支持されているウェハＷ（ウェハ１１０）の面内における温度分布を調整してもよい。この調整によって、後述するように、ウェハＷ（ウェハ１１０）の面内における第２のライン部１１４ａのライン幅（線幅）Ｌ２の分布を制御することができる。
次に、照射工程（ステップＳ１４）を行う。照射工程（ステップＳ１４）では、レジスト膜１１５及び反射防止膜１１４よりなる第２のライン部１１４ａに電子を照射する。図４Ｂ（ｄ）は、照射工程（ステップＳ１４）におけるウェハ１１０の状態を示す。
照射工程（ステップＳ１４）でも、第１のパターン形成工程（ステップＳ１３）と同様に、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。すると、シャワーヘッド６０より吐出された処理ガスが両電極１２、６０間で高周波放電により解離・電離してプラズマが生成される。
ただし、照射工程（ステップＳ１４）は、エッチング処理を行うためではなく、第２のライン部１１４ａが形成された後、更に、第２のライン部１１４ａを改質するための工程である。従って、処理ガスとして、エッチングの効果の大きい処理ガス、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスに代え、エッチングの効果の小さい処理ガス、例えば、水素（Ｈ２）ガスと、Ａｒガス等の混合ガス等を用いることができる。
上記した処理ガスを用いることにより、照射工程（ステップＳ１４）では、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａのライン幅（線幅）Ｌ２はほとんど変化しない。
照射工程（ステップＳ１４）でも、第１のパターン形成工程（ステップＳ１３）と同様に、可変直流電源８０より直流電圧ＶＤＣを負極性の高圧で上部電極６０に印加する。直流電圧ＶＤＣを上部電極６０に印加すると、プラズマＰＲ中のイオン（＋）が上部イオンシースＳＨＵの電界で加速されて上部電極６０（電極板６２）にぶつかる際のイオン衝撃エネルギーが増し、放電によって電極板６２より放出される２次電子ｅ−が多くなる。そして、電極板６２より放出された２次電子ｅ−は、サセプタ１２上のウェハＷ（ウェハ１１０）の表面に所定の高エネルギーで打ち込まれる。すなわち、ウェハＷの表面のレジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａに含まれているレジスト膜１１５に、電子が照射される。照射工程（ステップＳ１４）でも、レジスト膜１１５に電子が照射されると、レジスト膜１１５中のレジストの高分子が電子のエネルギーを吸収して組成変化や、構造変化、架橋反応等を起こす。これにより、第２のライン部１１４ａが改質される。
また、照射工程（ステップＳ１４）では、処理ガスの種類を選択することによりプラズマによるエッチングがほとんど行われないため、上部電極６０に印加する負極性直流電圧ＶＤＣの絶対値は前述した所定の絶対値ＶＡＢよりも大きくしてもよい。具体的には、前述したように所定の絶対値ＶＡＢを例えば６００Ｖとするときに、負極性直流電圧ＶＤＣの絶対値を例えば９００Ｖとすることができる。
次に、酸化シリコン膜成膜工程（ステップＳ１５）を行う。酸化シリコン膜成膜工程（ステップＳ１５）では、第２のライン部１１４ａを等方的に被覆するように酸化シリコン膜１１６を成膜する。図４Ｂ（ｅ）は、酸化シリコン膜成膜工程（ステップＳ１５）におけるウェハ１１０の状態を示す。
なお、酸化シリコン膜１１６として、ＳｉＯ２膜、ＳｉＯ２膜とは酸素とシリコンとの組成比が異なるＳｉＯｘ膜、又はシリコンと酸素を主成分として含む他の組成の膜のいずれであってもよい。また、酸窒化シリコン膜（ＳｉＯＮ膜）を用いることもできる。
酸化シリコン膜１１６の成膜は、レジスト膜１１５及び反射防止膜１１４が第２のライン部１１４ａとして残った状態で行うが、一般的にレジスト膜１１５が高温に弱いため、低温（例えば３００℃以下程度）で行うことが好ましい。酸化シリコン膜１１６の成膜方法としては、低温で成膜できるものであればよい。本実施の形態では、低温での分子層堆積（Molecular Layer Deposition、以下ＭＬＤという）、即ち低温ＭＬＤによって行うことができる。その結果、図４Ｂ（ｅ）に示すように、ウェハ１１０の全面に酸化シリコン膜１１６が成膜され、第２のライン部１１４ａの側面にも第２のライン部１１４ａの側面を被覆するように酸化シリコン膜１１６が成膜される。このときの酸化シリコン膜１１６の厚さをＤとすると、第２のライン部１１４ａの側面を被覆する酸化シリコン膜１１６の幅もＤとなる。酸化シリコン膜１１６の厚さＤを、例えば３０ｎｍとすることができる。
ここで、低温ＭＬＤによる酸化シリコン膜成膜工程について説明する。
低温ＭＬＤにおいては、シリコンを含む原料ガスを成膜装置の処理容器内に供給し、シリコン原料をウェハ１１０上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン原料を酸化させる工程とを交互に繰り返す。
具体的には、シリコンを含む原料ガスをウェハ１１０上に吸着させる工程においては、シリコンを含む原料ガスとして、１分子内に２個のアミノ基を有するアミノシランガス、例えばビスターシャリブチルアミノシラン（以下、ＢＴＢＡＳという）を、シリコン原料ガスの供給ノズルを介して処理容器内に所定の時間供給する。これにより、ウェハ１１０上にＢＴＢＡＳを吸着させる。
次に、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程においては、酸素を含むガスとして、例えば高周波電源を備えたプラズマ生成機構によってプラズマ化されたＯ２ガスを、ガス供給ノズルを介して処理容器内に所定の時間供給する。これにより、ウェハ１１０上に吸着されたＢＴＢＡＳが酸化され、酸化シリコン膜１１６が形成される。
また、上述したシリコンを含む原料ガスをウェハ１１０上に吸着させる工程と、酸素を含むガスを処理容器内に供給し、シリコン材料を酸化させる工程とを切り換える際に、各々の工程の間に、直前の工程における残留ガスを除去するために、処理容器内を真空排気しつつ例えば窒素ガス等の不活性ガスよりなるパージガスを処理容器内に供給する工程を所定の時間行うことができる。なお、この工程は、処理容器内に残留しているガスを除去することができればよく、パージガスを供給せずに全てのガスの供給を停止した状態で真空排気を継続して行うことができる。
本実施の形態においては、酸化シリコン膜１１６を成膜するためのＳｉソースガスとして有機シリコンを含むソースガスを用いる。有機シリコンを含むＳｉソースガスの例は、アミノシラン系プリカーサである。アミノシラン系プリカーサの例は、１価または２価のアミノシラン系プリカーサである。１価または２価のアミノシラン系プリカーサの具体的な例は、例えば、ＢＴＢＡＳ（ビスターシャリブチルアミノシラン）、ＢＤＭＡＳ（ビスジメチルアミノシラン）、ＢＤＥＡＳ（ビスジエチルアミノシラン）、ＤＰＡＳ（ジプロピルアミノシラン）、ＢＡＳ（ブチルアミノシラン）、及びＤＩＰＡＳ（ジイソプロピルアミノシラン）である。
また、アミノシラン系プリカーサとしては、３価のアミノシラン系プリカーサを用いることもできる。３価のアミノシラン系プリカーサの例は、ＴＤＭＡＳ（トリジメチルアミノシラン）である。
また、有機シリコンを含むＳｉソースガスとしては、アミノシラン系プリカーサの他、エトキシシラン系プリカーサを用いることもできる。エトキシシラン系プリカーサの例は、例えば、ＴＥＯＳ（テトラエトキシシラン）である。
一方、酸素を含むガスとしては、Ｏ２ガスの他、ＮＯガス、Ｎ２Ｏガス、Ｈ２Ｏガス、Ｏ３ガスを用いることができ、これらを高周波電界によりプラズマ化して酸化剤として用いることができる。このような酸素を含むガスのプラズマを用いることにより、酸化シリコン膜の成膜を３００℃以下で行うことができる。また、酸素を含むガスのガス流量、高周波電源の電力、処理容器内の圧力を更に調整することにより、酸化シリコン膜の成膜を１００℃以下又は室温で行うことができる。
次に、エッチバック処理工程（ステップＳ１６）を行う。エッチバック処理工程（ステップＳ１６）では、酸化シリコン膜１１６を、第２のライン部１１４ａの上部から除去するとともに、第２のライン部１１４ａの側壁部１１６ａとして残存するように、酸化シリコン膜１１６をエッチバック処理する。図４Ｂ（ｆ）は、エッチバック処理工程（ステップＳ１６）におけるウェハ１１０の状態を示す。
エッチバック処理工程（ステップＳ１６）では、再びプラズマ処理装置１００内で、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、排気装置２６によりチャンバ１０内の圧力を設定値に調節する。そして、高周波電源７４よりプラズマ生成用の第１高周波（４０ＭＨｚ以上）を整合器７６及び上部給電棒７８を介して上部電極６０に印加する。すると、シャワーヘッド６０より吐出された処理ガスが両電極１２、６０間で高周波放電により解離・電離してプラズマが生成される。
エッチバック処理工程（ステップＳ１６）では、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
上記した処理ガスを用いることにより、酸化シリコン膜１１６が主としてウェハ１１０の表面に垂直な方向に沿って異方的にエッチングされる。その結果、酸化シリコン膜１１６が第２のライン部１１４ａの上部から除去されるとともに、第２のライン部１１４ａの側面を被覆する側壁部１１６ａとしてのみ残った状態となる。このとき、第２のライン部１１４ａと隣接する第２のライン部１１４ａとの間のスペース部に形成された酸化シリコン膜１１６も除去されている。そして、側壁部１１６ａによって側面を被覆された第２のライン部１１４ａを、側面被覆ライン部１１４ｂとする。
側面被覆ライン部１１４ｂのライン幅をＬ２´、スペース幅をＳ２´とすると、第２のライン部１１４ａのライン幅Ｌ２が３０ｎｍ、側壁部１１６ａの厚さＤが３０ｎｍである場合、Ｌ２´＝Ｌ２＋Ｄ×２、Ｓ２´＝Ｓ２−Ｄ×２であるため、Ｌ２´を９０ｎｍ、Ｓ２´を３０ｎｍとすることができる。
次に、第１のマスク膜エッチング工程（ステップＳ１７）を行う。第１のマスク膜エッチング工程（ステップＳ１７）では、側壁部１１６ａによって側面を被覆された第２のライン部１１４ａである側面被覆ライン部１１４ｂをマスクとして、マスク膜１１３をエッチングする。
なお、図４Ｃ（ｇ）は、第１のマスク膜エッチング工程（ステップＳ１７）と次の第２のパターン形成工程（ステップＳ１８）が終了したときのウェハ１１０の状態を示すものである。
第１のマスク膜エッチング工程（ステップＳ１７）でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、マスク膜１１３がエッチングされる。
第１のマスク膜エッチング工程（ステップＳ１７）でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
第１のマスク膜エッチング工程（ステップＳ１７）では、側面被覆ライン部１１４ｂと隣接する側面被覆ライン部１１４ｂとの間のスペース部である領域Ｒ１において、マスク膜１１３がエッチングされる。
次に、第２のパターン形成工程（ステップＳ１８）を行う。第２のパターン形成工程（ステップＳ１８）では、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａをアッシング処理する。これにより、酸化シリコン膜１１６よりなる側壁部１１６ａとして残存する第３のライン部１１６ａを含むマスクパターンを形成する。前述したように、第２のパターン形成工程（ステップＳ１８）までが終了したときのウェハ１１０の状態は、図４Ｃ（ｇ）に示される。
第２のパターン形成工程（ステップＳ１８）でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａがアッシング処理される。
第２のパターン形成工程（ステップＳ１８）では、処理ガスとして、例えば、水素（H２）ガス、窒素（Ｎ２）ガス等の混合ガス等を用いることができる。
上記した処理ガスを用いることにより、レジスト膜１１５と反射防止膜１１４とよりなる第２のライン部１１４ａがアッシング処理され、酸化シリコン膜１１６よりなり、側壁部１１６ａとして残存している第３のライン部１１６ａを含むパターンが形成される。
第３のライン部１１６ａは、マスク膜１１３をエッチングする際に、マスクとして機能する。第３のライン部１１６ａのライン幅をＬ３、スペース幅をＳ３、Ｓ３´とすると、第２のライン部１１４ａのライン幅Ｌ２が３０ｎｍ、側壁部１１６ａの厚さＤが３０ｎｍである場合、Ｌ３＝Ｄ、Ｓ３＝Ｌ２、Ｓ３´＝Ｓ２´であるため、Ｌ３を３０ｎｍ、Ｓ３及びＳ３´を３０ｎｍとすることができる。
すなわち、第３のライン部１１６ａは、ライン幅（線幅）Ｌ３及びスペース幅Ｓ３を有し、間隔Ｄ２（＝Ｌ３＋Ｓ３）で配列する。ここで、間隔Ｄ２＝Ｌ３＋Ｓ３＝６０ｎｍであり、第１のライン部１１５ａの間隔Ｄ１＝Ｌ１＋Ｓ１＝１２０ｎｍの半分になっている。また、第３のライン部１１６ａのライン幅（線幅）Ｌ３及びスペース幅Ｓ３は、それぞれ第１のライン部１１５ａのライン幅（線幅）Ｌ１及びスペース幅Ｓ１の半分になっている。すなわち、本実施の形態では、第１の間隔Ｄ１（＝１２０ｎｍ）で配列する第１のライン部１１５ａの半分の間隔である第２の間隔Ｄ２（＝６０ｎｍ）で配列する第３のライン部１１６ａを含むマスクパターンを形成することができる。
次に、第２のマスク膜エッチング工程（ステップＳ１９）を行う。第２のマスク膜エッチング工程（ステップＳ１９）では、ウェハ１１０に照射したプラズマにより、第３のライン部１１６ａを含むマスクパターンを用いて、マスク膜１１３をエッチングする。これにより、マスク膜１１３よりなる第４のライン部１１３ａを形成する。図４Ｃ（ｈ）は、第２のマスク膜エッチング工程（ステップＳ１９）におけるウェハ１１０の状態を示す。
第２のマスク膜エッチング工程（ステップＳ１９）でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、マスク膜１１３がエッチングされる。
第２のマスク膜エッチング工程（ステップＳ１９）でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
上記した処理ガスを用いることにより、酸化シリコン膜１１６よりなる第３のライン部１１６ａをマスクとして、マスク膜１１３がエッチングされる。その結果、マスク膜１１３よりなり、第３のライン部１１６ａとライン幅（線幅）の略等しい第４のライン部１１３ａが形成される。
次に、被エッチング膜エッチング工程（ステップＳ２０）を行う。被エッチング膜エッチング工程（ステップＳ２０）では、ウェハ１１０に照射したプラズマにより、被エッチング膜１１２を、マスク膜１１３よりなる第４のライン部１１３ａをマスクとしてエッチングすることによって、被エッチング膜１１２よりなる第５のライン部１１２ａを形成する。図４Ｃ（ｉ）は、被エッチング膜エッチング工程（ステップＳ２０）におけるウェハ１１０の状態を示す。
被エッチング膜エッチング工程（ステップＳ２０）でも、処理ガス供給部７２より所定の処理ガスを適当な流量でチャンバ１０内に導入し、プラズマ生成用の第１高周波（４０ＭＨｚ以上）を上部電極６０に印加すると同時に、イオン引き込み用の第２高周波（１３．５６ＭＨｚ）をサセプタ１２に印加する。供給された処理ガスは、両電極１２、６０間で高周波の放電によってプラズマ化し、このプラズマで生成されるラジカルやイオンによって、被エッチング膜１１２がエッチングされる。
被エッチング膜エッチング工程（ステップＳ２０）でも、処理ガスとして、例えば、ＣＦ４、Ｃ４Ｆ８、ＣＨＦ３、ＣＨ３Ｆ、ＣＨ２Ｆ２等のＣＦ系ガスと、Ａｒガス等の混合ガス、またはこの混合ガスに必要に応じて酸素を添加したガス等を用いることができる。
上記した処理ガスを用いることにより、マスク膜１１３よりなる第４のライン部１１３ａをマスクとして、被エッチング膜１１２がエッチングされる。その結果、被エッチング膜１１２よりなり、第３のライン部１１６ａ及び第４のライン部１１３ａとライン幅（線幅）の略等しい第５のライン部１１２ａが形成される。
また、被エッチング膜エッチング工程（ステップＳ２０）では、サセプタ１２に支持されているウェハ１１０の面内における温度分布を調整してもよい。この調整によって、後述するように、ウェハ１１０の面内における第５のライン部１１２ａのライン幅（線幅）Ｌ３の分布を制御することができる。
次に、図４Ｂ（ｆ）及び図７を参照し、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法において、シリコン酸化膜をエッチバック処理する際にレジスト膜よりなる芯材の変形を防止できる作用効果について説明する。図７は、従来のマスクパターンの形成方法及び半導体装置の製造方法において、エッチバック処理工程（ステップＳ１６）までが行われた後のウェハ１１０の状態を模式的に示す断面図である。
ＡｒＦレジスト等のレジスト膜１１５は、プラズマ耐性又はエッチング耐性が弱く、しかも超微細な寸法でパターニングされるため、プラズマエッチングを行う際に、レジスト膜１１５よりなる第２のライン部１１４ａの表面が荒れたり、第２のライン部１１４ａの側面がでこぼこになって、ＬＥＲ（Line Edge Roughness）やＬＷＲ（Line Width Roughness）等の凹凸変形や蛇行変形をきたすことが問題になっている。
このようなレジスト膜１１５よりなる第２のライン部１１４ａをＳＷＰの芯材として用いるとき、酸化シリコン膜成膜工程（ステップＳ１５）において酸化シリコン膜１１６を成膜する際に、第２のライン部１１４ａがプラズマに曝されやすい。プラズマに曝されたレジスト膜はプラズマと反応するため、第２のライン部１１４ａの表面が荒れるか、又は変形することがある。また、エッチバック処理工程（ステップＳ１６）において酸化シリコン膜１１６をエッチバック処理する際に、第２のライン部１１４ａの上部の酸化シリコン膜１１６が除去されることによって、第２のライン部１１４ａがプラズマに曝されるため、第２のライン部１１４ａの表面が荒れるか、又は変形することがある。
例えば、図７（ａ）に示すように、酸化シリコン膜成膜工程（ステップＳ１５）又はエッチバック処理工程（ステップＳ１６）において、第２のライン部１１４ａのライン幅（線幅）がプラズマと反応してＬ２ｓ（＜Ｌ２）と小さくなることがある。このとき、側壁部１１６ａよりなる第３のライン部１１６ａが、交互に異なるスペース幅で配列することになり、第３のライン部１１６ａを形状良く形成することができない。
また、例えば、図７（ｂ）に示すように、酸化シリコン膜成膜工程（ステップＳ１５）又はエッチバック処理工程（ステップＳ１６）において、第２のライン部１１４ａの上端側の線幅Ｌ２ｔが、根元側の線幅Ｌ２ｂよりも小さくなることがある。これは、第２のライン部１１４ａの上端側ほどプラズマに曝されやすいためである。このようなとき、側壁部１１６ａがウェハ１１０の表面に垂直に形成することができず、交互に逆方向に傾斜することになり、第３のライン部１１６ａを形状良く形成することができない。
更に、例えば、図７（ｃ）に示すように、酸化シリコン膜成膜工程（ステップＳ１５）又はエッチバック処理工程（ステップＳ１６）において、第２のライン部１１４ａの側面がでこぼこになり、側壁部１１６ａの側壁もでこぼこになることがある。このようなとき、側壁部１１６ａよりなる第３のライン部１１６ａの前述したＬＥＲやＬＷＲ等の表面粗さが増大し、第３のライン部１１６ａを形状良く形成することができない。
そして、側壁部１１６ａが変形すると、側壁部１１６ａをマスクとして下層のマスク層１１３や被エッチング膜１１２を順次エッチングする際に、その変形した形状が転写される。そのため、被エッチング膜１１２をエッチングして第５のライン部１１２ａを形成するときに、形成される第５のライン部１１２ａの形状を精度良くすることができない。
本実施の形態によれば、酸化シリコン膜１１６を成膜する前に、レジスト膜１１５よりなる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質しておく。その結果、プラズマに対する耐性が向上するため、酸化シリコン膜１１６を成膜した後、酸化シリコン膜１１６を側壁部１１６ａのみが残存するようにエッチバック処理する際に、芯材である第２のライン部１１４ａの変形を防止することができる。また、第２のライン部１１４ａの変形が防止されるため、第２のライン部１１４ａをマスクとして下層の膜をエッチングする際に、エッチングによって形成される形状を精度良くすることができる。また、エッチングによって形成されるパターンが倒れることを防止することができる。
なお、本実施の形態では、第１のパターン形成工程（ステップＳ１３）及び照射工程（ステップＳ１４）のいずれにおいても、ウェハ１１０に電子を照射し、第２のライン部１１４ａを改質する例について説明した。しかし、酸化シリコン膜成膜工程（ステップＳ１５）を行うまでに、ウェハ１１０に電子を照射し、第２のライン部１１４ａが改質されればよい。従って、第１のパターン形成工程（ステップＳ１３）では電子を照射せず、照射工程（ステップＳ１４）においてのみ電子を照射するようにしてもよい。照射工程（ステップＳ１４）においてのみ電子を照射するようにした例を、図８に示す。図８は、本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法の別の例について、各工程の手順を説明するためのフローチャートである。
図８においては、図３における第１のパターン形成工程（ステップＳ１３）に代え、第１のパターン形成工程（ステップＳ１３´）を行う。第１のパターン形成工程（ステップＳ１３´）では、電子を照射せず、反射防止膜１１４をエッチングすることによって、第２のライン１１４ａを含むパターンを形成する。また、第１のパターン形成工程（ステップＳ１３´）以外の各工程は、図３における各工程と同様である。
ここで、実施例１、実施例２を実施し、比較例１と比較することによって、側壁部１１６ａで側面を被覆された第２のライン部１１４ａの形状の評価を行った。その評価結果について、表１を参照しながら、説明する。
（実施例１）
実施例１として、図３におけるステップＳ１１からステップＳ１８の各工程を行った。実施例１におけるステップＳ１３、ステップＳ１４、ステップＳ１６からステップＳ１８の各工程の条件を以下に示す。
（Ａ）第１のパターン形成工程（ステップＳ１３）
成膜装置内圧力 ：８００ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：２００／０Ｗ
上部電極の電位 ：−６００Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：ＣＦ４／Ｏ２／Ａｒ＝１５０／５０／１０００ｓｃｃｍ
処理時間 ：３０秒
（Ｂ）照射工程（ステップＳ１４）
成膜装置内圧力 ：１００ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／０Ｗ
上部電極の電位 ：−９００Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：Ｈ２／Ａｒ＝４５０／４５０ｓｃｃｍ
処理時間 ：１０秒
（Ｃ）エッチバック処理工程（ステップＳ１６）
成膜装置内圧力 ：３０ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／１００Ｗ
上部電極の電位 ：３００Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：Ｃ４Ｆ６／Ａｒ／Ｏ２＝１５／４５０／２２．５ｓｃｃｍ
処理時間 ：２５秒
（Ｄ）第１のマスク膜エッチング工程（ステップＳ１７）
成膜装置内圧力 ：３０ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：４００／０Ｗ
上部電極の電位 ：０Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：ＣＦ４／ＣＨＦ３／Ｏ２＝１２５／１２５／２０ｓｃｃｍ
処理時間 ：１２秒
（Ｅ）第２のパターン形成工程（ステップＳ１８）
成膜装置内圧力 ：１００ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：５００／０Ｗ
上部電極の電位 ：０Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：Ｈ２／Ｎ２＝３００／９００ｓｃｃｍ
処理時間 ：６０秒
（実施例２）
実施例２として、図８におけるステップＳ１１からステップＳ１８の各工程を行った。実施例２におけるステップＳ１４、ステップＳ１６からステップＳ１８の各工程の条件は、実施例１と同様である。また、実施例２におけるステップＳ１３´の条件を以下に示す。
（Ｆ）第１のパターン形成工程（ステップＳ１３´）
成膜装置内圧力 ：８００ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：２００／０Ｗ
上部電極の電位 ：０Ｖ
ウェハ温度 ：中心側／外周側＝３０／３０℃
処理ガスの流量 ：ＣＦ４／Ｏ２／Ａｒ＝１５０／２０／１０００ｓｃｃｍ
処理時間 ：５５秒
（比較例１）
比較例１として、図８におけるステップＳ１４を省略し、ステップＳ１１、ステップＳ１２、ステップＳ１３´、ステップＳ１５からステップＳ１８の各工程を行った。比較例１におけるステップＳ１６からステップＳ１８の各工程の条件は、実施例１と同様である。また、比較例１におけるステップＳ１３´の条件は、実施例２と同様である。
表１は、実施例１、実施例２及び比較例１において、エッチバック処理工程（ステップＳ１６）まで行われた後の、側壁部１１６ａで側面が被覆された第２のライン部１１４ａのライン幅（線幅）Ｌ２を示す。
Figure 0004733214
 表１に示すように、比較例１ではＬ２＝２５．６ｎｍであるが、実施例２ではＬ２＝２８．３ｎｍとなり、実施例２では比較例１に比べ、第２のライン部１１４ａのライン幅（線幅）Ｌ２が大きくなった。従って、照射工程（ステップＳ１４）において電子を照射することによって、酸化シリコン膜成膜工程（ステップＳ１５）及びエッチバック処理工程（ステップＳ１６）において第２のライン部１１４ａが変形することを防止できる。
また、表１に示すように、比較例１ではＬ２＝２５．６ｎｍであり、実施例２ではＬ２＝２８．３ｎｍであるが、実施例１ではＬ２＝３３．３ｎｍとなり、実施例１では、比較例１に比べ、実施例２よりも更に第２のライン部１１４ａのライン幅（線幅）Ｌ２が大きくなった。従って、照射工程（ステップＳ１４）において電子を照射するとともに、第１のパターン形成工程（ステップＳ１３）においても電子を照射することによって、酸化シリコン膜成膜工程（ステップＳ１５）及びエッチバック処理工程（ステップＳ１６）において第２のライン部１１４ａが変形することを更に防止できる。
次に、表２を参照し、第１のパターン形成工程（ステップＳ１３）で、サセプタ１２に支持されているウェハ１１０の面内における温度分布を調整することによって、ウェハ１１０の面内における第２のライン部１１４ａのライン幅（線幅）Ｌ２の分布を均一にすることができる作用効果について説明する。
以下では、上記した（Ａ）の条件において、ウェハ１１０の中心側の温度ＴＩを一定（３０℃）にしたまま、外周側の温度ＴＯを変えることによって、ウェハ１１０の温度分布を調整し、ウェハ１１０の面内における線幅ＣＤのばらつきを求めた。その他の条件は、上記した（Ａ）の条件と同様である。
表２は、ウェハ１１０の外周側の温度ＴＯが２０℃、３０℃、４０℃のときの、ウェハ１１０の最外周におけるＣＤシフト量を、外周側の温度ＴＯが３０℃のときを基準として示す。
なお、ウェハ１１０のサイズを、３００ｍｍφとした。また、ＣＤシフト量とは、トリミング処理（第１のパターン形成工程（ステップＳ１３））前の第１のライン部１１５ａのライン幅（線幅）Ｌ１と、トリミング処理（第１のパターン形成工程（ステップＳ１３））後の第２のライン部１１４ａのライン幅（線幅）Ｌ２との差を意味する。
Figure 0004733214
 表２に示すように、外周側の温度ＴＯが中心側の温度ＴＩよりも１０℃低い２０℃であるときは、ウェハ１１０の最外周におけるＣＤシフト量は、外周側の温度ＴＯが３０℃であるときに比べ、３ｎｍ小さい。また、外周側の温度ＴＯが中心側の温度ＴＩよりも１０℃高い４０℃であるときは、ウェハ１１０の最外周におけるＣＤシフト量は、外周側の温度ＴＯが３０℃であるときに比べ、２ｎｍ大きい。従って、中心側の温度ＴＩと外周側の温度ＴＯを独立に調整することによって、トリミング処理（第１のパターン形成工程（ステップＳ１３））後の第２のライン幅１１４ａのライン幅（線幅）Ｌ２を、ウェハ１１０の中心側と外周側とにおいて、独立に制御することができる。
従って、第１のパターン形成工程（ステップＳ１３）で、サセプタ１２に支持されているウェハ１１０の面内における温度分布を調整することによって、ウェハ１１０の面内における第２のライン部１１４ａのライン幅（線幅）Ｌ２の分布を均一にすることができる。
次に、図９及び表３を参照し、被エッチング膜エッチング工程（ステップＳ２０）で、ウェハ１１０の面内における温度分布を調整することによって、ウェハ１１０の面内における被エッチング膜１１２よりなる第５のライン部１１２ａのライン幅（線幅）Ｌ３の分布を、密部Ａ１及び疎部Ａ２のいずれにおいても均一にすることができる作用効果について説明する。図９は、密部Ａ１及び疎部Ａ２が設けられたウェハ１１０の状態を模式的に示す断面図である。
第２のパターン形成工程（ステップＳ１８）まで行って、比較的小さい間隔Ｄ２１（Ｓ３＋Ｌ３）で第３のライン部１１６ａが配列している領域（以下「密部」という。）を設けるまでの間に、比較的大きい（間隔Ｄ２１より大きい）間隔Ｄ２２で第３のライン部１１６ｂが配列している領域（以下「疎部」という。）Ａ２を設ける。第３のライン部１１６ｂを形成するには、酸化シリコン膜１１６を成膜した後、領域Ａ１を設ける部分を別途レジスト膜等で保護し、領域Ａ２を設ける部分に別のレジスト膜よりなる第３のライン部１１６ｂを含むパターンを形成する。そして、形成された第３のライン部１１６ａ、１１６ｂを含むマスクパターンを用いて第２のマスク膜エッチング工程（ステップＳ１９）及び被エッチング膜エッチング工程（ステップＳ２０）を行うことによって、第５のライン部１１２ａ、１１２ｂを形成する。図９の左側には、比較的小さい間隔Ｄ２１（Ｓ３＋Ｌ３）で第５のライン部１１２ａが配列している領域Ａ１が設けられており、図９の右側には、比較的大きい（間隔Ｄ２１より大きい）間隔Ｄ２２で第５のライン部１１２ｂが配列している領域Ａ２が設けられている。
以下では、実施例１に示した（Ａ）から（Ｅ）に示す条件で図３におけるステップＳ１１からステップＳ１８の各工程を行って密部Ａ１を設けるとともに、別途疎部Ａ２を設けた。その後、（Ｄ）に示すステップＳ１７と同様の条件でステップＳ１９を行い、更に下記（Ｇ）に示す条件でステップＳ２０を行った。このとき、ステップＳ２０において、ウェハ１１０の中心側の温度ＴＩを一定（５０℃）にしたまま、外周側の温度ＴＯを変えることによって、ウェハ１１０の面内における温度分布を調整した。そして、密部Ａ１及び疎部Ａ２のそれぞれにおける第５のライン部１１２ａ及び１１２ｂのライン幅（線幅）を求めた。その他の条件は、下記（Ｇ）の条件と同様である。また、被エッチング膜１１２としてポリシリコン膜を用いた。
（Ｇ）被エッチング膜エッチング工程（ステップＳ２０）
成膜装置内圧力 ：２５ｍＴｏｒｒ
高周波電源パワー（４０ＭＨｚ／１３ＭＨｚ）：１５００／１５００Ｗ
上部電極の電位 ：３００Ｖ
ウェハ温度 ：中心側＝５０℃
処理ガスの流量 ：Ｃ４Ｆ８／Ａｒ／Ｏ２＝５０／７００／３７ｓｃｃｍ
処理時間 ：４０秒
表３は、ウェハ１１０の外周側の温度ＴＯが４０℃、５０℃、６０℃のときの、ウェハ１１０の中心側及び外周側における、それぞれ密部Ａ１、疎部Ａ２の第５のライン部１１２ａ、１１２ｂのライン幅（線幅）を示す。表３において、ウェハ１１０の中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅（線幅）を、それぞれＬＩ３１及びＬＯ３１とする。また、ウェハ１１０の中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅（線幅）を、それぞれＬＩ３２及びＬＯ３２とする。
Figure 0004733214
 表３に示すように、外周側の温度ＴＯを４０℃から６０℃の間で調整するとき、ウェハ１１０の中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅（線幅）の差ＬＩ３１−ＬＯ３１を、−１．０ｎｍから０．６ｎｍまで自在に変化させることができる。従って、ＬＩ３１−ＬＯ３１を０にすることも可能であるため、ウェハ１１０の中心側及び外周側における密部Ａ１の第５のライン部１１２ａのライン幅（線幅）の分布を均一にすることができる。
また、外周側の温度ＴＯを４０℃から６０℃の間で調整するとき、ウェハ１１０の中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅（線幅）の差ＬＩ３２−ＬＯ３２を、−１１ｎｍから７ｎｍまで自在に変化させることができる。従って、ＬＩ３２−ＬＯ３２を０にすることも可能であるため、ウェハ１１０の中心側及び外周側における疎部Ａ２の第５のライン部１１２ｂのライン幅（線幅）の分布も均一にすることができる。
表３に示すように、ウェハ１１０の外周側の温度ＴＯを変化させたとき、疎部Ａ２のライン幅（線幅）のウェハ１１０の中心側と外周側とにおける差は、密部Ａ１のライン幅（線幅）のウェハ１１０の中心側と外周側とにおける差よりも大きく変化する。これは、疎部Ａ２における第５のライン部１１２ｂは、密部Ａ１における第５のライン部１１２ａよりもプラズマと接触して反応しやすいためと考えられる。第５のライン部１１２ａ、１１２ｂがプラズマと反応するときの反応速度、及び反応して生成する反応生成物が第５のライン部１１２ａ、１１２ｂに再付着する付着係数は、温度に依存する。そのため、ウェハ１１０の温度を変化させたときに、疎部Ａ２における第５のライン部１１２ｂのライン幅（線幅）は、密部Ａ１における第５のライン部１１２ａのライン幅（線幅）よりも大きく変化する。
従って、ウェハ１１０の温度分布を調整することによって、密部Ａ１よりも疎部Ａ２において、ライン幅（線幅）を大きく変化させることができる。そして、表３に示すように、中心側の密部Ａ１におけるライン幅（線幅）ＬＩ３１と外周側の密部Ａ１におけるライン幅（線幅）ＬＯ３１とを略等しくするとともに、中心側の疎部Ａ２におけるライン幅（線幅）ＬＩ３２と外周側の疎部Ａ２におけるライン幅（線幅）ＬＯ３２とを略等しくすることができる。
以上、本実施の形態によれば、微細なマスクパターンをＳＷＰの手法により形成するときに、側壁部１１６ａとなる酸化シリコン膜１１６を成膜する前に、側壁部１１６ａの芯材となる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質する。これにより、酸化シリコン膜１１６を成膜する際、及びその酸化シリコン膜１１６をエッチバック処理する際に、レジスト膜１１５よりなる芯材である第２のライン部１１４ａの変形を防止できる。
また、本実施の形態によれば、第１のパターン形成工程（ステップＳ１３）及び被エッチング膜エッチング工程（ステップＳ２０）のいずれかにおいて、ウェハ１１０の面内における温度分布を調整する。これにより、ウェハ１１０の中心側と外周側とにおける、それぞれ第２のライン部１１４ａ及び第５のライン部１１２ａの線幅の分布を均一にすることができる。
なお、本実施の形態では、第１のパターン形成工程（ステップＳ１３）において、反射防止膜１１４をエッチングするとともに、第１のライン部１１５ａをトリミング処理する例について説明した。しかし、第１のパターン形成工程（ステップＳ１３）において、第１のライン部１１５ａをトリミング処理しない場合、すなわち、第２のライン部１１４ａのライン幅（線幅）Ｌ２が第１のライン部１１５ａのライン幅（線幅）Ｌ１と略等しい場合にも、本実施の形態は適用可能である。そして、トリミング処理する場合と同様の作用効果を奏する。
また、本実施の形態では、第１のパターン形成工程（ステップＳ１３）及び照射工程（ステップＳ１４）で、又は照射工程（ステップＳ１４）のみで、電子を照射する例について説明した。しかし、酸化シリコン膜成膜工程（ステップＳ１５）を行う前に電子を照射すればよい。従って、フォトリソグラフィ工程（ステップＳ１２）の後、第１のパターン形成工程（ステップＳ１３）の前に電子を照射してもよい。
（第２の実施の形態）
次に、図１０を参照し、本発明の第２の実施の形態に係るマスクパターンの形成方法について説明する。
本実施の形態は、第１のパターン形成工程（ステップＳ１３）及び被エッチング膜エッチング工程（ステップＳ２０）のいずれにおいてもウェハＷ（ウェハ１１０）の面内における温度分布を調整しない点で、第１の実施の形態と相違する。
図１０は、本実施の形態に係るプラズマ処理装置１００ａの構成を示す概略断面図である。ただし、図１０において、図１を用いて説明した部分と同一の部分には、同一の符号を付し、説明を省略する。
図１０に示すように、本実施の形態に係るプラズマ処理装置１００ａは、サセプタ１２に、温度分布調整部が設けられていない点で、第１の実施の形態において図１を用いて説明したプラズマ処理装置１００と相違する。温度分布調整部が設けられていない点以外は、図１を用いて説明したプラズマ処理装置１００と同様である。
本実施の形態では、温度分布調整部が設けられておらず、サセプタ１２の内部には、例えば円周方向に延びる環状の冷媒流路４８が設けられているだけである。冷媒流路４８には、図示しないチラーユニットより配管５０、５２を介して所定温度の冷媒、例えば冷却水が循環供給される。冷媒の温度によって静電チャック４０上のウェハＷの温度を制御できる。
また、第１の実施の形態と同様に、更に、ウェハＷの温度の精度を一層高めるために、図示しない伝熱ガス供給部からの伝熱ガス、例えばＨｅガスが、ガス供給管５４及びサセプタ１２内部のガス通路５６を介して静電チャック４０とウェハＷの間に供給される。
本実施の形態に係るマスクパターンの形成方法及び半導体装置の製造方法も、図３及び図８を用いて説明した、第１の実施の形態に係る方法と同様にすることができる。ただし、本実施の形態では、温度分布調整部を有していないプラズマ処理装置１００ａを用いて行うため、第１のパターン形成工程（ステップＳ１３）及び被エッチング膜エッチング工程（ステップＳ２０）のいずれにおいても、ウェハＷの面内における温度分布を調整しない。
本実施の形態でも、微細なマスクパターンをＳＷＰの手法により形成するときに、側壁部１１６ａとなる酸化シリコン膜１１６を成膜する前に、側壁部１１６ａの芯材となる第２のライン部１１４ａに電子を照射することによって、第２のライン部１１４ａを改質する。これにより、酸化シリコン膜１１６を成膜する際、及びその酸化シリコン膜１１６をエッチバック処理する際に、レジスト膜１１５よりなる芯材である第２のライン部１１４ａの変形を防止できる。
本実施の形態も、第１のパターン形成工程（ステップＳ１３）において、第１のライン部１１５ａをトリミング処理しない場合に適用可能であり、トリミング処理する場合と同様の作用効果を奏する。また、本実施の形態でも、フォトリソグラフィ工程（ステップＳ１２）の後、第１のパターン形成工程（ステップＳ１３）の前に電子を照射してもよい。
以上、本発明の好ましい実施の形態について記述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１１０ ウェハ
１１２ 被エッチング膜
１１３ マスク膜
１１４ 反射防止膜
１１４ａ 第２のライン部
１１５ レジスト膜
１１５ａ 第１のライン部
１１６ 酸化シリコン膜
１１６ａ 第３のライン部（側壁部）

Claims (7)

  1. 基板上に反射防止膜を介して形成されたレジスト膜よりなる第１のライン部をマスクとして前記反射防止膜をエッチングすることによって、前記レジスト膜と前記反射防止膜とよりなる第２のライン部を含むパターンを形成する第１のパターン形成工程と、
    前記レジスト膜に電子を照射する照射工程と、
    前記第１のパターン形成工程及び前記照射工程の後、前記第２のライン部を等方的に被覆するように酸化シリコン膜を成膜する酸化シリコン膜成膜工程と、
    前記酸化シリコン膜を、前記第２のライン部の上部から除去するとともに、前記第２のライン部の側壁部として残存するように、前記酸化シリコン膜をエッチバック処理するエッチバック処理工程と、
    前記エッチバック処理工程の後、前記第２のライン部をアッシング処理することによって、前記酸化シリコン膜よりなり、前記側壁部として残存する第３のライン部を含むマスクパターンを形成する第２のパターン形成工程と
    を有する、マスクパターンの形成方法。
  2. 前記照射工程は、前記第１のパターン形成工程の後、前記第２のライン部に含まれている前記レジスト膜に電子を照射するものである、請求項１に記載のマスクパターンの形成方法。
  3. 前記第１のパターン形成工程は、前記第１のライン部に電子を照射しながら、前記反射防止膜をエッチングするものである、請求項１又は請求項２に記載のマスクパターンの形成方法。
  4. 前記第１のパターン形成工程は、前記第１のライン部をマスクとして前記反射防止膜をエッチングするとともに、前記第１のライン部をトリミングすることによって、前記第１のライン部の線幅よりも小さな線幅を有し、前記レジスト膜と前記反射防止膜とよりなる前記第２のライン部を含むパターンを形成するものである、請求項１から請求項３のいずれかに記載のマスクパターンの形成方法。
  5. 前記第１のパターン形成工程は、前記基板の面内における温度分布を調整することによって、前記基板の面内における前記第２のライン部の線幅の分布を制御するものである、請求項１から請求項４のいずれかに記載のマスクパターンの形成方法。
  6. 基板上に、被エッチング膜、マスク膜、前記反射防止膜及び前記レジスト膜を積層する積層工程と、
    フォトリソグラフィ技術を用いて、前記レジスト膜よりなる前記第１のライン部を形成するフォトリソグラフィ工程と、
    請求項１から請求項５のいずれかに記載のマスクパターンの形成方法により、前記マスクパターンを形成するマスクパターン形成工程と、
    形成された前記マスクパターンを用いて前記マスク膜をエッチングすることによって、前記マスク膜よりなる第４のライン部を形成するマスク膜エッチング工程と、
    形成された前記第４のライン部をマスクとして前記被エッチング膜をエッチングすることによって、前記被エッチング膜よりなる第５のライン部を形成する被エッチング膜エッチング工程と
    を有する、半導体装置の製造方法。
  7. 前記被エッチング膜エッチング工程は、前記基板の面内における温度分布を調整することによって、前記基板の面内における前記第５のライン部の線幅の分布を制御するものである、請求項６に記載の半導体装置の製造方法。
JP2010085956A 2010-04-02 2010-04-02 マスクパターンの形成方法及び半導体装置の製造方法 Active JP4733214B1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2010085956A JP4733214B1 (ja) 2010-04-02 2010-04-02 マスクパターンの形成方法及び半導体装置の製造方法
US13/638,662 US20130023120A1 (en) 2010-04-02 2011-03-28 Method of forming mask pattern and method of manufacturing semiconductor device
PCT/JP2011/057618 WO2011125605A1 (ja) 2010-04-02 2011-03-28 マスクパターンの形成方法及び半導体装置の製造方法
CN201180018012.1A CN102822943B (zh) 2010-04-02 2011-03-28 掩模图案的形成方法以及半导体装置的制造方法
KR1020127028853A KR101427505B1 (ko) 2010-04-02 2011-03-28 마스크 패턴의 형성 방법 및 반도체 장치의 제조 방법
TW100111020A TWI450317B (zh) 2010-04-02 2011-03-30 光罩圖案之形成方法及半導體裝置之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010085956A JP4733214B1 (ja) 2010-04-02 2010-04-02 マスクパターンの形成方法及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP4733214B1 true JP4733214B1 (ja) 2011-07-27
JP2011216817A JP2011216817A (ja) 2011-10-27

Family

ID=44461724

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010085956A Active JP4733214B1 (ja) 2010-04-02 2010-04-02 マスクパターンの形成方法及び半導体装置の製造方法

Country Status (6)

Country Link
US (1) US20130023120A1 (ja)
JP (1) JP4733214B1 (ja)
KR (1) KR101427505B1 (ja)
CN (1) CN102822943B (ja)
TW (1) TWI450317B (ja)
WO (1) WO2011125605A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013047464A1 (ja) * 2011-09-28 2013-04-04 東京エレクトロン株式会社 エッチング方法及び装置

Families Citing this family (265)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9394608B2 (en) 2009-04-06 2016-07-19 Asm America, Inc. Semiconductor processing reactor and components thereof
US8802201B2 (en) 2009-08-14 2014-08-12 Asm America, Inc. Systems and methods for thin-film deposition of metal oxides using excited nitrogen-oxygen species
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9312155B2 (en) 2011-06-06 2016-04-12 Asm Japan K.K. High-throughput semiconductor-processing apparatus equipped with multiple dual-chamber modules
US10854498B2 (en) 2011-07-15 2020-12-01 Asm Ip Holding B.V. Wafer-supporting device and method for producing same
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US9017481B1 (en) 2011-10-28 2015-04-28 Asm America, Inc. Process feed management for semiconductor substrate processing
JP5905735B2 (ja) * 2012-02-21 2016-04-20 東京エレクトロン株式会社 基板処理装置、基板処理方法及び基板温度の設定可能帯域の変更方法
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
WO2014103615A1 (ja) * 2012-12-28 2014-07-03 大日本印刷株式会社 ナノインプリントモールドの製造方法
US8828839B2 (en) * 2013-01-29 2014-09-09 GlobalFoundries, Inc. Methods for fabricating electrically-isolated finFET semiconductor devices
CN104425223B (zh) * 2013-08-28 2017-11-03 中芯国际集成电路制造(上海)有限公司 图形化方法
US10683571B2 (en) 2014-02-25 2020-06-16 Asm Ip Holding B.V. Gas supply manifold and method of supplying gases to chamber using same
US10167557B2 (en) 2014-03-18 2019-01-01 Asm Ip Holding B.V. Gas distribution system, reactor including the system, and methods of using the same
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US9890456B2 (en) 2014-08-21 2018-02-13 Asm Ip Holding B.V. Method and system for in situ formation of gas-phase compounds
JP6366454B2 (ja) * 2014-10-07 2018-08-01 東京エレクトロン株式会社 被処理体を処理する方法
JP6382055B2 (ja) * 2014-10-07 2018-08-29 東京エレクトロン株式会社 被処理体を処理する方法
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
CN105826197A (zh) * 2015-01-08 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
JP6462477B2 (ja) * 2015-04-27 2019-01-30 東京エレクトロン株式会社 被処理体を処理する方法
US9589964B1 (en) 2015-06-24 2017-03-07 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US10600673B2 (en) 2015-07-07 2020-03-24 Asm Ip Holding B.V. Magnetic susceptor to baseplate seal
JP6537473B2 (ja) * 2015-10-06 2019-07-03 東京エレクトロン株式会社 被処理体を処理する方法
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10157742B2 (en) * 2015-12-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for mandrel and spacer patterning
JP6236481B2 (ja) * 2016-02-17 2017-11-22 東京エレクトロン株式会社 パターン形成方法
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
JP6770848B2 (ja) * 2016-03-29 2020-10-21 東京エレクトロン株式会社 被処理体を処理する方法
US10865475B2 (en) 2016-04-21 2020-12-15 Asm Ip Holding B.V. Deposition of metal borides and silicides
US10190213B2 (en) 2016-04-21 2019-01-29 Asm Ip Holding B.V. Deposition of metal borides
US10032628B2 (en) 2016-05-02 2018-07-24 Asm Ip Holding B.V. Source/drain performance through conformal solid state doping
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US10714385B2 (en) 2016-07-19 2020-07-14 Asm Ip Holding B.V. Selective deposition of tungsten
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
JP6757624B2 (ja) * 2016-08-12 2020-09-23 東京エレクトロン株式会社 被処理体を処理する方法
US10643826B2 (en) 2016-10-26 2020-05-05 Asm Ip Holdings B.V. Methods for thermally calibrating reaction chambers
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10229833B2 (en) 2016-11-01 2019-03-12 Asm Ip Holding B.V. Methods for forming a transition metal nitride film on a substrate by atomic layer deposition and related semiconductor device structures
US10643904B2 (en) 2016-11-01 2020-05-05 Asm Ip Holdings B.V. Methods for forming a semiconductor device and related semiconductor device structures
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
JP6804280B2 (ja) * 2016-12-07 2020-12-23 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
KR20180070971A (ko) 2016-12-19 2018-06-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US10867788B2 (en) 2016-12-28 2020-12-15 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10655221B2 (en) 2017-02-09 2020-05-19 Asm Ip Holding B.V. Method for depositing oxide film by thermal ALD and PEALD
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
KR102457289B1 (ko) 2017-04-25 2022-10-21 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10892156B2 (en) 2017-05-08 2021-01-12 Asm Ip Holding B.V. Methods for forming a silicon nitride film on a substrate and related semiconductor device structures
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
US10685834B2 (en) 2017-07-05 2020-06-16 Asm Ip Holdings B.V. Methods for forming a silicon germanium tin layer and related semiconductor device structures
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US10249524B2 (en) 2017-08-09 2019-04-02 Asm Ip Holding B.V. Cassette holder assembly for a substrate cassette and holding member for use in such assembly
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
USD900036S1 (en) 2017-08-24 2020-10-27 Asm Ip Holding B.V. Heater electrical connector and adapter
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102630301B1 (ko) 2017-09-21 2024-01-29 에이에스엠 아이피 홀딩 비.브이. 침투성 재료의 순차 침투 합성 방법 처리 및 이를 이용하여 형성된 구조물 및 장치
US10844484B2 (en) 2017-09-22 2020-11-24 Asm Ip Holding B.V. Apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10319588B2 (en) 2017-10-10 2019-06-11 Asm Ip Holding B.V. Method for depositing a metal chalcogenide on a substrate by cyclical deposition
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US10910262B2 (en) 2017-11-16 2021-02-02 Asm Ip Holding B.V. Method of selectively depositing a capping layer structure on a semiconductor device structure
KR102443047B1 (ko) 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
KR102633318B1 (ko) 2017-11-27 2024-02-05 에이에스엠 아이피 홀딩 비.브이. 청정 소형 구역을 포함한 장치
WO2019103613A1 (en) 2017-11-27 2019-05-31 Asm Ip Holding B.V. A storage device for storing wafer cassettes for use with a batch furnace
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TW202325889A (zh) 2018-01-19 2023-07-01 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
USD903477S1 (en) 2018-01-24 2020-12-01 Asm Ip Holdings B.V. Metal clamp
US11018047B2 (en) 2018-01-25 2021-05-25 Asm Ip Holding B.V. Hybrid lift pin
JP7011947B2 (ja) * 2018-01-29 2022-02-10 東京エレクトロン株式会社 アッシング装置、アッシング方法及びコンピュータ読み取り可能な記録媒体
USD880437S1 (en) 2018-02-01 2020-04-07 Asm Ip Holding B.V. Gas supply plate for semiconductor manufacturing apparatus
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
WO2019158960A1 (en) 2018-02-14 2019-08-22 Asm Ip Holding B.V. A method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10658181B2 (en) 2018-02-20 2020-05-19 Asm Ip Holding B.V. Method of spacer-defined direct patterning in semiconductor fabrication
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
KR102501472B1 (ko) 2018-03-30 2023-02-20 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
KR20190128558A (ko) 2018-05-08 2019-11-18 에이에스엠 아이피 홀딩 비.브이. 기판 상에 산화물 막을 주기적 증착 공정에 의해 증착하기 위한 방법 및 관련 소자 구조
TWI816783B (zh) 2018-05-11 2023-10-01 荷蘭商Ａｓｍ 智慧財產控股公司 用於基板上形成摻雜金屬碳化物薄膜之方法及相關半導體元件結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
TW202013553A (zh) 2018-06-04 2020-04-01 荷蘭商Ａｓｍ 智慧財產控股公司 水氣降低的晶圓處置腔室
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
TWI819010B (zh) 2018-06-27 2023-10-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
JP2021529880A (ja) 2018-06-27 2021-11-04 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
KR20200002519A (ko) 2018-06-29 2020-01-08 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법 및 반도체 장치의 제조 방법
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10767789B2 (en) 2018-07-16 2020-09-08 Asm Ip Holding B.V. Diaphragm valves, valve components, and methods for forming valve components
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US10883175B2 (en) 2018-08-09 2021-01-05 Asm Ip Holding B.V. Vertical furnace for processing substrates and a liner for use therein
US10829852B2 (en) 2018-08-16 2020-11-10 Asm Ip Holding B.V. Gas distribution device for a wafer processing apparatus
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
KR20200030162A (ko) 2018-09-11 2020-03-20 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
CN110970344A (zh) 2018-10-01 2020-04-07 Asm Ip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
US10847365B2 (en) 2018-10-11 2020-11-24 Asm Ip Holding B.V. Method of forming conformal silicon carbide film by cyclic CVD
US10811256B2 (en) * 2018-10-16 2020-10-20 Asm Ip Holding B.V. Method for etching a carbon-containing feature
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP2020096183A (ja) 2018-12-14 2020-06-18 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
CN111524855B (zh) * 2019-02-02 2023-05-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
JP2020136677A (ja) 2019-02-20 2020-08-31 エーエスエム・アイピー・ホールディング・ベー・フェー 基材表面内に形成された凹部を充填するための周期的堆積方法および装置
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TW202100794A (zh) 2019-02-22 2021-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
US11742198B2 (en) 2019-03-08 2023-08-29 Asm Ip Holding B.V. Structure including SiOCN layer and method of forming same
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP2021015791A (ja) 2019-07-09 2021-02-12 エーエスエム アイピー ホールディング ビー．ブイ． 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
JP2021019198A (ja) 2019-07-19 2021-02-15 エーエスエム・アイピー・ホールディング・ベー・フェー トポロジー制御されたアモルファスカーボンポリマー膜の形成方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TW202129060A (zh) 2019-10-08 2021-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 基板處理裝置、及基板處理方法
KR20210043460A (ko) 2019-10-10 2021-04-21 에이에스엠 아이피 홀딩 비.브이. 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체
KR20210045930A (ko) 2019-10-16 2021-04-27 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물의 토폴로지-선택적 막의 형성 방법
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP2021090042A (ja) 2019-12-02 2021-06-10 エーエスエム アイピー ホールディング ビー．ブイ． 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN112992667A (zh) 2019-12-17 2021-06-18 Asm Ip私人控股有限公司 形成氮化钒层的方法和包括氮化钒层的结构
US11527403B2 (en) 2019-12-19 2022-12-13 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
KR20210095050A (ko) 2020-01-20 2021-07-30 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
CN113555279A (zh) 2020-04-24 2021-10-26 Asm Ip私人控股有限公司 形成含氮化钒的层的方法及包含其的结构
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202147383A (zh) 2020-05-19 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202219628A (zh) 2020-07-17 2022-05-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構與方法
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
KR20220053482A (ko) 2020-10-22 2022-04-29 에이에스엠 아이피 홀딩 비.브이. 바나듐 금속을 증착하는 방법, 구조체, 소자 및 증착 어셈블리
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098162A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6423475B1 (en) * 1999-03-11 2002-07-23 Advanced Micro Devices, Inc. Sidewall formation for sidewall patterning of sub 100 nm structures
US6632587B2 (en) * 2001-05-22 2003-10-14 Macronix International Co., Ltd. Method of enhancing photoresist anti-etching ability
US6811956B1 (en) * 2002-06-24 2004-11-02 Advanced Micro Devices, Inc. Line edge roughness reduction by plasma treatment before etch
JP4574257B2 (ja) 2004-07-15 2010-11-04 富士フイルム株式会社 大口径広角レンズ
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US7648914B2 (en) * 2004-10-07 2010-01-19 Applied Materials, Inc. Method for etching having a controlled distribution of process results
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
JP4673173B2 (ja) * 2005-09-15 2011-04-20 株式会社日立ハイテクノロジーズ プラズマエッチング方法
US20090087990A1 (en) * 2007-09-28 2009-04-02 Tokyo Electron Limited Manufacturing method, manufacturing apparatus, control program and program recording medium of semiconductor device
JP5236983B2 (ja) * 2007-09-28 2013-07-17 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
KR100948093B1 (ko) * 2007-12-21 2010-03-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US8019458B2 (en) * 2008-08-06 2011-09-13 Tokyo Electron Limited Creating multi-layer/multi-input/multi-output (MLMIMO) models for metal-gate structures
JP5264374B2 (ja) * 2008-09-02 2013-08-14 東京エレクトロン株式会社 パターン形状検査方法及び半導体装置の製造方法
US20100081285A1 (en) * 2008-09-30 2010-04-01 Tokyo Electron Limited Apparatus and Method for Improving Photoresist Properties

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013047464A1 (ja) * 2011-09-28 2013-04-04 東京エレクトロン株式会社 エッチング方法及び装置
KR20140068118A (ko) * 2011-09-28 2014-06-05 도쿄엘렉트론가부시키가이샤 에칭 방법 및 장치
JPWO2013047464A1 (ja) * 2011-09-28 2015-03-26 東京エレクトロン株式会社 エッチング方法及び装置
US9263283B2 (en) 2011-09-28 2016-02-16 Tokyo Electron Limited Etching method and apparatus
KR101982366B1 (ko) * 2011-09-28 2019-05-24 도쿄엘렉트론가부시키가이샤 에칭 방법 및 장치

Also Published As

Publication number Publication date
CN102822943B (zh) 2015-10-21
TW201216324A (en) 2012-04-16
KR20120132693A (ko) 2012-12-07
KR101427505B1 (ko) 2014-08-07
TWI450317B (zh) 2014-08-21
CN102822943A (zh) 2012-12-12
WO2011125605A1 (ja) 2011-10-13
US20130023120A1 (en) 2013-01-24
JP2011216817A (ja) 2011-10-27

Similar Documents

Publication Publication Date Title
JP4733214B1 (ja) マスクパターンの形成方法及び半導体装置の製造方法
US20180158684A1 (en) Method of processing target object
TWI458014B (zh) 用以控制多層遮罩之圖案臨界尺寸與完整性的蝕刻製程
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
US11658036B2 (en) Apparatus for processing substrate
US9911622B2 (en) Method of processing target object
JP5349066B2 (ja) Ｃｄバイアスの減少したシリコン含有反射防止コーティング層のエッチング方法
US9607811B2 (en) Workpiece processing method
JP2008244479A (ja) 金属窒化物を乾式エッチングする方法及びシステム
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
JP2014225501A (ja) プラズマエッチング方法及びプラズマエッチング装置
US20150099366A1 (en) Plasma etching method
US11823903B2 (en) Method for processing workpiece
JP5064319B2 (ja) プラズマエッチング方法、制御プログラム及びコンピュータ記憶媒体
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
US20140302684A1 (en) Etching method and apparatus
US10714340B2 (en) Method for processing workpiece
JP2006032908A (ja) 半導体装置の製造方法
KR101097025B1 (ko) 플라즈마 처리 방법 및 컴퓨터 판독 가능한 기억 매체
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US7883631B2 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US20070197040A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US11328934B2 (en) Etching method and substrate processing apparatus
KR20230044309A (ko) 저-응력 탄소-함유 층들의 증착

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110412

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110421

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140428

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4733214

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250