JP5349066B2 - Ｃｄバイアスの減少したシリコン含有反射防止コーティング層のエッチング方法 - Google Patents

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Description

本発明は基板上のシリコン含有反射防止コーティング(ARC)層内に特徴部位をエッチングする方法に関し、より詳細には限界寸法(CD)バイアスを減少させながら、シリコン含有ARC層内の特徴部位をエッチングする方法に関する。
一般的には集積回路(IC)の製造中、半導体製造装置は、（ドライ）プラズマエッチングプロセスを利用して、半導体基板上にパターニングされた微細線に沿って、又はビア若しくはコンタクト内部の材料を除去又はエッチングする。プラズマエッチングプロセスを成功させるには、エッチング化学物質が、他の材料をほとんどエッチングせずに一の材料を選択エッチングするのに適した化学反応物を有することが必要である。たとえば半導体基板上では、保護層内に形成されたパターンは、プラズマエッチングプロセスを利用することによって、選ばれた材料からなる下地層へ転写されて良い。保護層は放射線感受性層-たとえばフォトレジスト層-を有し、その放射線感受性層内部にはフォトリソグラフィプロセスを用いることによってパターンが形成されている。保護層はまたレジスト層の下に反射防止コーティング(ARC)層をも有して良い。レジスト層内に形成されたパターンは下地のARC層に転写される。レジスト層からARC層へのパターン転写中、そのパターンの限界寸法(CD)を維持又は減少させることが望ましい。それに加えて、基板全体にわたってCDバイアス（パターン転写中における最初のCDと最後のCDとの差異）の均一な分布を実現させることが望ましい。さらに入れ子（近接）構造と孤立（広く間隔が開いた）構造の両方について同一のCDバイアスを実現することが望ましい。
本発明は基板内の特徴部位のエッチング方法に関する。
それに加えて本発明は、基板上のシリコン含有反射防止コーティング(ARC)層内の特徴部位をエッチングする方法に関し、より詳細にはCDバイアスを減少させながらシリコン含有反射防止コーティング(ARC)層内の特徴部位をエッチングする方法に関する。
さらに本発明は、基板上にシリコン含有反射防止コーティング(ARC)層を有する多層マスクを乾式現像する方法に関する。当該方法は基板上に多層マスクを形成する工程を有する。その多層マスクはシリコン含有ARC層の上にリソグラフィ層を有する。続いてリソグラフィプロセスを用いることによって、特徴部位のパターンがリソグラフィ層内に形成される。その後特徴部位のパターンは、ドライプラズマエッチングプロセスを用いることによって、リソグラフィ層からシリコン含有ARC層へ転写される。入れ子構造と孤立構造との間での限界寸法(CD)バイアスのオフセットは減少する。
一の実施例によると、基板上の反射防止コーティング(ARC)層を乾式現像する方法が記載されている。当該方法は：多層マスクを有する基板をプラズマ処理システム内に設ける工程であって、前記多層マスクはシリコン含有ARC層の上にリソグラフィ層を有し、かつ前記リソグラフィ層は、リソグラフィプロセスを用いて形成された特徴部位のパターンを内部に有する、工程；前記特徴部位のパターン内の入れ子構造についての第1限界寸法(CD)バイアスと前記特徴部位のパターン内の孤立構造についての第2CDバイアスとの間のオフセットを減少させるように備えられたプロセスレシピを設定する工程であって、前記第1CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの入れ子構造についての第1CDと、前記シリコン含有ARC層内の特徴部位のパターンの入れ子構造についての第2CDとの第1差異として測定され、かつ、前記第2CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの孤立構造についての第1CDと、前記シリコン含有ARC層内の特徴部位のパターンの孤立構造についての第2CDとの第2差異として測定される、工程；前記プロセスレシピに従って、前記プラズマ処理システムへSF6ガスを含むプロセスガスを導入する工程；前記プロセスレシピに従って、前記のプラズマ処理システム中のプロセスガスからプラズマを生成する工程；及び、前記のリソグラフィ層内の特徴部位のパターンを前記下地のシリコン含有ARC層へ転写するため、前記基板を前記プラズマに曝露する工程；を有する。
他の実施例によると、基板上の多層マスクを乾式現像する方法が記載されている。当該方法は：前記基板上に前記多層マスクを形成する工程であって、前記多層マスクは、有機誘電体層(ODL)の上に存在するシリコン含有ARC層の上にリソグラフィ層を有する、工程；リソグラフィプロセスを用いることによって前記リソグラフィ層内に特徴部位のパターンを形成する工程；第1ドライプラズマエッチングプロセスを用いることによって、前記特徴部位のパターンを前記リソグラフィ層から前記シリコン含有ARC層へ転写する工程であって、前記第1ドライプラズマエッチングプロセスは、SF6を有するプロセスガスを導入する工程、前記プロセスガスからプラズマを生成する工程、及び前記プラズマに前記基板を曝露する工程を有する、工程；第2ドライプラズマエッチングプロセスを用いることによって、前記特徴部位のパターンを前記シリコン含有ARC層から前記ODL層へ転写する工程であって、前記第1ドライプラズマエッチングプロセスは、CO2を有する第2プロセスガスを導入する工程、前記第2プロセスガスから第2プラズマを生成する工程、及び前記第2プラズマに前記基板を曝露する工程を有する、工程；並びに、前記特徴部位のパターン中の入れ子構造についての第1限界寸法(CD)バイアスと、前記特徴部位のパターン中の孤立構造についての第2限界寸法(CD)バイアスとの間のオフセットを減少させる工程であって、前記第1CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの入れ子構造についての第1CDと、前記ODL内の特徴部位のパターンの入れ子構造についての第2CDとの第1差異として測定され、かつ、前記第2CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの孤立構造についての第1CDと、前記ODL内の特徴部位のパターンの孤立構造についての第2CDとの第2差異として測定される、工程；
A-Eは、本発明の実施例に従って基板内の特徴部位をエッチングする手順の概略図を表している。 本発明の実施例による基板内の特徴部位のエッチング方法を表すフローチャートを与えている。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。 本発明の他の実施例による処理システムの概略図を示している。
以降の説明では、限定ではない例示目的で、たとえば処理システムの具体的な幾何学形状、本願発明に用いられている様々な部品や処理の説明といった、具体的詳細について説明する。しかし本願発明はこれらの具体的詳細から逸脱した他の実施例でも実施可能であることに留意して欲しい。
材料処理方法においては、プラズマは、基板からの材料の除去を助けるため、又は基板上に材料を堆積させる反応を起こす膜を生成するため、基板上の表面化学物質を生成し、かつ補助するのによく利用される。基板のエッチング中、プラズマは、基板表面上のある特定の材料との反応に適した反応性化学種を生成するのに利用されて良い。さらに基板のエッチング中、プラズマは、基板上での表面反応にエネルギーを供給するのに有用な帯電した化学種を生成するのに利用されて良い。
一の例によると、パターンエッチングは、エッチング中に基板上に設けられた下地の薄膜にこのパターンを転写するためのマスクを供するため、放射線感受性を有する材料（たとえばフォトレジスト）-の薄い層を塗布する手順を有する。放射線感受性材料のパターニングは一般的に、たとえばマイクロリソグラフィシステムを用いた電磁波(EM)放射線の幾何学パターンへのリソグラフィ層の曝露、及びそれに続く、現像溶液を用いた放射線感受性材料の照射領域（ポジのレジストの場合）又は非照射領域（ネガのレジストの場合）の除去を有する。
従来のリソグラフィ手法を用いてリソグラフィ層内に薄い特徴部位をパターニングするため、多層マスクが実装されて良い。たとえば多層マスクは2層又は3層マスクを有して良い。第2又は第3マスクが含まれることで、最上部のリソグラフィ層は、後続の（複数の）ドライエッチングプロセスに耐えられるように特別に選ばれた厚さよりも薄くて良い。従って従来のリソグラフィ手法を用いることによって、より薄いリソグラフィ層内に、より微細な特徴部位を形成することが可能である。その後薄いリソグラフィ層内に形成されたより微細な特徴部位は、たとえばドライエッチングプロセスのような乾式現像プロセスを用いることによって下地の第2又は第3層へ転写されて良い。
しかしパターン転写中では、多層マスク内に特徴部位を生成する必要がある。このとき限界寸法(CD)は基板全体にわたって均一に維持又は減少される。たとえば基板全体にわたって（たとえば中心から端部へ）の均一な分布のCDバイアス（つまりリソグラフィ層内での初期CDと下地の第2又は第3層内での最終CDとの差異）を生成することが望ましい。さらにパターン転写中では、多層マスク内に特徴部位を生成する必要がある。このとき入れ子（密接した）構造についてのCDバイアスと孤立構造（広い間隔が設けられた構造）についてのCDバイアスとのオフセットは最小となる。
従って多層マスク内でのパターン欠陥-たとえばCDバイアスや（入れ子構造と孤立構造との間の）CDバイアスオフセット-を補正する必要が依然としてある。パターン転写中、従来のプロセス化学物質では、CDバイアス及びCDバイアスオフセットを減少させることができない。
従って本発明の実施例によると、基板内に特徴部位をエッチングする方法は、図1A-1Dにおいて概略的に図示され、かつ図2のフローチャート500において表されている。当該方法は510において、パターンが転写される薄膜110上に多層マスク120を形成する工程で開始される。多層マスク120は、リソグラフィ層126、第2マスク層124、及び任意の第3マスク層122を有する。
基板100は、半導体基板、ウエハ、フラットパネルディスプレイ、又は液晶ディスプレイを有して良い。
薄膜110は、導体層、非導体層、又は半導体層を有して良い。たとえば薄膜110は、金属、金属酸化物、金属酸窒化物、金属シリケート、金属シリサイド、シリコン、多結晶シリコン（ポリシリコン）、ドーピングされたシリコン、二酸化シリコン、シリコン窒化物、シリコンカーバイド、又はシリコンオキシナイトライド等を含む材料層を有して良い。それに加えてたとえば薄膜110は、低誘電率（つまりlow-k）又は超低誘電率（つまり超low-k）を有する誘電体層を有して良い。low-k又は超low-k誘電体層は、約4の誘電率（たとえば熱シリコン酸化物の誘電率は3.8から3.9の範囲であって良い）であるSiO2の誘電率よりも低い公称誘電率を有する。より詳細には薄膜110は、3.7未満、又は1.6から3.7の範囲の誘電率を有して良い。
これらの誘電層は、有機材料、無機材料、又は無機-有機ハイブリッド材料のうちの少なくとも1つを有して良い。それに加えてこれらの誘電層は、多孔性であっても良いし、又は非多孔性であっても良い。
たとえばこれらの誘電体層は、CVD法を用いて堆積された無機のシリケートベース材料-たとえば炭素がドーピングされたシリコン酸化物（又はオルガノシリケート）-を有して良い。そのような膜の例には、アプライドマテリアルズ（Applied Mterials）社から市販されているブラックダイアモンド（Black Diamond）（登録商標）CVDオルガノシリケートガラス、又はノベラスシステムズ（Novellus Systems）社から市販されているコーラル(Coral)（登録商標）CVD膜が含まれる。
あるいはその代わりに、これらの誘電体層は、単一相を有する多孔性の無機-有機ハイブリッド膜を有して良い。そのような膜とは、硬化又は堆積プロセス中に膜が十分に緻密化するのを妨げるCH3結合を有する、たとえばシリコン酸化物ベースの母体である。あるいはその代わりに、これらの誘電体層は、少なくとも二相を有する多孔性の無機-有機ハイブリッド膜を有して良い。そのような膜とはたとえば、硬化プロセス中に分解及び揮発する有機材料（たとえばポロゲン）の孔を有する、たとえば炭素がドーピングされたシリコン酸化物ベースの母体である。
あるいはその代わりに、これらの誘電体層は、SOD（スピンオン誘電体）法を用いて堆積される無機のシリケートベースの材料-たとえば水素シルセスキオキサン(HSQ)又はメチルシルセスキオキサン(MSQ)-を有して良い。そのような膜の例には、ダウコーニング（Dow Corning）社から市販されているFOx（登録商標）HSQ、ダウコーニング社から市販されているXLK有孔性HSQ、及びJSRマイクロエレクトロニクス社から市販されているJSR LKD-5109が含まれる。
あるいはその代わりに、これらの誘電体層は、SOD法を用いて堆積された有機材料を有して良い。そのような膜の例には、ダウコーニング社から市販されているSiLK-I、SiLK-J、SiLK-H、SiLK-D、及び有孔性SiLK半導体誘電体樹脂、並びにハネウエル(Honetwell)社から市販されているGX-3（商標）及びGX-3P（商標）半導体誘電体樹脂が含まれる。
薄膜110は、気相成長法を用いて形成されて良い。気相成長法とはたとえば、化学気相成長法(CVD)、プラズマ支援CVD(PECVD)、原子層堆積(ALD)、プラズマ支援ALD(PEALD)、物理気相成長(PVD)、又は電離PVD(iPVD)、又はスピンオン法である。これらの方法は、東京エレクトロン株式会社(TEL)から市販されているクリーントラックアクト（Clean Track Act）8SOD（スピンオン誘電体）、クリーントラックアクトアクト12SOD、及びリシウスコーティングシステム（Lithius coating systems）で供される。クリーントラックアクト8(200mm)、クリーントラックアクト12(300mm)、及びリシウス(300nm)コーティングシステムは、SOD材料用のコーティング、ベーキング、及び硬化装置を供する。トラックシステムは、100mm、200mm、300mm、及びそれ以上のサイズの基板を処理するように備えられていて良い。基板上に薄膜を形成する他のシステム及び方法は、スピンオン法及び気相成長法の分野の当業者にとって周知である。
リソグラフィ層126は、たとえばフォトレジストのような放射線感受性材料の層を有して良い。フォトレジスト層は、248nm（ナノメートル）レジスト、193nmレジスト、157nmレジスト、EUV（極紫外）レジスト、又は電子ビーム感受性レジストを有して良い。フォトレジスト層はトラックシステムを用いて形成されて良い。たとえばトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているクリーントラックアクト8、クリーントラックアクト12、及びリシウスレジストコーティング及び現像システムを有して良い。基板上にフォトレジスト層を形成する他のシステム及び方法は、スピンオンレジスト法の当業者にとって周知である。
第2マスク層124は、たとえばシリコン含有反射防止コーティング(ARC)層のようなシリコン含有層を有して良い。たとえば第2マスク層124は、信越化学株式会社からSepr-Shb AシリーズのSi製ARCとして市販されているシリコン含有ARCを有して良い。第2マスク層124はたとえば、スピンコーティング法、又は気相成長法を用いて堆積されて良い。
任意の第3マスク層122は、無機の層を有しても良いし、又は有機の層を有しても良い。たとえば任意の第3マスク層122は有機誘電体層(ODL)を有して良い。ODLは感光性有機ポリマーを有して良いし、又はエッチング型有機化合物を有しても良い。たとえば感光性有機ポリマーは、ポリアクリラート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニルエーテル樹脂、ポリフェニルサルファイド樹脂、又はベンゾシクロブテン(BCB)であって良い。これらの材料はスピン法を用いて形成されて良い。
図1Aに図示された工程520では、リソグラフィ層126に像パターンによる像が生成される。レチクルを介したEM放射線の曝露は、ドライ又はウエットフォトリソグラフィシステムで実行される。像パターンは、適当な従来のステッピングリソグラフィシステム又は走査リソグラフィシステムを用いて生成されて良い。たとえばフォトリソグラフィシステムは、オランダのASML又はキャノンUSAの半導体装置部門から市販されている。
その後像パターンが、第1限界寸法(CD)132を有する特徴部位パターンを形成するように、リソグラフィ層126内で現像される。現像プロセスは、たとえばトラックシステムのような現像システム内で現像溶液に基板を曝露する工程を有して良い。たとえばそのトラックシステムは、東京エレクトロン株式会社(TEL)から市販されているクリーントラックアクト8、クリーントラックアクト12、及びリシウスレジストコーティング及び現像システムを有して良い。
図1Bに図示された工程530では、特徴部位のパターン130は、ドライプラズマエッチングプロセスを用いることによって、リソグラフィ層126から、たとえばシリコン含有ARC層のような第2マスク層124へ転写される。前記ドライプラズマエッチングプロセスは、プロセスレシピに従ってプラズマ処理システムへプロセスガスを導入する工程、前記プロセスレシピに従って前記プラズマ処理システム内で前記プロセスガスからプラズマを生成する工程、及び前記プラズマに前記基板を曝露する工程を有する。
たとえばドライプラズマエッチングプロセスは、プロセスレシピを設定する工程、該プロセスレシピに従って、SF6を含むプロセスガスをプラズマ処理システムに導入する工程、前記プロセスレシピに従って、前記プラズマ処理システム内で前記プロセスガスからプラズマを生成する工程、及び第2マスク層124を有する前記基板を前記プラズマに曝露する工程を有して良い。
そのプロセスガスは不活性ガスをさらに有して良い。あるいはその代わりにそのプロセスガスは希ガスを有して良い。あるいはその代わりにそのプロセスガスはアルゴン(Ar)を有して良い。
そのプロセスガスは、少なくとも1種類のCxFyHz含有ガスをさらに有して良い。ここでxとyは1以上の整数で、zは0以上の整数である。CxFyHz含有ガスは、炭素(C)とフッ素(F)を含む任意のガス（たとえばフルオロカーボンガス）、又はC、F、及び水素(H)を含む任意のガス（たとえばハイドロフルオロカーボンガス）を含んで良い。たとえばフルオロカーボンガスは、CF4、C3F6、C4F6、C4F8、C5F8、又はこれら2種類以上の混合ガスを含んで良い。それに加えてたとえば、ハイドロフルオロカーボンガスは、トリフルオロメタン(CHF3)及び/又はジフルオロメタン(CH2F2)を含んで良い。
図1Bに図示された工程540では、パターン転写中、リソグラフィ層126内の特徴部位のパターン130についての第1CD132が、第2マスク層124内の第2CD142に維持されるか、又は第2CD142にまで減少される。標的CDバイアス、つまり第1CD132と第2CD142との間の差異は、実質的にゼロであって良いし、正又は負の値であっても良い。プロセスガスからプラズマを生成するとき、特徴部位のパターン130内の入れ子構造についての第1限界寸法(CD)バイアスと、特徴部位のパターン130内の孤立構造についての第2CDバイアスとの間のオフセットを減少させるようにプロセスレシピが選ばれる。ここで前記第1CDバイアスは、前記リソグラフィ層126内の特徴部位のパターン130の入れ子構造についての第1CD132と、前記第2マスク層124内の特徴部位のパターンの入れ子構造についての第2CD142との第1差異132として測定され、かつ、前記第2CDバイアスは、前記リソグラフィ層124内の特徴部位のパターン130’の孤立構造についての第1CD132’（図1Eを参照のこと）と、前記第2マスク層124内の特徴部位のパターンの孤立構造についての第2CD142’との第2差異として測定される。たとえばプロセス条件は、(1)プロセスガスの量の比を選択する工程、(2)プラズマを生成するためのプロセス圧力と1種類以上の出力レベルを選択する工程、及び(3)エッチング時間を選択する工程、を有して良い。
CDバイアスとCDバイアスオフセットの減少へのプロセスレシピの影響についてのさらなる詳細は後述する。
一旦特徴部位のパターン130が第2マスク層124の厚さにわたって延在すると、エッチング時間も、第1CD132と第2CD142との間の差異の大きさを増大又は減少させるために延長されて良い。エッチング時間を延長することによって、発明者は、プラズマ化学物質とイオン照射が、第1CD132に対して第2CD142を広げることができることを観察した。
図1Cに図示されているように第2マスク層124内に形成される第2CD142を有する特徴部位のパターン130は、1つのエッチングプロセスを用いることによって、任意の第3マスク層122へ転写されることで、その第3マスク層122内に第3CD152が生成される。第3CD152は第2CD142と実質的に等しくて良いし、又は図1Cに図示されているように第2CD142よりも小さくても良い。1つ以上のエッチングプロセスは、ウエット又はドライエッチングプロセスの任意の組合せを有して良い。ドライエッチングプロセスは、ドライプラズマエッチングプロセスを有して良いし、又はドライ非プラズマエッチングプロセスを有しても良い。たとえば1つ以上のエッチングプロセスは、CO2を含むプロセスガスから生成されるプラズマを利用するドライプラズマエッチングプロセスを有して良い。プロセスガスは、O2、He、及びHBrをさらに有して良い。
図1Dに図示されているように、任意の第3マスク層122内に形成される第3CD152を有する特徴部位のパターン130は、1つ以上のエッチングプロセスを用いることによって下地の薄膜110へ転写されて良い。たとえば1つ以上のエッチングプロセスは、ウエット又はドライエッチングプロセスの任意の組合せを有して良い。ドライエッチングプロセスは、ドライプラズマエッチングプロセスを有して良いし、又はドライ非プラズマエッチングプロセスを有しても良い。
本発明の実施例によると、プラズマ処理チャンバ10、被処理基板25が固定される基板ホルダ20、及び真空排気システム50を有する処理システム1aが図3に図示されている。基板25は、半導体基板、ウエハ、又は液晶ディスプレイであって良い。プラズマ処理チャンバ10は、基板25の表面に隣接する処理領域45内でのプラズマの生成を助けるように備えられて良い。電離可能気体又は複数のプロセスガスの混合物が、ガス分配システム40を介して導入される。所与のプロセスガス流では、プロセス圧力は、真空排気システム50を用いて調節される。プラズマは、所定の材料処理に固有の材料の生成、及び/又は基板25の露出表面からの材料の除去の補助に利用されて良い。プラズマ処理システム1aは、如何なるサイズの基板-たとえば200mm基板、300mm基板、又はそれ以上の基板-をも処理するように備えられて良い。
基板25は、機械固定システムや電気固定システム（たとえば静電固定システム）のような固定システム28によって基板ホルダ20に固定されて良い。さらに基板ホルダ20は、基板ホルダ20と基板25の温度を調節及び/又は制御するように備えられた加熱システム又は冷却システム（図示されていない）を有して良い。加熱システム又は冷却システムは、再循環流体流を有して良い。その再循環流体流は、冷却時には、基板ホルダ20から熱を受け取り、かつ熱を熱交換システム（図示されていない）へ輸送する。またその再循環流体流は、加熱時には、熱交換システムから流体流へ熱を輸送する。他の実施例では、加熱/冷却素子-たとえば抵抗加熱素子又は熱電ヒータ-が、プラズマ処理チャンバ10のチャンバ壁や処理システム1a内部の他の部品内だけではなく、基板ホルダ20内に含まれても良い。
しかも基板25と基板ホルダ20との間の気体ギャップ熱伝導を改善するため、気体は、背面ガス供給システム26を介して基板25の背面へ供給されて良い。係るシステムは、昇温又は降温での基板の温度制御が必要なときに利用されて良い。たとえば背面気体システムは、2領域気体分配システムを有して良い。このシステムでは、背面気体（たとえばヘリウム）圧力は、基板25の中心と端部との間で独立に変化して良い。
図3に図示された実施例では、基板ホルダ20は電極を有して良く、その電極を介してRF出力は処理空間45内の処理プラズマと結合する。たとえば基板ホルダ20は、RF発生装置30から任意のインピーダンス整合ネットワーク32を経由して電極22に至るRF出力伝送線を介して、RF電圧によるバイアスがかけられて良い。RFバイアスは、電子を加熱してプラズマを生成及び保持する役割を果たして良い。この構成では、そのシステムは反応性イオンエッチング(RIE)反応装置として動作して良い。RIE反応装置では、チャンバ及び上部気体注入電極は接地面として機能する。RFバイアスの典型的な周波数は0.1MHzから100MHzの範囲であって良い。プラズマ処理用のRFシステムは当業者にとって既知である。
あるいはその代わりに、RF出力は、複数の周波数で基板ホルダ電極に印加される。さらにインピーダンス整合ネットワーク32は、反射出力を減少させることによって、プラズマ処理チャンバ10内のプラズマへのRF出力の輸送を改善することができる。整合ネットワークの接続形態（たとえばL型、π型、T型等）及び自動制御方法は、当業者にとって周知である。
ガス分配システム40は、複数の種類のプロセスガスの混合物を導入し、かつ基板25の上での複数の種類のプロセスガスの混合物の分布を調節するためのシャワーヘッド設計を有して良い。たとえば多領域シャワーヘッド設計は、基板25の上のほぼ中心領域へのプロセスガス流又はガスの組成に対して、基板25の上のほぼ周辺領域へのプロセスガス流又はガスの組成を調節するように備えられて良い。
真空排気システム50はたとえば、最大で5000l/sec（以上）の排気速度での排気が可能なターボ分子真空ポンプ(TMP)及びチャンバ圧力をしぼるゲートバルブを有して良い。ドライプラズマエッチングに用いられる従来のプラズマ処理装置では、1000〜3000l/secのTMPが一般に用いられている。TMPは、典型的には50mTorr未満の低圧処理にとって有用である。高圧（約50mTorrよりも高い圧力）での処理については、メカニカルブースターポンプ及びドライ粗引きポンプが用いられて良い。さらにチャンバ圧力の監視装置（図示されていない）が、プラズマ処理チャンバ10と結合して良い。圧力を測定する装置はたとえば、MKSインスツルメンツによって市販されている628B型のバラトロン絶対キャパシタンスマノメータであって良い。
制御装置55は、マイクロプロセッサ、メモリ、及びデジタルI/Oポートを有する。デジタルI/Oポートは、処理システム1aからの出力を監視するのみならず、処理システム1aの入力をやり取りし、かつ活性化させるのに十分な制御電圧を発生させる能力を有する。しかも制御装置55は、RF発生装置30、インピーダンス整合ネットワーク32、ガス分配システム40、真空排気システム50、基板加熱/冷却システム（図示されていない）、背面ガス分配システム26、及び/又は静電固定システム28と結合し、これらと情報をやり取りして良い。たとえばメモリ内に記憶されたプログラムは、基板25上でプラズマ支援処理を実行するため、プロセスレシピに従って、プラズマ処理システム1aの上述した部品への入力を生じさせるのに利用されて良い。
制御装置55は、処理システム1aに対して局所的に設置されても良いし、又はインターネット又はイントラネットを介して処理システム1aに対して離れた場所に設置されても良い。よって制御装置55は、直接接続、イントラネット、インターネット及びワイヤレス接続のうちの少なくとも1を用いることによって処理システム1aとのデータのやり取りをして良い。制御装置55は、たとえば顧客側（つまりデバイスメーカー等）のイントラネットと結合して良いし、又はたとえば売り手側（つまり装置製造者等）のイントラネットと結合しても良い。さらに別なコンピュータ（つまり制御装置、サーバー等）が、たとえば制御装置55とアクセスすることで、直接接続、イントラネット及びインターネットのうちの少なくとも1つを介してデータのやり取りをして良い。
図4に図示された実施例では、プラズマ処理システム1bは、図3の実施例と似ていると考えることができる。さらにプラズマ処理システム1bは、図3に記載されたこれらの構成部品に加えて、プラズマ密度の増大、及び/又はプラズマ処理の均一性の改善を可能にするため、静的又は機械的若しくは電気的に回転する磁場システム60を有して良い。しかも制御装置55は、回転速度及び磁場強度を制御するため、磁場システム60と結合して良い。回転磁場システムの設計及び実装は当業者には周知である。
図5に図示された実施例では、プラズマ処理システム1cは、図3又は4の実施例と似ていると考えることができる。さらにプラズマ処理システム1cはさらに上部電極70を有して良い。RF発生装置72からのRF出力は、任意のインピーダンス整合ネットワーク74を介して上部電極70と結合して良い。上部電極へのRF出力の印加に係る周波数は、約0.1MHzから約200MHzの範囲であって良い。それに加えて下部電極へのRF出力の印加に係る周波数は、約0.1MHzから約100MHzの範囲であって良い。しかも制御装置55は、上部電極70へのRF出力の印加を制御するため、RF発生装置72及びインピーダンス整合ネットワーク74と結合する。上部電極の設計及び実装は当業者には周知である。上部電極70とガス分配システム40は、図示されているように同一のチャンバ集合体内部に存在するように設計されて良い。
図6に図示された実施例では、処理システム1c’は図5の実施例と似ていると考えることができる。処理システム1c’はさらに、基板25に対向する上部電極70と結合する直流(DC)出力供給体90をさらに有する。上部電極70は電極板を有して良い。その電極板はシリコン含有電極板を有して良い。しかも電極板はドーピングされたシリコン電極板を有して良い。DC出力供給体は可変DC出力供給体を有して良い。それに加えてDC出力供給体は双極性DC出力供給体を有して良い。DC出力供給体90は、該DC出力供給体90の極性、電流、電圧、若しくはオン/オフ状態の監視、及び/又は調節、及び/又は制御を行うように備えられたシステムをさらに有して良い。一旦プラズマが生成されると、DC出力供給体50は弾道電子ビームの生成を助ける。DC出力供給体50からRF出力を分離するのに電気フィルタが利用されて良い。
たとえばDC出力供給体90によって上部電極70に印加されるDC電圧は、約-2000ボルト(V)から約1000Vの範囲であって良い。望ましくはDC電圧の絶対値は約100V以上の値を有する。より望ましくはDC電圧の絶対値は約500V以上の値を有する。それに加えてDC電圧は負の極性を有することが望ましい。さらにDC電圧は、上部電極70表面上で発生する自己バイアスよりも大きな絶対値を有する負の電圧であることが望ましい。基板ホルダ20に対向する上部電極70の表面にはシリコン含有材料が含まれて良い。
図7に図示された実施例では、プラズマ処理システム1dは、たとえば図3及び4の実施例と似ていると考えることができる。またプラズマ処理システム1dは誘導コイル80をさらに有して良い。RF出力は、任意のインピーダンス整合ネットワーク84を介したRF発生装置82によって誘導コイル80と結合する。RF出力は、誘導コイル80から誘電体窓（図示されていない）を介してプラズマ処理領域45に誘導結合する。誘導コイル80へのRF出力の印加に係る周波数は、約10MHzから約100MHzの範囲であって良い。同様にチャック電極への出力の印加に係る典型的な周波数は、約0.1MHzから約100MHzの範囲であって良い。それに加えて、スロット付きファラデーシールド（図示されていない）が、誘導コイル80とプラズマとの間の容量結合を減少させるのに用いられて良い。しかも誘導コイル80への出力の印加を制御するため、制御装置55は、RF発生装置82及びインピーダンス整合ネットワーク84と結合して良い。
代替実施例では、図8に図示されているように、誘導コイル80は、変成器結合プラズマ(TCP)反応装置のように、上方からプラズマ処理領域45とのやり取りをする“螺旋状”又は“ホットケーキ型”コイルであって良い。誘導結合プラズマ(ICP)源、又は変成器結合(TCP)プラズマ源の設計及び実装は当業者には周知である。
あるいはその代わりに、プラズマは、電子サイクロトロン共鳴(ECR)を用いて生成されて良い。さらに他の実施例では、プラズマは、ヘリコン波を発生することで生成される。さらに他の実施例では、プラズマは、表面波を伝播させることで生成される。上述した各プラズマ源は当業者には既知である。
図9に図示された実施例では、プラズマ処理システム1fは図3及び4の実施例と似ていると考えることができる。またプラズマ処理システム1fは表面波プラズマ(SWP)源80’’をさらに有して良い。SWP源80’’は、たとえば半径ラインスロットアンテナ(RLSA)のようなスロットアンテナを有して良い。マイクロ波出力は、任意のインピーダンス整合ネットワーク84’を介したマイクロ波発生装置82’によってRLSA80’’と結合する。
以降の議論では、ドライプラズマエッチングシステムを利用して多層マスク内の特徴部位をエッチングする方法が与えられている。たとえばドライプラズマエッチングシステムは、図3から9に記載されたような様々な素子、及びそれらを組み合わせた素子を有して良い。さらにたとえば、多層マスクは、第2マスク層の上に存在する、パターニングされた多層マスク-たとえばシリコン含有ARC層-を有して良い。
一の実施例では、第2マスク層内の特徴部位のパターンをエッチングする方法が記載されている。当該方法は、前記特徴部位のパターン内の入れ子構造についての第1限界寸法(CD)バイアスと、前記特徴部位のパターン内の孤立構造についての第2CDバイアスとの間のオフセットを減少させるようにプロセスレシピを用いる。第2マスク層はシリコン含有ARC層を有して良い。
そのプロセスレシピは、SF6を有するプロセス化学物質、任意の不活性ガス、及び任意のCxFyHz含有ガス（たとえばCH2F2、CHF3、CF4）を含んで良い。たとえばプロセスパラメータ空間は、約5〜約1000mTorrの範囲のチャンバ圧力、約1〜約1000sccmの範囲のプロセスガス流速、約1〜約1000sccmの範囲の任意の不活性プロセスガス流速、約1〜約1000sccmの範囲の任意のCxFyHz含有ガス流速、約0〜約1000Wの範囲である下部電極（たとえば図6の電極22）への第1出力レベル、約0V〜約-2500Vの範囲である上部電極のDC電圧、及び約0〜約2000Wの範囲である上部電極（たとえば図6の素子70）への第2出力レベルを含んで良い。また上部電極の出力に係る周波数は、約0.1MHz〜約200MHzの範囲-たとえば60MHz-であって良い。それに加えて下部電極の出力に係る周波数は、約0.1MHz〜約100MHzの範囲-たとえば2MHz-であって良い。
あるいはその代わりにチャンバ圧力は約100mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約50mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約30mTorr以下であって良い。
あるいはその代わりに第1出力レベルは約200W以下であって良い。あるいはその代わりに第1出力レベルは約100W以下であって良い。
あるいはその代わりに第2出力レベルは、約100W〜約500Wの範囲であって良い。あるいはその代わりに第2出力レベルは、約100W〜約300Wの範囲であって良い。
あるいはその代わりにSF6のプロセスガス流速は、約100sccm〜約300sccmの範囲であって良い。
他の実施例では、第2マスク及び第3マスク内で特徴部位のパターンをエッチングする方法が記載されている。当該方法は、特徴部位のパターンを第2マスク層へ転写する第1プロセスレシピ、及び特徴部位のパターンを第3マスク層へ転写する第2プロセスレシピを用いる。第2マスク層はシリコン含有ARC層を有して良い。第3マスク層はODLを有して良い。第1及び第2プロセスレシピは、前記特徴部位のパターン内の入れ子構造についての第1限界寸法(CD)バイアスと、前記特徴部位のパターン内の孤立構造についての第2CDバイアスとの間のオフセットを減少させるように選ばれる。
第1プロセスレシピは、SF6を有するプロセス化学物質、任意の不活性ガス、及び任意のCxFyHz含有ガス（たとえばCH2F2、CHF3、CF4）を含んで良い。たとえばプロセスパラメータ空間は、約5〜約1000mTorrの範囲のチャンバ圧力、約1〜約1000sccmの範囲のSF6プロセスガス流速、約1〜約1000sccmの範囲の任意の不活性プロセスガス流速、約1〜約1000sccmの範囲の任意のCxFyHz含有ガス流速、約0〜約1000Wの範囲である下部電極（たとえば図6の電極22）への第1出力レベル、約0V〜約-2500Vの範囲である上部電極のDC電圧、及び約0〜約2000Wの範囲である上部電極（たとえば図6の素子70）への第2出力レベルを含んで良い。また上部電極の出力に係る周波数は、約0.1MHz〜約200MHzの範囲-たとえば60MHz-であって良い。それに加えて下部電極の出力に係る周波数は、約0.1MHz〜約100MHzの範囲-たとえば2MHz-であって良い。
あるいはその代わりに第1プロセスレシピについては、チャンバ圧力は約100mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約50mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約30mTorr以下であって良い。
あるいはその代わりに第1プロセスレシピについては、第1出力レベルは約200W以下であって良い。あるいはその代わりに第1出力レベルは約100W以下であって良い。
あるいはその代わりに第1プロセスレシピについては、第2出力レベルは、約100W〜約500Wの範囲であって良い。あるいはその代わりに第2出力レベルは、約100W〜約300Wの範囲であって良い。
あるいはその代わりに第1プロセスレシピについては、SF6のプロセスガス流速は、約100sccm〜約300sccmの範囲であって良い。
第2プロセスレシピは、CO2を有するプロセス化学物質、任意の不活性ガス（たとえばHe）、任意の酸素含有ガス（たとえばO2）、及び任意のハロゲン含有ガス（たとえばHBr）を含んで良い。たとえばプロセスパラメータ空間は、約5〜約1000mTorrの範囲のチャンバ圧力、約1〜約1000sccmの範囲のCO2プロセスガス流速、約1〜約1000sccmの範囲の任意の不活性プロセスガス流速、約1〜約1000sccmの範囲の任意の酸素含有ガス流速、約1〜約1000sccmの範囲の任意のハロゲン含有ガス流速、約0〜約1000Wの範囲である下部電極（たとえば図6の電極22）への第1出力レベル、約0V〜約-2500Vの範囲である上部電極のDC電圧、及び約0〜約2000Wの範囲である上部電極（たとえば図6の素子70）への第2出力レベルを含んで良い。また上部電極の出力に係る周波数は、約0.1MHz〜約200MHzの範囲-たとえば60MHz-であって良い。それに加えて下部電極の出力に係る周波数は、約0.1MHz〜約100MHzの範囲-たとえば2MHz-であって良い。
あるいはその代わりに第2プロセスレシピについては、チャンバ圧力は約100mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約50mTorr以下であって良い。あるいはその代わりにチャンバ圧力は約30mTorr以下であって良い。
あるいはその代わりに第2プロセスレシピについては、第1出力レベルは約200W以下であって良い。あるいはその代わりに第1出力レベルは約100W以下であって良い。
あるいはその代わりに第2プロセスレシピについては、第2出力レベルは、約100W〜約1000Wの範囲であって良い。あるいはその代わりに第2出力レベルは、約400W〜約600Wの範囲であって良い。
あるいはその代わりに第2プロセスレシピについては、CO2のプロセスガス流速は、約50sccm〜約150sccmの範囲であって良い。あるいはその代わりに第2プロセスレシピについては、O2のプロセスガス流速は、約10sccm〜約100sccmの範囲であって良い。あるいはその代わりに第2プロセスレシピについては、Heのプロセスガス流速は、約100sccm〜約300sccmの範囲であって良い。あるいはその代わりに第2プロセスレシピについては、HBrのプロセスガス流速は、約10sccm〜約100sccmの範囲であって良い。
一例では、入れ子構造についての第1CDバイアスと孤立構造についての第2CDバイアスとの間のオフセットを減少させながらシリコン含有ARC層と下地のODLへ特徴部位のパターンを転写する方法が供されている。表1は特徴部位のパターン転写プロセスを実行する3つのプロセスレシピを与えている。
Figure 0005349066
 レシピ1は2ステップのシリコン含有ARC層エッチングプロセス（”Si-ARC1”、”Si-ARC2”）を有する。第1ステップ（”Si-ARC1”）は、CF4、O2、及びCH2F2を有するプロセスガスを利用する。第2ステップ（”Si-ARC2”）は、CF4及びCHF3を有するプロセスガスを利用する。さらにレシピ1は、2ステップのODLエッチングプロセス（”ODL-1”、”ODL-2”）を有する。第1ステップ（”ODL-1”）は、CO2を有するプロセスガスを利用する。第2ステップ（”ODL-2”）は、CO2、O2、He、及びHBrを有するプロセスガスを利用する。
レシピ2と3はシリコン含有ARC層エッチングプロセス（”Si-ARC”）を有する。そのプロセスはSF6を有するプロセスガスを利用する。さらにレシピ2と3はODLエッチングプロセス（”ODL”）を有する。そのプロセスは、CO2、O2、He、及びHBrを有するプロセスガスを利用する。
各プロセス工程では、エッチングプロセスは、たとえば図5に図示されたようなプラズマ処理システム内で実行される。さらに上部電極に対するRF出力の周波数は約60MHzである。下部電極に対するRF出力の周波数は約2MHzである。
それに加えて各プロセスレシピについて、表1は各プロセス工程についてのプロセス条件を与えている。そのプロセス条件は、圧力(mTorr)、上部電極へのRF出力(W)、下部電極へのRF出力(W)、プロセスガス流速（sccm、cm3/min＠標準状態）、基板背面へ供給される中心/端部(C/E)での（ヘリウム）圧力、上部電極(UEL)（たとえば図5の電極70）、チャンバ壁、及び下部電極(LEL)（たとえば図5の電極22）の中心/端部の温度設定（℃）、並びにエッチング時間（秒）を含む。
Figure 0005349066
 表2に示されているように、エッチングプロセスレシピを用いた結果として、入れ子構造についてのCDバイアスと孤立構造についてのCDバイアスが供されている。表2で与えられた各CDバイアスは、リソグラフィ層内の初期CDとODL層内の最終CDとの間の差異の指標である。それに加えて入れ子構造と孤立構造との間のCDバイアスのオフセットが、各プロセスレシピについて与えられている。発明者らによって観察されたように、CDバイアスのオフセットは、レシピ2と3を用いるときには、実質的に減少する。レシピ2とレシピ3との基本的な差異は、下部電極についての中心-端部温度設定である。
たとえ本発明のある特定の実施例のみが詳細に説明されたとしても、当業者は、本発明の新規な教示及び利点からほとんど逸脱することなく、多くの修正型が可能であることをすぐに理解する。従って多くの係る修正型は、本発明の技術的範囲内に含まれるものと解される。
1a 処理システム
1b 処理システム
1c 処理システム
1d 処理システム
1e 処理システム
10 プラズマ処理チャンバ
20 基板ホルダ
22 電極
25 基板
26 背面ガス供給システム
28 固定システム
30 RF発生装置
32 インピーダンス整合ネットワーク
40 ガス分配システム
45 処理空間
50 真空排気システム
55 制御装置
60 磁場システム
70 電極
72 RF発生装置
74 インピーダンス整合ネットワーク
80 誘導コイル
80’ 誘導コイル
80’’ 表面波プラズマ源
82 RF発生装置
82’ RF発生装置
84 インピーダンス整合ネットワーク
84’ インピーダンス整合ネットワーク
90 直流出力供給体
100 基板
110 薄膜
120 多層マスク
122 マスク層
124 マスク層
126 リソグラフィ層
130 特徴部位のパターン
130’ 特徴部位のパターン
132 CD
132’ CD
142 CD
152 CD

Claims (19)

  1. 基板上の反射防止コーティング(ARC)層を乾式現像する方法であって：
    多層マスクを有する基板をプラズマ処理システム内に設ける工程であって、前記多層マスクはシリコン含有ARC層の上にリソグラフィ層を有し、かつ前記リソグラフィ層は、リソグラフィプロセスを用いて形成された特徴部位のパターンを内部に有する、工程；
    前記特徴部位のパターン内の密な構造についての第1限界寸法(CD)バイアスと前記特徴部位のパターン内の疎な構造についての第2CDバイアスとの間のオフセットを減少させるように備えられたプロセスレシピを選択する工程であって、前記第1CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの密な構造についての第1CDと、前記シリコン含有ARC層内の特徴部位のパターンの密な構造についての第2CDとの第1差異の大きさであり、かつ、前記第2CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの疎な構造についての第1CDと、前記シリコン含有ARC層内の特徴部位のパターンの疎な構造についての第2CDとの第2差異の大きさである、工程；
    前記プロセスレシピに従って、前記プラズマ処理システムへSF6ガスを含むプロセスガスを導入する工程；
    前記プロセスレシピに従って、前記のプラズマ処理システム中のプロセスガスからプラズマを生成する工程；及び、
    前記のリソグラフィ層内の特徴部位のパターンを前記下地のシリコン含有ARC層へ転写するため、前記基板を前記プラズマに曝露する工程；
    を有する方法。
  2. 前記プロセスガスがSF6からなる、請求項1に記載の方法。
  3. 前記プロセスガスがさらに希ガスを有する、請求項1に記載の方法。
  4. 前記プロセスガスが少なくとも1種類のCxFyHz含有ガスをさらに有し、かつ
    xとyは1以上の整数で、zは0以上の整数である、
    請求項1に記載の方法。
  5. 前記のプロセスガスを導入する工程が、CF4、C3F6、C4F6、C4F8、C5F8、又はこれら2種類以上の混合ガスを導入する工程を有する、請求項４に記載の方法。
  6. 前記プロセスレシピが、前記の第1CDバイアスと第2CDバイアスとの間のオフセットを、10nm未満の値にまで減少させるように選択される、請求項1に記載の方法。
  7. 前記プロセスレシピを選択する工程は：
    前記プラズマ処理チャンバ内のチャンバ圧力を設定する工程；
    前記基板を支持する基板ホルダ内部に存在する下部電極へ印加される第1高周波(RF)信号を第1出力レベルに設定する工程；及び
    前記基板の上に存在する前記下部電極に対向する上部電極へ印加される第2RF信号を第2出力レベルに設定する工程；
    を有する、
    請求項1に記載の方法。
  8. 前記のチャンバ圧力を設定する工程が、圧力を100mTorr以下に設定する工程を有する、請求項7に記載の方法。
  9. 前記のチャンバ圧力を設定する工程が、圧力を50mTorr以下に設定する工程を有する、請求項7に記載の方法。
  10. 前記のチャンバ圧力を設定する工程が、圧力を30mTorr以下に設定する工程を有する、請求項7に記載の方法。
  11. 前記の第1出力レベルを設定する工程が、第1出力レベルを200W未満に設定する工程を有する、請求項7に記載の方法。
  12. 前記の第1出力レベルを設定する工程が、第1出力レベルを100W未満に設定する工程を有する、請求項7に記載の方法。
  13. 前記の第2出力レベルを設定する工程が、第2出力レベルを100W〜500Wに設定する工程を有する、請求項7に記載の方法。
  14. 前記の第2出力レベルを設定する工程が、第2出力レベルを100W〜300Wに設定する工程を有する、請求項7に記載の方法。
  15. 前記プロセスレシピを選択する工程が、前記プロセスガスの流速を100sccm〜300sccmの範囲の値に設定する工程をさらに有する、請求項1に記載の方法。
  16. 前記多層マスクと前記基板との間に有機誘電体層(ODL)を形成する工程；及び
    前記のシリコン含有ARC層内の特徴部位のパターンを、ドライエッチングプロセスを用いて前記ODLへ転写する工程；
    をさらに有する、請求項1に記載の方法。
  17. 前記ODLと前記基板との間に誘電体層を形成する工程；及び
    前記ODL内の特徴部位のパターンを、他のドライエッチングプロセスを用いて前記誘電体層へ転写する工程；
    をさらに有する、請求項16に記載の方法。
  18. 基板上の多層マスクを乾式現像する方法であって：
    前記基板上に前記多層マスクを形成する工程であって、前記多層マスクは、有機誘電体層(ODL)の上に存在するシリコン含有ARC層の上にリソグラフィ層を有する、工程；
    リソグラフィプロセスを用いることによって前記リソグラフィ層内に特徴部位のパターンを形成する工程；
    第1ドライプラズマエッチングプロセスを用いることによって、前記特徴部位のパターンを前記リソグラフィ層から前記シリコン含有ARC層へ転写する工程であって、前記第1ドライプラズマエッチングプロセスは、SF6を有するプロセスガスを導入する工程、前記プロセスガスからプラズマを生成する工程、及び前記プラズマに前記基板を曝露する工程を有する、工程；並びに、
    第2ドライプラズマエッチングプロセスを用いることによって、前記特徴部位のパターンを前記シリコン含有ARC層から前記ODL層へ転写する工程であって、前記第２ドライプラズマエッチングプロセスは、CO2を有する第2プロセスガスを導入する工程、前記第2プロセスガスから第2プラズマを生成する工程、及び前記第2プラズマに前記基板を曝露する工程を有する、工程、
    を有し、
    前記特徴部位のパターン中の密な構造についての第1限界寸法(CD)バイアスと、前記特徴部位のパターン中の疎な構造についての第2限界寸法(CD)バイアスとの間のオフセットを減少させるように前記第１及び第２ドライプラズマエッチングプロセスのプロセス条件が選択され、
    前記第1CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの密な構造についての第1CDと、前記ODL内の特徴部位のパターンの密な構造についての第2CDとの第1差異の大きさであり、かつ、前記第2CDバイアスは、前記リソグラフィ層内の特徴部位のパターンの疎な構造についての第1CDと、前記ODL内の特徴部位のパターンの疎な構造についての第2CDとの第2差異の大きさである、
    を有する方法。
  19. 前記第2プロセスガスがO2、He、及びHBrをさらに有する、請求項18に記載の方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7967995B2 (en) * 2008-03-31 2011-06-28 Tokyo Electron Limited Multi-layer/multi-input/multi-output (MLMIMO) models and method for using
US8748323B2 (en) * 2008-07-07 2014-06-10 Macronix International Co., Ltd. Patterning method
JP5180121B2 (ja) * 2009-02-20 2013-04-10 東京エレクトロン株式会社 基板処理方法
US8236700B2 (en) * 2009-08-17 2012-08-07 Tokyo Electron Limited Method for patterning an ARC layer using SF6 and a hydrocarbon gas
US8288271B2 (en) * 2009-11-02 2012-10-16 International Business Machines Corporation Method for reworking antireflective coating over semiconductor substrate
US8455364B2 (en) * 2009-11-06 2013-06-04 International Business Machines Corporation Sidewall image transfer using the lithographic stack as the mandrel
KR101425760B1 (ko) 2010-08-27 2014-08-01 도쿄엘렉트론가부시키가이샤 에칭 방법, 기판 처리 방법, 패턴 형성 방법, 반도체 소자의 제조 방법, 및 반도체 소자
US8334083B2 (en) 2011-03-22 2012-12-18 Tokyo Electron Limited Etch process for controlling pattern CD and integrity in multi-layer masks
US20120313149A1 (en) * 2011-06-09 2012-12-13 Beijing Nmc Co., Ltd. Semiconductor structure and method for manufacturing the same
US8945408B2 (en) 2013-06-14 2015-02-03 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity
US9153457B2 (en) * 2013-06-14 2015-10-06 Tokyo Electron Limited Etch process for reducing directed self assembly pattern defectivity using direct current positioning
US9576773B2 (en) * 2013-07-30 2017-02-21 Corporation For National Research Initiatives Method for etching deep, high-aspect ratio features into glass, fused silica, and quartz materials
US9171758B2 (en) 2014-03-31 2015-10-27 International Business Machines Corporation Method of forming transistor contacts
JP6501519B2 (ja) * 2014-12-26 2019-04-17 芝浦メカトロニクス株式会社 多層レジストの除去方法、およびプラズマ処理装置
WO2018226501A1 (en) * 2017-06-08 2018-12-13 Tokyo Electron Limited Method of plasma etching of silicon-containing organic film using sulfur-based chemistry
CN109494149B (zh) 2017-09-13 2020-10-23 联华电子股份有限公司 半导体结构的制作方法
WO2020176181A1 (en) 2019-02-25 2020-09-03 Applied Materials, Inc. A film stack for lithography applications
US20220100088A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. In-Situ Deposition and Densification Treatment for Metal-Comprising Resist Layer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03125427A (ja) * 1989-10-09 1991-05-28 Matsushita Electron Corp 半導体装置の製造方法
US6599437B2 (en) * 2001-03-20 2003-07-29 Applied Materials Inc. Method of etching organic antireflection coating (ARC) layers
US20020142252A1 (en) * 2001-03-29 2002-10-03 International Business Machines Corporation Method for polysilicon conductor (PC) Trimming for shrinking critical dimension and isolated-nested offset correction
US7877161B2 (en) * 2003-03-17 2011-01-25 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
US7030008B2 (en) 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
US7209798B2 (en) * 2004-09-20 2007-04-24 Tokyo Electron Limited Iso/nested cascading trim control with model feedback updates
US7531461B2 (en) * 2005-09-14 2009-05-12 Tokyo Electron Limited Process and system for etching doped silicon using SF6-based chemistry

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