JP5180121B2 - 基板処理方法 - Google Patents

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Description

本発明は、基板処理方法に関し、特に、処理対象層、中間層、マスク層が順に積層された基板を処理する基板処理方法に関する。
シリコン基材上にCVD処理等によって形成された不純物を含む酸化膜、例えばTEOS(Tetra Ethyl Ortho Silicate)膜、導電膜、例えばTiN膜、反射防止膜(BARC膜)及びフォトレジスト膜が順に積層された半導体デバイス用のウエハが知られている(例えば、特許文献1参照)。フォトレジスト膜は、フォトリソグラフィにより所定のパターンに形成され、反射防止膜及び導電膜のエッチングの際に、マスクとして機能する。また、上記ウエハの他に、エッチングの対象膜及びフォトレジスト膜の間の中間膜として、ハードマスク及び反射防止膜として機能するSi−ARC膜を備えたウエハも知られている。
近年、半導体デバイスの小型化が進む中、上述したようなウエハの表面における回路パターンをより微細に形成する必要が生じてきている。このような微細な回路パターンを形成するためには、半導体デバイスの製造過程において、フォトレジスト膜におけるパターンの最小寸法を小さくして、小さい寸法の開口部(ビアホールやトレンチ)をエッチング対象の膜に形成する必要がある。
特開2006−190939号公報
しかしながら、フォトレジスト膜におけるパターンの最小寸法はフォトリソグラフィで現像可能となる最小寸法によって規定されるが、焦点距離のばらつきなどに起因してフォトリソグラフィで量産可能な最小寸法には限界がある。例えば、フォトリソグラフィで量産可能な最小寸法は約80nmである。一方、半導体デバイスの小型化要求を満たす加工寸法は30nm程度である。
このように、半導体デバイスの小型化要求寸法は益々小さくなり、小型化要求を満たす寸法の開口部をエッチング対象の膜に形成するための技術の開発が望まれている。
本発明の目的は、処理対象の基板に対し、半導体デバイスの小型化要求を満たす寸法の開口部であって、エッチング対象膜に転写するための開口部をマスク層又は中間層に形成する基板処理方法を提供することにある。
上記目的を達成するために、請求項1記載の基板処理方法は、処理対象層、中間層及びマスク層が順に積層され、前記中間層がSi−ARC膜からなり、前記マスク層は、前記Si−ARC膜の一部を露出させる開口部を有する基板を処理する基板処理方法であって、デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによって前記マスク層の前記開口部の側壁面にデポを堆積させる開口幅縮小ステップと、前記開口部の底部を形成する前記Si−ARC膜をエッチングするエッチングステップを1ステップで行うシュリンクエッチングステップを有し、前記デポ性ガスは、CHF ガスであり、前記異方性エッチングガスは、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスであることを特徴とする。
上記目的を達成するために、請求項2記載の基板処理方法は、処理対象層、中間層及びマスク層が順に積層され、前記中間層がSi−ARC膜からなり、前記マスク層は、前記Si−ARC膜の一部を露出させる開口部を有する基板を処理する基板処理方法であって、デポ性ガスから生成されたプラズマによって、前記マスク層の表面及び前記マスク層の前記開口部の底部に犠牲膜を形成する犠牲膜形成ステップと、デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによって前記マスク層の前記開口部の側壁面にデポを堆積させる開口幅縮小ステップと、前記開口部の底部を形成する前記犠牲膜及び前記Si−ARC膜をエッチングするエッチングステップを1ステップで行うシュリンクエッチングステップを有し、前記犠牲膜形成ステップにおける前記デポ性ガスは、一般式C (x、y、zは、0又は正の整数)で表わされるガスであり、前記シュリンクエッチングステップにおける前記デポ性ガスは、CHF ガスであり、前記異方性エッチングガスは、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスであることを特徴とする。
請求項記載の基板処理方法は、請求項1又は2に記載の基板処理方法において、前記異方性エッチングガスは、CFIガス、CFBrガス、HIガス又はHBrガスであることを特徴とする。
請求項記載の基板処理方法は、請求項1乃至のいずれか1項に記載の基板処理方法において、前記シュリンクエッチングステップにおいて、前記デポ性ガスとして水素(H)ガスを用いることを特徴とする。
請求項記載の基板処理方法は、請求項1乃至のいずれか1項に記載の基板処理方法において、前記シュリンクエッチングステップにおいて、前記デポ性ガスと前記異方性エッチングガスとの混合比を調整して前記マスク層の前記開口部側壁面へのデポ堆積速度に対する前記開口部の底部を形成する膜のエッチング速度比を制御することを特徴とする。
請求項記載の基板処理方法は、請求項記載の基板処理方法において、前記シュリンクエッチングステップにおいて、前記水素ガスと前記異方性エッチングガスとの混合比を調整して前記マスク層の前記開口部側壁面へのデポ堆積速度に対する前記開口部の底部を形成する膜のエッチング速度比を制御することを特徴とする。
請求項記載の基板処理方法は、請求項1乃至のいずれか1項に記載の基板処理方法において、前記シュリンクエッチングステップによって前記開口幅が縮小された前記マスク層の開口部に対応する開口部を有する前記Si−ARC膜の開口部を前記処理対象層に転写する処理対象層エッチングステップを有することを特徴とする。
請求項1記載の基板処理方法によれば、デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによってマスク層の開口部の側壁面にデポを堆積させる開口幅縮小ステップと、開口部の底部を形成するSi−ARC膜をエッチングするエッチングプテップを1ステップで行うので、Si−ARC層に、半導体デバイスの小型化要求を満たす寸法の開口部であって、エッチング対象膜に転写するための開口パターンを形成することができる。
また、シュリンクエッチングステップにおけるデポ性ガスをCHF ガスとしたので、マスク層の開口部の側壁面にデポを堆積させて開口幅を、例えば20〜25nm程度に縮小することができる。更に、異方性エッチングガスを、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスとしたので、異方性エッチングガスから生成されたプラズマを開口部底部に到達させることができ、もって、底部へのデポの堆積を抑制しつつ、Si−ARC膜をエッチングすることができる。
請求項2記載の基板処理方法によれば、デポ性ガスから生成されたプラズマによってマスク層の表面及びマスク層の開口部の底部に犠牲膜を形成した後、デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによってマスク層の開口部の側壁面にデポを堆積させる開口幅縮小ステップと、開口部の底部を形成する犠牲膜及びSi−ARC膜をエッチングするエッチングプテップを実行するので、Si−ARC層に、半導体デバイスの小型化要求を満たす寸法の開口部であって、エッチング対象膜に転写するための開口パターンを形成することができる。
また、犠牲膜形成ステップにおけるデポ性ガスが、一般式CxHyFz(x、y、zは、0又は正の整数)で表わされるガスであるので、マスク層上にデポを堆積させて所定の犠牲膜を形成することができ、シュリンクエッチングステップにおけるデポ性ガスをCHF ガスとしたので、マスク層の開口部の側壁面にデポを堆積させて開口幅を、例えば20〜25nm程度に縮小することができる。更に、異方性エッチングガスを、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスとしたので、異方性エッチングガスから生成されたプラズマを開口部底部に到達させることができ、もって、底部へのデポの堆積を抑制しつつ、Si−ARC膜をエッチングすることができる。
請求項記載の基板処理方法によれば、異方性エッチングガスを、CFIガス、CFBrガス、HIガス又はHBrガスとしたので、開口部底部へのデポの堆積抑制効果及び開口部底部のエッチング効果を向上させることができる。
請求項記載の基板処理方法によれば、シュリンクエッチングステップにおいて、デポ性ガスとして水素(H)ガスを用いるようにしたので、異方性エッチングガスと水素ガスとの反応によって生成したガスのデポ堆積作用による開口幅縮小効果と、異方性エッチングガスのエッチング効果との相乗効果によって、Si−ARC層に、半導体デバイスの小型化要求を満たす寸法の開口部であって、処理対象層に転写するための開口パターンを形成することができる。
請求項記載の基板処理方法によれば、シュリンクエッチングステップにおいて、デポ性ガスと異方性エッチングガスとの混合比を調整してマスク層の開口部側壁面へのデポ堆積速度に対する開口部の底部を形成する膜のエッチング速度比を制御するようにしたので、開口部側壁面に必要厚さのデポを堆積しつつ、開口部の底部をエッチングしてSi−ARC層に半導体デバイスの小型化要求を満たす寸法の開口パターンを形成することができる。
請求項記載の基板処理方法によれば、シュリンクエッチングステップにおいて、水素ガスと異方性エッチングガスとの混合比を調整してマスク層の開口部側壁面へのデポ堆積速度に対する開口部の底部を形成する膜のエッチング速度比を制御するようにしたので、開口部側壁面に必要厚さのデポを堆積しつつ、開口部の底部をエッチングしてSi−ARC層に半導体デバイスの小型化要求を満たす寸法の開口パターンを形成することができる。
請求項記載の基板処理方法によれば、シュリンクエッチングステップによって開口幅が縮小されたマスク層の開口部に対応する開口部が設けられたSi−ARC膜の開口部を処理対象層に転写するようにしたので、半導体デバイスの小型化要求を満たす寸法の開口部を、処理対象層に転写することができる。
本発明の実施の形態に係る基板処理方法を実行する基板処理システムの構成を概略的に示す平面図である。 図1における線II−IIに沿う断面図である。 図1の基板処理システムにおいてプラズマ処理が施される半導体ウエハの構成を概略的に示す断面図である。 本発明の第1の実施の形態における基板処理方法を示す工程図である。 本発明の第2の実施の形態における基板処理方法を示す工程図である。
以下、本発明の実施の形態について図面を参照しながら詳述する。
まず、本発明の実施の形態に係る基板処理方法を実行する基板処理システムについて説明する。この基板処理システムは基板としての半導体ウエハW(以下、単に「ウエハW」という。)にプラズマを用いたエッチング処理やアッシング処理を施すように構成された複数のプロセスモジュールを備える。
図1は、本発明の実施の形態に係る基板処理方法を実行する基板処理システムの構成を概略的に示す平面図である。
図1において、基板処理システム10は、平面視六角形のトランスファモジュール11と、該トランスファモジュール11の一側面に接続する2つのプロセスモジュール12、13と、該2つのプロセスモジュール12、13に対向するようにトランスファモジュール11の他側面に接続する2つのプロセスモジュール14、15と、プロセスモジュール13に隣接し且つトランスファモジュール11に接続するプロセスモジュール16と、プロセスモジュール15に隣接し且つトランスファモジュール11に接続するプロセスモジュール17と、矩形状の搬送室としてのローダーモジュール18と、トランスファモジュール11及びローダーモジュール18の間に配置されてこれらを連結する2つのロード・ロックモジュール19、20とを備える。
トランスファモジュール11はその内部に配置された屈伸及び旋回自在な搬送アーム21を有し、該搬送アーム21は、プロセスモジュール12〜17やロード・ロックモジュール19、20の間においてウエハWを搬送する。
プロセスモジュール12はウエハWを収容する処理室容器(チャンバ)を有し、該チャンバ内部に処理ガスとして、例えば、CHFガス及びHBrガスの混合ガスを導入し、チャンバ内部に電界を発生させることによって導入された処理ガスからプラズマを発生させ、該プラズマによってウエハWにエッチング処理を施す。
図2は、図1における線II−IIに沿う断面図である。
図2において、プロセスモジュール12は、処理室(チャンバ)22と、該チャンバ22内に配置されたウエハWの載置台23と、チャンバ22の上方において載置台23と対向するように配置されたシャワーヘッド24と、チャンバ22内のガス等を排気するTMP(Turbo Molecular Pump)25と、チャンバ22及びTMP25の間に配置され、チャンバ22内の圧力を制御する可変式バタフライバルブとしてのAPC(Adaptive Pressure Control)バルブ26とを有する。
載置台23には、第1の高周波電源27及び第2の高周波電源35がそれぞれ第1の整合器(Matcher)28及び第2の整合器(Matcher)36を介して接続されており、第1の高周波電源27は、比較的高い周波数、例えば60MHzの高周波電力を励起用電力として載置台23に印加し、第2の高周波電源35は、比較的低い周波数、例えば2MHzの高周波電力をバイアスとして載置台23に印加する。これにより、載置台23は載置台23及びシャワーヘッド24の間の処理空間Sに高周波電力を印加する下部電極として機能する。整合器28及び36は、載置台23からの高周波電力の反射を低減して高周波電力の載置台23への供給効率を最大にする。
シャワーヘッド24は円板状の下層ガス供給部29及び円板状の上層ガス供給部30からなり、下層ガス供給部29に上層ガス供給部30が重ねられている。下層ガス供給部29及び上層ガス供給部30はそれぞれ第1のバッファ室31及び第2のバッファ室32を有する。第1のバッファ室31及び第2のバッファ室32はそれぞれガス通気孔33、34を介してチャンバ22内に連通する。
第1のバッファ室31は、例えばCHFガス供給系(図示省略)に接続されている。該CHFガス供給系は第1のバッファ室31へCHFガスを供給する。供給されたCHFガスはガス通気孔33を介してチャンバ22内へ供給される。また、第2のバッファ室32は、例えばHBrガス供給系(図示省略)に接続されている。HBrガス供給系は第2のバッファ室32へHBrガスを供給する。供給されたHBrガスはガス通気孔34を介してチャンバ22内へ供給される。
シャワーヘッド24には直流電源45が接続されており、該直流電源45によってシャワーヘッド24に直流電圧が印加される。これにより、印加された直流電圧は、処理空間S内のイオン分布を制御する。
このプロセスモジュール12のチャンバ22内では、上述したように、載置台23が処理空間Sに高周波電力を印加することにより、シャワーヘッド24から処理空間Sに供給された処理ガスを高密度のプラズマにしてイオンやラジカルを発生させ、該イオンやラジカルによってウエハWにエッチング処理を施す。
図1に戻り、プロセスモジュール13はプロセスモジュール12においてエッチング処理が施されたウエハWを収容する処理室(チャンバ)を有し、該チャンバ内部に処理ガスとしてOガス及びNガスの混合ガスを導入し、チャンバ内部に電界を発生させることによって導入された処理ガスからプラズマを発生させ、該プラズマによってウエハWにエッチング処理を施す。なお、プロセスモジュール13は、プロセスモジュール12と同様の構成を有し、例えばCHFガス供給系及びHBrガス供給系の代わりに、Oガス供給系及びNガス又はCOSガス供給系(いずれも図示省略)を備える。なお、プロセスモジュール13におけるエッチング処理が、アッシング処理を兼ねることもある。
プロセスモジュール14はプロセスモジュール13においてエッチング処理が施されたウエハWを収容する処理室(チャンバ)を有し、該チャンバ内部に処理ガスとしてOガスを導入し、チャンバ内部に電界を発生させることによって導入された処理ガスからプラズマを発生させ、該プラズマによってウエハWにアッシング処理を施す。なお、プロセスモジュール14も、プロセスモジュール12と同様の構成を有し、円板状の下層ガス供給部29及び円板状の上層ガス供給部30からなるシャワーヘッド24の代わりに、Oガス供給系がバッファ室に接続された円板状のガス供給部のみからなるシャワーヘッド(いずれも図示しない)を備える。
トランスファモジュール11、プロセスモジュール12〜17の内部は減圧状態に維持され、トランスファモジュール11と、プロセスモジュール12〜17のそれぞれとは真空ゲートバルブ12a〜17aを介して接続される。
基板処理システム10では、ローダーモジュール18の内部圧力が大気圧に維持される一方、トランスファモジュール11の内部圧力は真空に維持される。そのため、各ロード・ロックモジュール19、20は、それぞれトランスファモジュール11との連結部に真空ゲートバルブ19a、20aを備えると共に、ローダーモジュール18との連結部に大気ドアバルブ19b、20bを備えることによって、その内部圧力を調整可能な真空予備搬送室として構成される。また、各ロード・ロックモジュール19、20はローダーモジュール18及びトランスファモジュール11の間において受渡されるウエハWを一時的に載置するためのウエハ載置台19c、20cを有する。
ローダーモジュール18には、ロード・ロックモジュール19、20の他、例えば25枚のウエハWを収容する容器としてのフープ(Front Opening Unified Pod)37がそれぞれ載置される例えば3つのフープ載置台38と、フープ37から搬出されたウエハWの位置をプリアライメントするオリエンタ39とが接続されている。
ロード・ロックモジュール19、20は、ローダーモジュール18の長手方向に沿う側壁に接続されると共にローダーモジュール18を挟んで3つのフープ載置台38と対向するように配置され、オリエンタ39はローダーモジュール18の長手方向に関する一端に配置される。
ローダーモジュール18は、内部に配置された、ウエハWを搬送するスカラ型デュアルアームタイプの搬送アーム40と、各フープ載置台38に対応するように側壁に配置されたウエハWの投入口としての3つのロードポート41とを有する。搬送アーム40は、フープ載置台38に載置されたフープ37からウエハWをロードポート41経由で取り出し、該取り出したウエハWをロード・ロックモジュール19、20やオリエンタ39へ搬出入する。
また、基板処理システム10は、ローダーモジュール18の長手方向に関する一端に配置されたオペレーションパネル42を備える。オペレーションパネル42は、例えばLCD(Liquid Crystal Display)からなる表示部を有し、該表示部は基板処理システム10の各構成要素の動作状況を表示する。
図3は、図1の基板処理システムにおいてプラズマ処理が施される半導体ウエハの構成を概略的に示す断面図である。
図3において、ウエハWはシリコン基材50の表面に形成された処理対象層としてのアモルファスカーボン膜51と、アモルファスカーボン膜51上に形成されたSi−ARC膜52(中間層)と、Si−ARC膜52上に形成されたフォトレジスト膜53(マスク層)とを有する。
シリコン基材50はシリコンからなる円板状の薄板であり、例えばCVD処理を施すことによって表面にアモルファスカーボン膜51が形成される。アモルファスカーボン膜51は下層レジスト膜として機能する。アモルファスカーボン膜51上に、塗布処理等によって表面にSi−ARC膜52が形成される。Si−ARC膜52は、ハードマスク及び反射防止膜として機能する。すなわち、Si−ARC膜52は或る特定の波長の光、例えば、フォトレジスト膜53に向けて照射されるArFエキシマレーザ光を吸収する色素を含み、フォトレジスト膜53を透過したArFエキシマレーザ光がSi−ARC膜52で反射されて再びフォトレジスト膜53に到達するのを防止する。フォトレジスト膜53は、Si−ARC膜52上に、例えばスピンコータ(図示省略)を用いて形成される。フォトレジスト膜53はポジ型の感光性樹脂からなり、ArFエキシマレーザ光に照射されるとアルカリ可溶性に変質する。
このような構成のウエハWに対し、所定のパターンに反転するパターンに対応したArFエキシマレーザ光がステッパー(図示省略)によってフォトレジスト膜53に照射されて、フォトレジスト膜53におけるArFエキシマレーザ光が照射された部分がアルカリ可溶性に変質する。その後、フォトレジスト膜53に強アルカリ性の現像液が滴下されてアルカリ可溶性に変質した部分が除去される。これにより、フォトレジスト膜53から所定のパターンに反転するパターンに対応した部分が取り除かれるため、ウエハW上には所定のパターンを呈する、例えば、ビアホールを形成する位置に開口部54を有するフォトレジスト膜53が残る。
ところで、半導体デバイスの小型化要求を満たすためには、小さい寸法、具体的には幅(CD(Critical Dimension)値)が25〜30nm程度の開口部(ビアホールやトレンチ)をエッチング対象の膜に形成する必要がある。しかしながら、フォトリソグラフィで量産可能な最小寸法は例えば80nm程度であるため、ウエハWのエッチング処理において、半導体デバイスの小型化要求を満たす開口幅の開口部をエッチング対象膜に形成することは困難であった。
本発明者は、半導体デバイスの小型化要求を満たす開口幅の開口部をウエハWに形成する方法を見出すために、各種実験を行ったところ、ウエハWにおけるフォトレジスト膜に形成された開口部の開口幅を狭くするためにシュリンク処理を施した場合、開口部の側壁面だけでなく底部にもデポが堆積すること、底部に堆積したデポの厚さは側壁面に堆積したデポの厚さに対応して厚くなるので、初期開口幅の相違によって底部に堆積するデポ厚さも変動すること、及び開口部底部のデポ厚さが異なると同じエッチング処理を施しても底部堆積デポを同じように打ち抜くことができず、均一処理の妨げになるこという知見を得た。
そして、この知見に基づいて、種々検討を重ねたところ、開口部の側壁面にデポを堆積させ易いデポ性ガスと、開口部の側面方向には拡散しにくく、開口部底部をエッチングして底部へのデポの堆積を抑制する異方性エッチングガスを併用してプラズマ処理を施すことにより、フォトレジスト膜の開口部の開口幅を縮小させると共に、開口部底部へのデポの堆積を回避して開口部底部の膜に縮小した開口幅に対応した開口幅の開口部が形成されることを見出し、本発明に到達した。
図4は、本発明の第1の実施の形態における基板処理方法を示す工程図である。
図4において、まず、シリコン基材50上に下層レジスト膜としてのアモルファスカーボン膜51、ハードマスク及び反射防止膜として機能するSi−ARC膜52及びフォトレジスト膜53が順に積層され、フォトレジスト膜53がSi−ARC膜52の一部を開口幅、例えば60nmで露出させる開口部54を有するウエハWを準備する(図4(A))。そして、このウエハWをプロセスモジュール12(図2参照)のチャンバ22内に搬入し、載置台23上に載置する。
次いで、チャンバ22内の圧力をAPCバルブ26等によって例えば2×10Pa(150mTorr)に設定する。また、ウエハWの温度を、例えば60℃に設定する。そして、シャワーヘッド24の下層ガス供給部29からCHFガスを流量200sccmでチャンバ22内へ供給すると共に、上層ガス供給部30からCFIガスを流量50sccmでチャンバ22内へ供給する。このときCHFガスとCFIガスとの流量比は、4:1である。そして、載置台23に750Wの高周波電力を励起電力として印加すると共に、300Wの高周波電力をバイアス電力として印加する。また、シャワーヘッド24に−300Vの直流電圧を印加する。
このとき、CHFガス及びCFIガスが処理空間Sに印加された高周波電力によってプラズマになり、イオンやラジカルが発生する(図4(B))。CHFガスから発生したイオンやラジカルはフォトレジスト膜53の表面又は開口部54の側壁面と衝突、反応し、当該部分にデポ55を堆積して開口部54の開口幅を狭くする。このとき、開口部の底部にもデポ55が堆積し易くなるが、CFIガスから発生したイオンによる異方性エッチングによって該デポ55は除去され、また、Si−ARC膜52は、Siを含んでいるので、CFIガスから発生したイオンによってエッチングされ易い。従って、開口部54の側壁面にデポを堆積させて開口幅を縮小しながら、開口部底部のSi−ARC膜52がエッチングされる(シュリンクエッチングステップ)。このとき、開口部54の側壁面へのデポの堆積速度と開口部底部のSi−ARC膜52のエッチング速度とがバランスし、開口部54の断面形状は下方ほど開口幅が小さいテーパ状になり、Si−ARC膜52に、先端部がフォトレジスト膜53の開口部54の開口幅よりも縮小された開口幅の開口部が形成される(図4(C))。
Si−ARC膜52は下層レジスト膜としてのアモルファスカーボン膜51が露出するまでエッチングされ、Si−ARC膜52には、開口幅が、例えば27nmに縮小された開口部が形成される。
このようにして、開口部54の開口幅が縮小されると共に、Si−ARC膜52がエッチングされたウエハWをプロセスモジュール12のチャンバ22内から搬出し、トランスファモジュール11を経由してプロセスモジュール13のチャンバ内に搬入して載置台上に載置する。
次いで、チャンバ22内の圧力をAPCバルブ26等によって、例えば2.6Pa(20mTorr)に設定する。そして、シャワーヘッド24の下層ガス供給部からOガスを流量180sccmでチャンバ内へ供給すると共に、上層ガス供給部からNガス又はCOSガスを流量20sccmでチャンバ内へ供給する。そして、載置台23に1000Wの励起用電力を印加し、バイアス電力を0Wとする。このとき、Oガス及びNガス(COSガス)が処理空間Sに印加された高周波電力によってプラズマになり、イオンやラジカルが発生する(図4(D))。これらのイオンやラジカルはアモルファスカーボン膜51における、フォトレジスト膜53及び開口部54の側壁面に堆積したデポ55、並びにSi−ARC膜52によって覆われていない部分と衝突、反応し、当該部分をエッチングする。このとき、アモルファスカーボン膜51はシリコン基材50が露出するまでエッチングされ、アモルファスカーボン膜51に、例えば開口幅が25nmの開口部が形成される。このとき、フォトレジスト膜53及び該フォトレジスト膜53の表面もしくは開口部54の側壁面に堆積したデポ55並びにSi−ARC膜52が同時に除去される(図4(E))。
その後、ウエハWをプロセスモジュール13のチャンバから搬出し、本処理を終了する。
シュリンクされた開口幅の開口部54を有するアモルファスカーボン膜51を備えたウエハWについては、別途、公知の方法によってエッチング処理が施され、目的とするパターン寸法の開口部を有するウエハWが調製される。
本実施の形態によれば、シュリンクエッチングステップにおいて、デポ性ガスとして開口部54の側壁面にデポ55を堆積させ易いCHFガスを用い、且つ異方性エッチングガスとして底部へのデポの堆積を抑制し、下地層をエッチングし易いCFIガスを用いたので、フォトレジスト膜53の開口部54の開口幅を縮小し、縮小した開口幅に基づいてSi−ARC膜52のフォトレジスト膜53及びデポ55で覆われていない部分をエッチングすることができる。すなわち、開口部54の開口幅を縮小させるシュリンク工程と、縮小した開口幅に基づいてSi−ARC膜52をエッチングするエッチング工程を1ステップアプローチとして行うことができ、これによって、近年における半導体デバイス小型化の要請に応えることができると共に、ウエハWの生産性が向上する。
本実施の形態において、Si−ARC膜52はSi成分を含んでいるので、Si成分を含んでいない、例えばBARC膜よりもCFIガスから生じるイオンによってエッチングされ易い。従って、開口部54の側壁面にデポ55が十分に堆積するよりも速くSi−ARC膜52がエッチングされることになり、シュリンクエッチングステップ後の開口部54の断面形状は、下方になるほど開口幅が小さいテーパ状となる。
ここで、Si−ARC膜52に形成される開口部の開口幅は、フォトレジスト膜53の開口部54の側壁面に堆積するデポ55の堆積速度に対する開口部54の底部のSi−ARC膜52のエッチング速度比によって決定される。すなわち、デポ性ガスであるCHFガスと異方性エッチングガスであるCFIガスの混合比を調整してデポ55の堆積速度に対する開口部54の底部のSi−ARC膜52のエッチング速度を制御し、これによって、Si−ARC膜52に形成される開口部の開口幅をある程度調整することができる。本実施の形態においては、開口部54の開口幅を縮小させてSi−ARC膜52に縮小された開口幅の開口部を形成するために、CHFガスの混合割合を、CFIガスの混合割合よりも大きくすることが好ましい。
本実施の形態において、シュリンクエッチングステップにおけるデポ性ガスは、一般式C(x、y、zは0を含む整数)で表されるものであり、CHFが好適に用いられる。デポ性ガスとしては、CHFガスの外、例えば、CHガス、CHFガス、Cガス、Cガスを適用することもできる。
一方、異方性エッチングガスとしては、CFIガスが好適に使用される。CFIガスは、例えばHBrガスよりも毒性が低いので、取り扱いが容易である。異方性エッチングガスとしては、CFIガスの外CFBrガス、CFAtガス、HIガス、HBrガス等を適用することができる。また、異方性エッチングガスにおけるハロゲン元素に代えて周期律表第16属元素であって、S及びSよりも原子量の大きい元素を適用することもできる。これらのハロゲン元素、周期律表の第16類元素を含有するガスも、揮発性が低く、開口部の横方向には拡散しにくく、底部にデポを堆積させず、下地層をエッチングして抜くことができるプラズマを生じるガスであり、デポ性ガスと組み合わせて使用することができる。なお、異方性エッチングガスのプラズマは、揮発性が低く、カーボンと反応して何らかの結合膜を作って開口部54の側面を保護し、且つイオン力によって開口部の底部方向に向かって拡散してSi−ARC膜52をエッチングするものと考えられる。
本実施の形態において、シュリンクエッチングステップにおけるバイアス電力は、100W〜500Wである。バイアス電力が100W未満であると、開口部底部のエッチング効果が不十分となる。一方、バイアス電力が500Wを超えると、スパッタリングによってフォトレジスト膜53が荒れてしまう。
本実施の形態において、エッチング処理時のチャンバ内圧力は、2.6Pa(20mTorr)乃至2×10Pa(150mTorr)、好ましくは1×10Pa(75mTorr〜2×10Pa(150mTorr)である。処理圧力が、低すぎると基板表面が荒れる。一方、処理圧力が高すぎると、基板表面が摩耗される。
本実施の形態において、エッチング処理時のウエハWの温度は、特に限定されるものではないが、20℃〜100℃である。
本実施の形態における処理対象層は、下層レジスト膜としてのアモルファスカーボン膜51であったが、処理対象層はこれに限られず、例えばSiO膜、TiN膜であってもよい。
本実施の形態において、開口部55の開口幅を縮小すると共にSi−ARC膜をエッチングするシュリンクエッチングステップとアモルファスカーボン膜51をエッチングするエッチングステップを同一チャンバ内で連続して行うこともできる。
本実施の形態において、シュリンクエッチングステップの処理ガスとしてデポ性ガスと異方性エッチングガスとの混合ガスを用いたが、異方性エッチングガスと水素(H)ガスとの混合ガスを用いることもできる。異方性エッチングガスとHガスとをプロセスモジュールのチャンバ内に供給すると、例えば、異方性エッチングガスとしてのCFIガスの一部とHガスとが反応し、CFIガス中のF成分がHFとして引き抜かれ、CFIガスの一部は相対的にF成分が減少してデポ性ガスとして機能する。すなわち、CFIガスとHガスとの反応生成ガス、及び未反応のCFIガスが処理空間Sに印加された高周波電力によってプラズマになり、イオンやラジカルが発生し、発生したイオンやラジカルによって、上記と同様のシュリンクエッチングステップを実行することができる。
次に、本発明の第2の実施の形態について説明する。
本実施の形態は、図3のウエハWのフォトレジスト膜53上に予めCF系デポからなる犠牲膜を形成し、その後、第1の実施の形態と同様のシュリンクエッチングステップを行うものである。
図5は、本発明の第2の実施の形態における基板処理方法を示す工程図である。
図5において、まず、シリコン基材60上に下層レジスト膜としてのアモルファスカーボン膜61、ハードマスク及び反射防止膜として機能するSi−ARC膜62及びフォトレジスト膜63が順に積層され、フォトレジスト膜63がSi−ARC膜62の一部を開口幅、例えば60nmで露出させる開口部64を有するウエハWを準備する(図5(A))。そして、このウエハWをプロセスモジュール12(図2参照)のチャンバ22内に搬入し、載置台23上に載置する。
次いで、チャンバ22内の圧力をAPCバルブ26等によって例えば2.6Pa(20mTorr)に設定する。そして、シャワーヘッド24の下層ガス供給部29からデポ性ガスとして、例えばCガスを流量、例えば30sccmでチャンバ22内へ供給する。そして、載置台23に励起用電力として1000W、バイアス電力として0Wを印加すると共に、シャワーヘッド24に−600Vの直流電圧を印加する。このとき、Cガスが処理空間Sに印加された高周波電力によって励起されてプラズマになり、イオンやラジカルが発生する(図4(B))。これらのイオンやラジカルはフォトレジスト膜63の表面又は開口部64底部等と衝突、反応し、当該部分にデポが堆積した犠牲膜66を形成する(図5(C))。
このようにして、フォトレジスト膜63上に犠牲膜66が形成されたウエハWに対し、チャンバ22内の圧力をAPCバルブ26等によって例えば2×10Pa(150mTorr)に設定する。また、ウエハWの温度を、例えば50℃に設定する。
そして、シャワーヘッド24の下層ガス供給部29からCHFガスを流量200sccmでチャンバ22内へ供給すると共に、上層ガス供給部30からCFIガスを流量50sccmでチャンバ22内へ供給する。そして、載置台23に750Wの高周波電力を励起電力として印加すると共に、300Wの高周波電力をバイアス電力として印加する。また、シャワーヘッド24に−300Vの直流電圧を印加する。
このとき、CHFガス及びCFIガスが処理空間Sに印加された高周波電力によってプラズマになり、イオンやラジカルが発生する(図5(D))。CHFガスから発生したイオンやラジカルはフォトレジスト膜63上の犠牲膜66の表面又は開口部64の側壁面と衝突、反応し、当該部分に犠牲膜66と一体化したデポ65を堆積して開口幅を狭くする。このとき開口部の底部にもデポ65が堆積し易くなるが、CFIガスから発生したイオンは、開口部64の側面方向には拡散しにくいので開口部64の側壁面に堆積したデポに衝突せず、底方向に進行して底部へ堆積したデポに衝突して、該デポを除去すると共に下地層である犠牲層66及びSi−ARC膜62をエッチングする。
すなわち、CHFガスから発生したイオンやラジカルは、CFIガスから発生したイオンと協働して、開口部64の開口幅をシュリンクしながら、フォトレジスト膜63上及びフォトレジスト膜63の開口部側壁面に堆積したデポ65によって覆われていない開口部底部の犠牲膜66及びSi−ARC膜62をエッチングする(シュリンクエッチングステップ)。
このとき、Si−ARC膜62のエッチング速度は、例えばSi成分を含まないBARC膜よりも速いので、予め犠牲膜66が形成されていないと、デポ65の堆積により開口部64の開口幅が縮小するよりも速く、Si−ARC膜62がエッチングによって打ち抜かれて開口部断面がテーパ上になる虞があるが、本実施の形態においては、予めフォトレジスト膜63の表面に犠牲膜66を形成しているので、この犠牲膜66によって開口部64底部のエッチング速度が遅くなり、これによって、開口部64の側壁にデポを堆積しながら開口部底部の犠牲膜66及びSi−ARC膜62がエッチングされる。従って、犠牲膜66及びSi−ARC膜62のエッチングが終了した時点で所定幅に縮小されたほぼ垂直形状を呈する開口部64がSi−ARC膜62に形成される(図5(E))。
このようにして、開口部64の開口幅が縮小されると共に、Si−ARC膜62がエッチングされたウエハWをプロセスモジュール12のチャンバ22内から搬出し、トランスファモジュール11を経由してプロセスモジュール13のチャンバ内に搬入し、以下、上述した第1の実施の形態と同様に、Si−ARC膜62をハードマスクとしてアモルファスカーボン膜61をエッチングして該アモルファスカーボン膜61におけるSi−ARC膜62、並びにフォトレジスト膜63及び該フォトレジスト膜63の開口部に堆積したデポ65によって覆われていない部分をエッチングする。このとき、フォトレジスト膜63及び該フォトレジスト膜63に堆積したデポ65並びにSi−ARC膜62は全てアッシングされる(図5(F))。アモルファスカーボン膜61には、例えば開口幅30nmの開口部が形成される。なお、縮小された開口幅の開口部64が形成されたアモルファスカーボン膜61を備えたウエハWについては、別途、公知の方法によってエッチング処理が施され、目的とする寸法の開口部を有するウエハWが調製される。
本実施の形態によれば、開口部64の開口幅を縮小させると共に開口部64の底部のSi−ARC膜62をエッチングするシュリンクエッチングステップを実行する前に、予めフォトレジスト膜63の表面にCF系デポからなる犠牲膜66を形成しておくことにより、その後のシュリンクエッチングステップにおける開口部64の開口幅を縮小させるデポ堆積速度と、開口部64の底部をエッチングするエッチング速度を調和させることができ、これによって、開口幅が縮小された開口部であって処理対象膜に転写するための開口部を、中間層であるSi−ARC膜62に形成することができ、近年における半導体デバイスの小型化の要請に応えることができる。また、ウエハWの生産性を向上させることができる。
また、本実施の形態によれば、上記第1の実施の形態と異なり、Si−ARC膜62に形成される開口部の開口幅がテーパ状にならず、上部(トップ)及び下部(ボトム)の開口幅がほぼ均一の開口部となるので、この開口部の開口パターンに基づいてボーイング形状のない、ほぼ垂直形状を呈する開口パターンを処理対象層であるアモルファスカーボン膜61及びシリコン基材60に転写することができる。
本実施の形態において、シュリンクエッチングステップに先立って、予め形成される犠牲膜66の厚さを調整することにより、フォトレジスト膜63の開口部64の開口幅に対するSi−ARC膜62に形成される開口部の開口幅の比率、すなわち開口幅のシュリンク率を調整することができる。
本実施の形態において、犠牲膜形成ステップ及びシュリンクエッチングステップにおけるデポ性ガスは、一般式C(x、y、zは0を含む整数)で表されるものであり、例えば、CHFガス、CHガス、CHFガス、Cガス、Cガス、Cガスを適用することができる。シュリンクエッチングステップにおけるデポ性ガスとしては、CHFガスが好適に用いられる。
本実施の形態において、異方性エッチングガスは、臭素(Br)又は臭素(Br)よりも原子番号が大きいハロゲン元素、炭素及びフッ素を含むガスであり、なかでもCFIガス又はCFBrガスが好適に用いられる。その他の異方性エッチングガスとしては、CFAtガス、HIガス、HBrガス等を適用することができる。また、異方性エッチングガスにおけるハロゲン元素に代えて周期律表第16属元素であって、S及びSよりも分子量の大きい元素を適用することもできる。
本実施の形態において、フォトレジスト膜63の開口部64の側壁にデポを堆積させる速度に対する開口部64の底部の犠牲膜66及びSi−ARC膜62をエッチングするエッチング速度の比は、デポ性ガスと異方性エッチングガスとの混合比に依存する。従って、主として開口部の開口幅を縮小させたいシュリンクエッチングステップの前半は、異方性エッチングガスの混合割合よりもデポ性ガスの混合割合を大きくすることが好ましい。一方、縮小した開口幅の開口部をSi−ARC膜62に形成するエッチングを主として行いたいシュリンクエッチングステップの後半においては、デポ性ガスの混合割合よりも異方性エッチングガスの混合割合を大きくすることが好ましい。なお、シュリンクエッチングステップを、ガス混合比を変化させて2段階で行うようにしてもよい。
本実施の形態において、エッチング処理時のバイアス電力は、100W〜500Wである。バイアス電力が100W未満であると、開口部64の底部エッチング効果が不十分となる。一方、バイアス電力が500Wを超えると、スパッタリングによってフォトレジスト膜63が荒れてしまう。
本実施の形態において、エッチング処理時のチャンバ内圧力は、2.6Pa(20mTorr)乃至2×10Pa(150mTorr)、好ましくは1×10Pa(75mTorr〜2×10Pa(150mTorr)である。処理圧力が、低すぎると基板表面が荒れる。一方、処理圧力が高すぎると、基板表面が摩耗される。また、エッチング処理時のウエハWの温度は、特に限定されるものではないが、例えば20℃〜100℃である。
また、本実施の形態における処理対象層は、下層レジスト膜としてのアモルファスカーボン膜61であったが、処理対象層はこれに限られず、例えばSiO膜、TiN膜であってもよい。
本実施の形態において、開口部55の開口幅を縮小すると共にSi−ARC膜62をエッチングするシュリンクエッチングステップと、アモルファスカーボン膜61をエッチングしつつ、その上層の膜をアッシングするステップを同一チャンバ内で連続して行うこともできる。
本実施の形態において、シュリンクエッチングステップにおける処理ガスとして、デポ性ガスと異方性エッチングガスとの混合ガスを用いたが、第1の実施の形態と同様、デポ性ガスに代えてHガスを用い、異方性エッチングガスとHガスとの混合ガスによってシュリンクエッチングステップを行うようにしてもよい。
上述した各実施の形態において、プラズマ処理が施される基板は半導体デバイス用のウエハに限られず、LCD(Liquid Crystal Display)を含むFPD(Flat Panel Display)等に用いる各種基板や、フォトマスク、CD基板、プリント基板等であってもよい。
また、本発明の目的は、上述した各実施の形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ(またはCPUやMPU等)が記憶媒体に格納されたプログラムコードを読み出し実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラムコード自体が上述した各実施の形態の機能を実現することになり、そのプログラムコード及び該プログラムコードを記憶した記憶媒体は本発明を構成することになる。
また、プログラムコードを供給するための記憶媒体としては、例えば、フロッピー(登録商標)ディスク、ハードディスク、光磁気ディスク、CD−ROM、CD−R、CD−RW、DVD−ROM、DVD−RAM、DVD−RW、DVD+RW等の光ディスク、磁気テープ、不揮発性のメモリカード、ROM等を用いることができる。または、プログラムコードをネットワークを介してダウンロードしてもよい。
また、コンピュータが読み出したプログラムコードを実行することにより、上述した各実施の形態の機能が実現されるだけではなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているOS(オペレーティングシステム)等が実際の処理の一部または全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その拡張機能を拡張ボードや拡張ユニットに備わるCPU等が実際の処理の一部または全部を行い、その処理によって上述した各実施の形態の機能が実現される場合も含まれる。
10 基板処理システム
12,13,14 プロセスモジュール
50、60 シリコン基材
51、61 アモルファスカーボン膜(下層レジスト膜)
52、62 Si−ARC膜
53、63 フォトレジスト膜
54、64 開口部
55、65 デポ
66 犠牲膜

Claims (7)

  1. 処理対象層、中間層及びマスク層が順に積層され、前記中間層がSi−ARC膜からなり、前記マスク層は、前記Si−ARC膜の一部を露出させる開口部を有する基板を処理する基板処理方法であって、
    デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによって、前記マスク層の前記開口部の側壁面にデポを堆積させる開口幅縮小ステップと、前記開口部の底部を形成する前記Si−ARC膜をエッチングするエッチングステップを1ステップで行うシュリンクエッチングステップを有し、
    前記デポ性ガスは、CHF ガスであり、
    前記異方性エッチングガスは、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスであることを特徴とする基板処理方法。
  2. 処理対象層、中間層及びマスク層が順に積層され、前記中間層がSi−ARC膜からなり、前記マスク層は、前記Si−ARC膜の一部を露出させる開口部を有する基板を処理する基板処理方法であって、
    デポ性ガスから生成されたプラズマによって、前記マスク層の表面及び前記マスク層の前記開口部の底部に犠牲膜を形成する犠牲膜形成ステップと、
    デポ性ガスと異方性エッチングガスとの混合ガスから生成されたプラズマによって、前記マスク層の前記開口部の側壁面にデポを堆積させる開口幅縮小ステップと、前記開口部の底部を形成する前記犠牲膜及び前記Si−ARC膜をエッチングするエッチングステップを1ステップで行うシュリンクエッチングステップを有し、
    前記犠牲膜形成ステップにおける前記デポ性ガスは、一般式C (x、y、zは、0又は正の整数)で表わされるガスであり、
    前記シュリンクエッチングステップにおける前記デポ性ガスは、CHF ガスであり、
    前記異方性エッチングガスは、臭素(Br)もしくは臭素(Br)よりも原子番号が大きいハロゲン元素又は周期律表第16族元素であって、硫黄(S)もしくは硫黄(S)よりも原子番号が大きい元素を含むガスであることを特徴とする基板処理方法。
  3. 前記異方性エッチングガスは、CFIガス、CFBrガス、HIガス又はHBrガスであることを特徴とする請求項1又は2に記載の基板処理方法。
  4. 前記シュリンクエッチングステップにおいて、前記デポ性ガスとして水素(H)ガスを用いることを特徴とする請求項1乃至のいずれか1項に記載の基板処理方法。
  5. 前記シュリンクエッチングステップにおいて、前記デポ性ガスと前記異方性エッチングガスとの混合比を調整して前記マスク層の前記開口部側壁面へのデポ堆積速度に対する前記開口部の底部を形成する膜のエッチング速度比を制御することを特徴とする請求項1乃至のいずれか1項に記載の基板処理方法。
  6. 前記シュリンクエッチングステップにおいて、前記水素ガスと前記異方性エッチングガスとの混合比を調整して前記マスク層の前記開口部側壁面へのデポ堆積速度に対する前記開口部の底部を形成する膜のエッチング速度比を制御することを特徴とする請求項に記載の基板処理方法。
  7. 前記シュリンクエッチングステップによって開口幅が縮小された前記マスク層の開口部に対応する開口部が設けられた前記Si−ARC膜の開口部を前記処理対象層に転写する処理対象層エッチングステップを有することを特徴とする請求項1乃至のいずれか1項に記載の基板処理方法。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5357710B2 (ja) * 2009-11-16 2013-12-04 東京エレクトロン株式会社 基板処理方法,基板処理装置,プログラムを記録した記録媒体
CN103915321A (zh) * 2013-01-06 2014-07-09 中国科学院微电子研究所 半导体结构及其制造方法
DE112015004272T5 (de) * 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
US9508719B2 (en) * 2014-11-26 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device with controlled end-to-end critical dimension and method for forming the same
US9679850B2 (en) * 2015-10-30 2017-06-13 Taiwan Semiconductor Manufacturing Company Ltd. Method of fabricating semiconductor structure
JP6608332B2 (ja) * 2016-05-23 2019-11-20 東京エレクトロン株式会社 成膜装置
US10679891B2 (en) * 2017-06-30 2020-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures using a vacuum environment
US10276378B1 (en) * 2017-10-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming funnel-like opening for semiconductor device structure
US10872761B2 (en) * 2018-06-25 2020-12-22 Mattson Technology Inc. Post etch defluorination process
US10991583B2 (en) 2018-09-28 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned litho etch process patterning method
JP6921799B2 (ja) * 2018-11-30 2021-08-18 東京エレクトロン株式会社 基板処理方法および基板処理システム
CN113614891A (zh) * 2019-03-22 2021-11-05 中央硝子株式会社 干蚀刻方法及半导体装置的制造方法
WO2024052774A1 (ja) * 2022-09-08 2024-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JP3115715B2 (ja) 1992-11-12 2000-12-11 三菱電機株式会社 高誘電率を有する多元系酸化物膜のエッチング方法、高融点金属含有膜のエッチング方法および薄膜キャパシタ素子の製造方法
US5767018A (en) * 1995-11-08 1998-06-16 Advanced Micro Devices, Inc. Method of etching a polysilicon pattern
US5759746A (en) * 1996-05-24 1998-06-02 Kabushiki Kaisha Toshiba Fabrication process using a thin resist
US5719089A (en) * 1996-06-21 1998-02-17 Vanguard International Semiconductor Corporation Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6069091A (en) * 1997-12-29 2000-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ sequential silicon containing hard mask layer/silicon layer plasma etch method
US6890859B1 (en) * 2001-08-10 2005-05-10 Cypress Semiconductor Corporation Methods of forming semiconductor structures having reduced defects, and articles and devices formed thereby
US20050103441A1 (en) * 2001-11-14 2005-05-19 Masanobu Honda Etching method and plasma etching apparatus
ITMI20020931A1 (it) * 2002-05-02 2003-11-03 St Microelectronics Srl Metodo per fabbricare circuiti elettronici integrati su un substrato semiconduttore
US6759340B2 (en) * 2002-05-09 2004-07-06 Padmapani C. Nallan Method of etching a trench in a silicon-on-insulator (SOI) structure
US7473377B2 (en) * 2002-06-27 2009-01-06 Tokyo Electron Limited Plasma processing method
US6797610B1 (en) * 2002-12-11 2004-09-28 International Business Machines Corporation Sublithographic patterning using microtrenching
US6780782B1 (en) * 2003-02-04 2004-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-level resist structure and fabrication method for contact holes on semiconductor substrates
JP2004325653A (ja) * 2003-04-23 2004-11-18 Fujitsu Ltd 微細パターン形成方法、磁気記録装置の製造方法、及び、微細パターン形成装置
US7501350B2 (en) * 2004-11-05 2009-03-10 Tokyo Electron Limited Plasma processing method
KR100632658B1 (ko) 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US20070197040A1 (en) * 2006-02-23 2007-08-23 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
US7883631B2 (en) * 2006-03-07 2011-02-08 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
JP5011782B2 (ja) * 2006-03-28 2012-08-29 東京エレクトロン株式会社 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。
JP2008197526A (ja) * 2007-02-15 2008-08-28 Renesas Technology Corp 微細パターンの形成方法、パターン保護材料と半導体装置
US7838432B2 (en) * 2007-04-16 2010-11-23 Applied Materials, Inc. Etch process with controlled critical dimension shrink
JP2009076555A (ja) * 2007-09-19 2009-04-09 Panasonic Corp 多層レジストとその加工方法及び多層レジストを用いたエッチング方法
JP5248902B2 (ja) * 2007-10-11 2013-07-31 東京エレクトロン株式会社 基板処理方法
JP2009123866A (ja) * 2007-11-14 2009-06-04 Nec Electronics Corp 半導体装置の製造方法、および被エッチング膜の加工方法
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
US7888267B2 (en) * 2008-02-01 2011-02-15 Tokyo Electron Limited Method for etching silicon-containing ARC layer with reduced CD bias
JP2010041028A (ja) * 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
JP5102720B2 (ja) * 2008-08-25 2012-12-19 東京エレクトロン株式会社 基板処理方法
JP5107842B2 (ja) * 2008-09-12 2012-12-26 東京エレクトロン株式会社 基板処理方法
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
US8084347B2 (en) * 2008-12-31 2011-12-27 Sandisk 3D Llc Resist feature and removable spacer pitch doubling patterning method for pillar structures
US8023310B2 (en) * 2009-01-14 2011-09-20 Sandisk 3D Llc Nonvolatile memory cell including carbon storage element formed on a silicide layer

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