KR101425760B1 - 에칭 방법, 기판 처리 방법, 패턴 형성 방법, 반도체 소자의 제조 방법, 및 반도체 소자 - Google Patents

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Abstract

피처리 기판이 되는 실리콘 기판 상에, 플루오르 카본층을 형성한다(A). 형성된 플루오르 카본층 위에, 레지스트층을 형성한다(B). 그 후, 레지스트층에 대하여 포토레지스트에 의한 노광을 행하고, 정해진 형상으로 패터닝을 행한다(C). 정해진 형상으로 패터닝된 레지스트층을 마스크로 하여 플루오르 카본층을 에칭한다(D). 다음에, 마스크로서의 레지스트층을 제거한다(E). 그 후, 남은 플루오르 카본층을 마스크로 하여 실리콘 기판을 에칭한다(F). 플루오르 카본층의 1층만으로 반사 방지막, 및 하드 마스크로서의 기능을 구비하기 때문에, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.

Description

에칭 방법, 기판 처리 방법, 패턴 형성 방법, 반도체 소자의 제조 방법, 및 반도체 소자{ETCHING METHOD, SUBSTRATE PROCESSING METHOD, PATTERN FORMING METHOD, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, AND SEMICONDUCTOR ELEMENT}
본 발명은 에칭 방법, 기판 처리 방법, 패턴 형성 방법, 반도체 소자의 제조 방법, 및 반도체 소자에 관한 것으로, 특히, 플라즈마 처리를 이용하는 에칭 방법, 기판 처리 방법, 패턴 형성 방법, 반도체 소자의 제조 방법, 및 플라즈마 처리를 이용하여 형성되는 반도체 소자에 관한 것이다.
LSI(Large Scale Integrated circuit)나 MOS(Metal Oxide Semiconductor) 트랜지스터 등의 반도체 소자는 피처리 기판이 되는 반도체 기판(웨이퍼)에 대하여, 에칭이나 CVD(Chemical Vapor Deposition), 스퍼터링 등의 처리를 실시하여 제조된다. 에칭이나 CVD, 스퍼터링 등의 처리에 대해서는, 그 에너지 공급원으로서 플라즈마를 이용한 처리 방법, 즉 플라즈마 에칭이나 플라즈마 CVD, 플라즈마 스퍼터링 등이 있다.
여기서, 에칭 시에, 반사 방지막을 형성하여 에칭을 행하는 에칭 방법에 관한 기술이 일본 특허 공개 제2009-188403호 공보(특허문헌 1)에 개시되어 있다. 특허문헌 1에 의하면, CD(Critical Dimension)를 감소시키면서 실리콘 함유 반사 방지 코팅[ARC(Anti Reflective Coat)]층 내의 특징 부위를 에칭하는 방법이 개시되어 있다.
일본 특허 공개 제2009-188403호 공보
실리콘 기판 등의 피처리 기판에 대하여, 45 ㎚ 이하의 미세한 에칭을 함에 있어서, 하드 마스크층, 유기막층(광학적 분산층), 반사 방지막층(ARC층)의 3층을 형성하여 에칭을 행하는 경우가 있다. 이러한 구성에 따르면, 포토레지스트를 노광할 때에 필요해지는 반사 방지 성능을 확보할 수 있기 때문에, 에칭에 있어서의 LWR(Line Width Roughness) 등의 개선을 도모할 수 있다.
그러나, 에칭 공정에 있어서, 이러한 3층 구조의 마스크를 형성하는 것은 제조 공정의 증가나 재현성의 저하 등으로 연결되게 된다. 즉, 제조 비용 절감이나 처리의 신뢰성 향상의 관점에서 보면, 상기한 에칭 공정에 있어서의 3층의 형성은 반드시 바람직하지는 않다.
본 발명의 목적은 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있는 에칭 방법을 제공하는 것이다.
본 발명의 다른 목적은 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있는 기판 처리 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있는 패턴 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 처리의 신뢰성을 향상시킬 수 있고, 저렴하게 제조할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 신뢰성이 높고, 저렴하게 제조되는 반도체 소자를 제공하는 것이다.
본 발명에 따른 에칭 방법은 피처리 기판 상의 패터닝된 플루오르 카본층을 마스크로 하여, 피처리 기판을 에칭한다.
이와 같이 구성함으로써, 플루오르 카본층의 1층만으로 반사 방지막, 및 하드 마스크로서의 기능을 구비하게 된다. 그렇게 하면, 마스크 형성 공정 시에, 플루오르 카본층만 형성하면 되기 때문에, 공정수의 감소 및 재현성의 향상을 도모할 수 있다. 따라서, 이러한 에칭 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
피처리 기판과 플루오르 카본층 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층이 개재되어도 좋다.
또한, 플루오르 카본층 위에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층이 형성되어 있어도 좋다.
또한, 본 발명에 따른 기판 처리 방법은 피처리 기판을 처리하는 기판 처리 방법으로서, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여, 플루오르 카본층을 에칭해서 플루오르 카본층을 패터닝하는 플루오르 카본층 에칭 공정과, 패터닝된 플루오르 카본층을 마스크로 하여, 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
이렇게 구성함으로써, 플루오르 카본층의 1층만으로 반사 방지막, 및 하드 마스크로서의 기능을 구비하게 된다. 그렇게 하면, 마스크 형성 공정 시에, 플루오르 카본층만 형성하면 되기 때문에, 공정수의 감소 및 재현성의 향상을 도모할 수 있다. 따라서, 이러한 기판 처리 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
플루오르 카본층과 레지스트층 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층을 형성하는 공정을 포함할 수도 있다.
또한, 플루오르 카본층과 피처리 기판 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층을 형성하는 공정을 포함할 수도 있다.
패터닝 공정은 액침 노광 공정을 포함할 수도 있다.
일 실시형태로서, 노광용 광원은 ArF 엑시머 레이저를 포함하도록 구성할 수도 있다.
본 발명의 다른 국면에 있어서, 기판 처리 방법은 피처리 기판을 처리하는 기판 처리 방법으로서, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정(에치백 공정)과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과, 플루오르 카본층 에칭 공정 후에, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과, 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여, 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
실리콘 함유막은 SiO2막을 포함할 수도 있다.
또한, 하드 마스크층은 SiN막을 포함할 수도 있다.
여기서, 상기한 플루오르 카본층 형성 공정은 플라즈마 CVD에 의해 행해질 수도 있다.
또한, 플루오르 카본층 형성 공정은 마이크로파 플라즈마를 플라즈마원으로 하고, 래디얼 라인 슬롯 안테나(Radial Line Slot Antenna)에 의해 생성된 플라즈마를 이용하여 행해질 수도 있다.
또, 상기한 플루오르 카본층 형성 공정은 C5F8 가스를 이용하여 형성되도록 구성될 수도 있다.
또, 에칭은 플라즈마 에칭에 의해 행해지고, 더욱 바람직하게는, 에칭 공정은 마이크로파 플라즈마를 플라즈마원으로 하고, 래디얼 라인 슬롯 안테나에 의해 생성된 플라즈마를 이용하여 행해질 수도 있다.
본 발명의 또 다른 국면에 있어서, 패턴 형성 방법은 피처리 기판을 에칭할 때의 패턴을 형성하는 패턴 형성 방법으로서, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여, 플루오르 카본층을 에칭해서, 피처리 기판을 에칭할 때의 플루오르 카본층의 패턴을 형성하는 패턴 형성 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 패턴 형성 방법은 피처리 기판을 에칭할 때의 패턴을 형성하는 패턴 형성 방법으로서, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하여, 피처리 기판을 에칭할 때의 플루오르 카본층의 패턴을 형성하는 패턴 형성 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 반도체 소자의 제조 방법은 피처리 기판에 에칭을 행하여 제조되는 반도체 소자의 제조 방법으로서, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여, 플루오르 카본층을 에칭해서 플루오르 카본층을 패터닝하는 플루오르 카본층 에칭 공정과, 패터닝된 플루오르 카본층을 마스크로 하여, 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 반도체 소자의 제조 방법은 피처리 기판에 에칭을 행하여 제조되는 반도체 소자의 제조 방법으로서, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정(에치백 공정)과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과, 플루오르 카본층 에칭 공정 후에, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과, 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여, 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
본 발명의 또 다른 국면에 있어서, 반도체 소자는, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하고, 형성된 플루오르 카본층 위에, 레지스트층을 형성하며, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하고, 패터닝된 레지스트층을 마스크로 하여, 플루오르 카본층을 에칭해서 플루오르 카본층을 패터닝하고, 패터닝된 플루오르 카본층을 마스크로 하여 피처리 기판을 에칭함으로써 제조된다.
본 발명의 또 다른 국면에 있어서, 반도체 소자는, 피처리 기판 상에, 하드 마스크층을 형성하고, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하며, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하고, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하고, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하며, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하고, 남은 하드 마스크층을 마스크로 하여 피처리 기판을 에칭함으로써 제조된다.
또한, 본 발명의 또 다른 국면에 있어서, 에칭 방법은 피처리 기판 상의 패터닝된 마스크를 이용하여 피처리 기판을 에칭하는 에칭 방법으로서, 마스크는 193 ㎚ 부근의 파장에 대하여 90% 이상의 흡수율을 갖는다.
이러한 에칭 방법 및 기판 처리 방법에 따르면, 플루오르 카본층의 1층만으로 반사 방지막, 및 하드 마스크로서의 기능을 구비하게 된다. 그렇게 하면, 마스크 형성 공정 시에, 플루오르 카본층만 형성하면 되기 때문에, 공정수의 감소 및 재현성의 향상을 도모할 수 있다. 따라서, 이러한 에칭 방법 및 기판 처리 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
또한, 본 발명에 따른 패턴 형성 방법에 의하면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
또한, 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 처리의 신뢰성을 향상시킬 수 있고, 저렴하게 제조할 수 있다.
또한, 본 발명에 따른 반도체 소자는 신뢰성이 높고 저렴하게 제조된다.
도 1은 본 발명의 일 실시형태에 따른 에칭 방법 및 기판 처리 방법에 이용되는 플라즈마 처리 장치의 주요부를 도시하는 개략 단면도이다.
도 2는 도 1에 도시하는 플라즈마 처리 장치에 포함되는 슬롯 안테나판을 판두께 방향에서 본 도면이다.
도 3은 3층을 형성하여 피처리 기판을 에칭하는 기판 처리 방법의 대표적인 공정을 나타내는 플로우차트이다.
도 4는 3층이 형성된 실리콘 기판의 개략 단면도이다.
도 5는 반사 방지막층의 에칭이 종료된 상태의 개략 단면도이다.
도 6은 유기막층의 에칭이 종료된 상태의 개략 단면도이다.
도 7은 하드 마스크층의 에칭이 종료된 상태의 개략 단면도이다.
도 8은 유기막층을 제거한 상태의 개략 단면도이다.
도 9는 유기막층의 막 두께와 반사율과의 관계를 도시하는 그래프이다.
도 10은 플루오르 카본층을 형성하고, 피처리 기판(W)을 에칭할 때의 대표적인 처리의 공정을 나타내는 플로우차트이다.
도 11은 플루오르 카본층 등이 형성된 실리콘 기판의 개략 단면도이다.
도 12는 플루오르 카본층의 에칭이 종료된 상태의 개략 단면도이다.
도 13은 레지스트층을 제거한 상태의 개략 단면도이다.
도 14는 플루오르 카본층에 있어서, 광의 파장과 반사율, 흡수율, 전송률의 비율과의 관계를 도시하는 그래프이다.
도 15는 SiCN막에 있9어서, 광의 파장과 반사율, 흡수율, 전송률의 비율과의 관계를 도시하는 그래프이다.
도 16은 광의 파장 193 ㎚ 부근의 플루오르 카본층에 있어서의 광의 파장과 반사율 등의 비율과의 관계를 도시하는 그래프이다.
도 17은 광의 파장 193 ㎚ 부근의 SiCN막에 있어서의 광의 파장과 반사율 등의 비율과의 관계를 도시하는 그래프이다.
도 18은 플루오르 카본층을 형성하여, 피처리 기판(W)을 에칭할 때의 대표적인 처리의 공정을 나타내는 플로우차트이다.
도 19는 플루오르 카본층 등이 형성된 실리콘 기판의 개략 단면도이다.
도 20은 SiO2막의 에칭이 종료된 상태의 개략 단면도이다.
도 21은 플루오르 카본층의 에칭이 종료된 상태의 개략 단면도이다.
도 22는 SiO2막을 마스크로 하여, 하드 마스크층의 에칭이 종료된 상태의 개략 단면도이다.
이하, 본 발명의 실시형태를, 도면을 참조하여 설명한다. 우선, 본 발명의 일 실시형태에 따른 에칭 방법 및 기판 처리 방법에 이용되는 플라즈마 처리 장치의 구성 및 동작에 대해서 설명한다. 도 1은 본 발명의 일 실시형태에 따른 에칭 방법 및 기판 처리 방법에 이용되는 플라즈마 처리 장치의 구성을 개략적으로 도시하는 개략 단면도이다. 도 2는 도 1에 도시하는 플라즈마 처리 장치에 구비되는 슬롯 안테나판을 판두께 방향에서 본 도면이다.
도 1 및 도 2를 참조하면, 플라즈마 처리 장치(11)는 마이크로파를 플라즈마원으로 하는 마이크로파 플라즈마 처리 장치이다. 이 플라즈마 처리 장치(11)는 플라즈마 에칭 처리 및 플라즈마 CVD 처리를 행할 수 있다. 플라즈마 처리 장치(11)는, 그 내부에서 피처리 기판(W)에 플라즈마 처리를 행하는 처리 공간을 갖는 처리 용기(12)와, 처리 용기(12) 내에 플라즈마 처리용 가스 등을 공급하는 가스 공급부(13)와, 처리 용기(12) 내에 설치되며, 그 위에 피처리 기판(W)을 지지하는 지지대(14)와, 처리 용기(12)의 외부에 설치되며, 플라즈마 여기용의 마이크로파를 발생시키는 마이크로파 발생기(15)와, 마이크로파 발생기(15)에 의해 발생한 마이크로파를 처리 용기(12) 내에 도입하는 도파관(16) 및 동축 도파관(17)과, 동축 도파관(17)의 아래쪽 단부에 연결되어 있고, 동축 도파관(17)에 의해서 도입된 마이크로파를 직경 방향으로 전파시키는 유전체판(18)과, 유전체판(18)의 하측에 배치되어 있고, 유전체판(18)에 의해서 전파된 마이크로파를 방사하는 슬롯(긴 구멍)(19)을 복수개 갖는 슬롯 안테나판(20)과, 슬롯 안테나판(20)의 하측에 배치되어 있고, 슬롯(19)으로부터 방사된 마이크로파를 직경 방향으로 전파시키고 처리 용기(12) 내에 투과시키는 유전체창(21)과, 플라즈마 처리 장치(11) 전체를 제어하는 제어부(도시하지 않음)를 구비한다. 제어부는 가스 공급부(13)에 있어서의 가스 유량, 처리 용기(12) 내의 압력 등, 피처리 기판(W)을 플라즈마 처리하기 위한 프로세스 조건을 제어한다. 또, 이해의 용이함의 관점에서, 도 1에 있어서, 슬롯(19)의 개구 형상을 개략적으로 도시하고 있다.
처리 용기(12)는, 지지대(14)의 하측에 위치하는 바닥부(22)와, 바닥부(22)의 외주로부터 상방향으로 연장되는 측벽(23)과, 측벽(23)의 상측에 놓일 수 있도록 배치되고, 그 위에 유전체창(21)을 둘 수 있는 환형 부재(24)를 포함한다. 측벽(23)은 원통형이다. 처리 용기(12)의 바닥부(22)에는, 배기용의 배기 구멍(25)이 형성되어 있다. 처리 용기(12)의 상부측은 개구되어 있고, 처리 용기(12)의 상부측에 배치되는 유전체창(21), 및 유전체창(21)과 처리 용기(12), 구체적으로는, 처리 용기(12)를 구성하는 환형 부재(24) 사이에 개재되는 시일 부재로서의 O링(26)에 의해서, 처리 용기(12)는 밀봉 가능하게 구성되어 있다.
지지대(14)에는, RF(Radio Frequency) 바이어스용의 고주파 전원(27)이 매칭 유닛(28)을 통해 지지대(14) 내의 전극에 전기적으로 접속되어 있다. 이 고주파 전원(27)은 피처리 기판(W)에 주입되는 이온의 에너지를 제어하기에 적합한 일정한 주파수, 예컨대 13.56 ㎒의 고주파를 정해진 파워에서 출력한다. 매칭 유닛(28)은 고주파 전원(27)측의 임피던스와, 주로 전극, 플라즈마, 처리 용기(12)와 같은 부하측의 임피던스를 정합시키기 위한 정합기를 수용하고 있고, 이 정합기 내에 자기(自己) 바이어스 생성용의 블로킹 콘덴서가 포함되어 있다. 또한, 도시하지는 않지만, 지지대(14)는 피처리 기판(W)을 지지하는 지지 기구나 온도 조절을 행하는 온도 조절 기구를 구비하고 있어도 좋다.
가스 공급부(13)는 피처리 기판(W)의 중앙을 향하여 가스를 공급하는 가스 공급구(31)를 갖는 센터 가스 공급부(32)와, 원환 형상의 중공형 부재(33)로 구성되어 있고, 직경 방향 내측을 향하여 가스를 공급하는 가스 공급구(34)를 갖는 아우터 가스 공급부(35)를 포함한다.
센터 가스 공급부(32) 및 아우터 가스 공급부(35)는 각각, 처리 용기(12) 밖으로부터 처리 용기(12) 내에 플라즈마 처리용 가스 등을 공급한다. 가스 공급구(31, 34)로부터 공급되는 가스의 각각의 유동 방향에 대해서는, 도 1에서의 화살표 F1 및 F2로 표시하고 있다. 또, 센터 가스 공급부(32) 및 아우터 가스 공급부(35)로부터 공급되는 가스의 유량비 등에 대해서는, 임의로 선택이 가능하고, 예컨대 센터 가스 공급부(32)로부터의 가스의 공급을 전혀 없게 하여, 아우터 가스 공급부(35)로부터만 처리 용기(12) 내에 가스를 공급하는 것도 가능하다.
마이크로파 정합기(36)를 갖는 마이크로파 발생기(15)는 중심 도체(37) 및 외주 도체(38)로 구성되는 동축 도파관(17) 및 모드 변환기(39)를 통해, 마이크로파를 도입하는 도파관(16)의 상류측에 접속되어 있다. 동축 도파관(17)을 구성하고, 모두 원통형인 중심 도체(37) 및 외주 도체(38)는 직경 방향의 중심을 일치시키고, 중심 도체(37)의 외경면과, 외주 도체(38)의 내경면 사이에 간격을 두도록 하여, 도 1에서의 지면 상하 방향으로 연장되게 배치된다. 예컨대, 마이크로파 발생기(15)에서 발생시킨 TE 모드의 마이크로파는 도파관(16)을 통과하여, 모드 변환기(39)에 의해 TEM 모드로 변환되어, 동축 도파관(17)을 전파한다. 마이크로파 발생기(15)에서 발생시키는 마이크로파의 주파수로서는, 예컨대 2.45 ㎓가 선택된다.
슬롯 안테나판(20)은 박판의 원판형이다. 슬롯 안테나판(20)의 판두께 방향의 양면은 각각 평평하다. 슬롯 안테나판(20)에는, 판두께 방향으로 관통하는 슬롯(19)이 복수개 형성되어 있다. 슬롯(19)은 한쪽 방향으로 긴 제1 슬롯(41)과, 제1 슬롯(41)과 직교하는 방향으로 긴 제2 슬롯(42)이 인접하여 한 쌍이 되도록 형성되어 있다. 구체적으로는, 인접하는 2개의 슬롯(41, 42)이 한 쌍이 되고, 간격을 두어 직교하도록 배치되게 구성되어 있다. 즉, 슬롯 안테나판(20)은 한 방향으로 연장되는 제1 슬롯(41) 및 그 한 방향에 대하여 수직 방향으로 연장되는 제2 슬롯(42)으로 구성되는 슬롯쌍(43)을 갖는 구성이다. 또, 슬롯쌍(43)의 일례에 대해서는, 도 2에 있어서 점선으로 표시하는 영역에서 도시하고 있다.
형성된 슬롯쌍(43)은 내주측에 배치되는 내주측 슬롯쌍군(44)과, 외주측에 배치되는 외주측 슬롯쌍군(45)으로 크게 구별된다. 내주측 슬롯쌍군(44)에 있어서, 7쌍의 슬롯쌍(43)은 각각, 둘레 방향으로 등간격으로 배치되어 있다. 외주측 슬롯쌍군(45)에 있어서, 28쌍의 슬롯쌍(43)은 각각, 둘레 방향으로 등간격으로 배치되어 있다. 슬롯 안테나판(20)의 직경 방향의 중앙에도, 관통 구멍(46)이 형성되어 있다. 슬롯 안테나판(20)은 직경 방향의 중심(47)을 중심으로 한 회전 대칭성을 갖는다.
유전체창(21)은 대략 원판형이고 정해진 판두께를 갖는다. 유전체창(21)은 유전체로 구성되어 있고, 유전체창(21)의 구체적인 재질로서는, 석영이나 알루미나 등을 들 수 있다. 유전체창(21)은 도 1에 있어서의 하측을 환형 부재(24) 위에 놓도록 하여 플라즈마 처리 장치(11)에 기밀하게 부착되어 구비된다. 유전체창(21) 중, 플라즈마 처리 장치(11)에 구비될 때에 플라즈마를 생성하는 측이 되는 하면(48)의 직경 방향 외측 영역에는, 환형상으로 이어지며, 유전체창(21)의 판두께 방향 내측, 여기서는, 도 1에 있어서의 지면 상방향을 향하여 테이퍼형상으로 오목한 유전체창 오목부(49)가 형성되어 있다. 이 유전체창 오목부(49)에 의해, 유전체창(21)의 직경 방향 외측 영역에 있어서, 유전체창(21)의 두께를 연속적으로 변화시키는 영역을 형성하여, 플라즈마를 생성하는 다양한 프로세스 조건에 적합한 유전체창(21)의 두께를 갖는 공진 영역을 형성할 수 있다. 그렇게 하면, 다양한 프로세스 조건에 따라서, 유전체창(21)의 하부 영역에서의 플라즈마의 높은 안정성을 확보할 수 있다.
마이크로파 발생기(15)에 의해 발생한 마이크로파는 동축 도파관(17)을 통과하여 유전체판(18)에 전파되고, 슬롯 안테나판(20)에 형성된 복수의 슬롯(19)으로부터 유전체창(21)에 방사된다. 유전체창(21)을 투과한 마이크로파는 유전체창(21)의 바로 아래에 전계를 생기게 하여, 처리 용기(12) 내에 플라즈마를 생성시킨다. 유전체창(21)의 바로 아래에서 생성된 플라즈마는 유전체창(21)으로부터 멀어지는 방향, 즉 지지대(14)를 향하는 방향으로 확산해 나간다. 그리고, 지지대(14)에 배치된 피처리 기판(W)을 포함하는 플라즈마 확산 영역에서, 피처리 기판(W)에 대한 플라즈마 에칭 처리 등의 플라즈마 처리를 행한다. 플라즈마 처리 장치(11)에 있어서 처리에 제공되는 마이크로파 플라즈마는 상기한 구성의 슬롯 안테나판(20) 및 유전체창(21)을 포함하는 래디얼 라인 슬롯 안테나(Radial Line Slot Antenna)에 의해 생성된다. 이러한 플라즈마 처리 장치(11)에 따르면, 비교적 낮은 전자 온도 및 비교적 높은 전자 밀도로 플라즈마 처리를 행할 수 있기 때문에, 처리 시에 피처리 기판(W)에 대한 플라즈마 손상을 억제하고, 고속으로 처리를 행할 수 있다.
여기서, 실리콘 기판 등의 피처리 기판에 대하여, 45 ㎚ 이하의 미세한 에칭을 하기 위해서, 하드 마스크층, 유기막층(광학적 분산층), 반사 방지막층[ARC(Anti Reflective Coating)층]의 3층을 형성하여 에칭을 행하는 방법이 있다. 여기서, 3층을 형성하여 피처리 기판을 에칭하는 방법에 대해서, 간단히 설명한다.
도 3은 이 경우에 있어서의 기판 처리 방법의 대표적인 공정을 나타내는 플로우차트이다. 도 4는 3층이 형성된 실리콘 기판의 개략 단면도이다. 도 3 및 도 4를 참조하면, 우선, 피처리 기판으로서의 실리콘 기판(51) 상에, 하드 마스크층(52)을 형성한다[도 3의 (A)]. 하드 마스크층(52)은, 예컨대 SiN막으로 구성된다. 다음에, 형성된 하드 마스크층(52) 위에, 유기막층(53)을 비교적 두껍게 형성한다. 구체적으로는, 그 재질에도 따르지만, 충분한 반사 방지 성능을 확보하기 위해서, 200 ㎚ 정도의 두께의 유기막층(53)을 형성한다[도 3의 (B)]. 다음에, 형성된 유기막층(53) 위에, 반사 방지막(ARC)층(54)을 수십 ㎚ 정도 형성한다[도 3의 (C)]. 반사 방지막층(54)은, 예컨대 실리콘(Si)을 포함하는 막, 구체적으로는, Si-ARC라고 불리는 막으로 구성된다. 형성하는 반사 방지막층(54)의 두께에 대해서도, 그 재질에 따르지만, 대략 40 ㎚ 정도이다. 여기까지의 공정이 3층 마스크의 형성 공정이다. 또, 유기막층(53) 및 반사 방지막층(54)은 포토레지스트를 패터닝할 때, 노광광의 반사를 억제하는 막이 된다. 반사를 방지하기 위해서는, 상기한 정도의 비교적 두꺼운 막이 필요하다.
다음에, 반사 방지막층(54) 위에 레지스트층(55)을 형성한다[도 3의 (D)]. 그 후, 광원(도시하지 않음)을 이용해서, 정해진 형상이 되도록 노광·현상을 행하여, 레지스트층(55)을 패터닝한다[도 3의 (E)]. 레지스트층(55)의 패터닝까지 한 상태가 도 4에 도시하는 상태이다.
그 후, 패터닝된 레지스트층(55)을 마스크로 하여, 반사 방지막층(54)을 에칭한다[도 3의 (F)]. 도 5는 반사 방지막층(54)의 에칭이 종료된 상태의 개략 단면도이다. 반사 방지막층(54)의 에칭이 종료된 후, 유기막층(53)을 에칭한다[도 3의 (G)]. 유기막층(53)의 에칭 시에, 레지스트층(55)도 에칭되어 제거된다. 도 6은 유기막층(53)의 에칭이 종료된 상태의 개략 단면도이다.
그 후, 남은 유기막층(53)을 마스크로 하여, 하드 마스크층(52)을 에칭한다[도 3의 (H)]. 도 7은 하드 마스크층(52)의 에칭이 종료된 상태의 개략 단면도이다. 다음에, 유기막층(53)을 제거하고, 남은 하드 마스크층(52)을 마스크로 하여, 실리콘 기판(51)을 에칭한다. 이와 같이 하여, 실리콘 기판(51)을 에칭한다. 도 8은 유기막층(53)을 제거한 상태의 개략 단면도이다.
이러한 3층 마스크를 이용한 에칭 방법은 이하의 점에서 불리하다. 우선, 유기막층에 대해서는, 상기한 바와 같이, 비교적 두껍게 형성해야 한다. 도 9는 유기막층 상에 약 30 ㎚ 정도의 Si-ARC를 적층했을 때의 유기막의 막 두께와, 193 ㎚의 파장의 광을 조사한 경우의 광의 반사율과의 관계를 도시하는 그래프이다. 종축은 광의 반사율(비율)을 나타내고, 횡축은 유기막의 막 두께(㎚)를 나타낸다.
도 9를 참조하면, 유기막층 100 ㎚ 정도까지는, 유기막층이 얇아짐에 따라 광의 반사율은 높아진다. 따라서, 노광 시의 광의 반사를 충분히 작게 하기 위해서는, 적어도 유기막층을 100 ㎚ 이상으로 할 필요가 있다. 이러한 두꺼운 막의 형성은 스루풋의 향상이란 관점에서도 불리하다. 즉, 단순히 유기막층을 얇게 하여, 막 두께에 기인하는 스루풋의 향상을 도모하는 것은 곤란하다.
또한, 형성된 3개 층에 대하여, 각각 에칭할 필요가 있지만, 각각의 층에 대하여 에칭에 있어서의 선택성을 갖게 할 필요가 있다. 또한, 이러한 상이한 재료를 이용한 층의 형성은, 에칭 프로세스의 재현성의 저하로 연결되고, 공정수의 증대를 초래한다. 또한, 이러한 상이한 층을 동일한 플라즈마 처리 장치를 이용하여 에칭하는 것은 곤란하며, 필연적으로 플라즈마 처리 장치의 수의 증가로 연결됨으로써 제조 비용의 상승으로 이어지는 것도 생각할 수 있다.
따라서, 상기 플라즈마 처리 장치(11)를 이용하여, 플루오르 카본층을 형성하여 에칭하는 방법에 대해서 설명한다. 도 10은 도 1에 도시하는 플라즈마 처리 장치(11)를 이용하여 플루오르 카본층을 형성하고, 피처리 기판(W)을 에칭할 때의 대표적인 처리의 공정을 나타내는 플로우차트이다. 또한, 도 11은 플루오르 카본층 등이 형성된 실리콘 기판의 개략 단면도이다.
도 10 및 도 11을 참조하면, 우선, 피처리 기판이 되는 실리콘 기판(56) 상에, 플루오르 카본층(57)을 형성한다[도 10의 (A)]. 이 경우, 상기한 플라즈마 처리 장치(11)를 이용하여, 플라즈마 CVD 처리에 의해, 실리콘 기판(56) 상에 플루오르 카본층(57)을 형성한다. 이 경우, 예컨대 플라즈마 여기용으로서 Ar 가스 등의 희가스를 이용하여, 플루오르 카본층을 형성하는 성막 가스로서, 플루오르 카본 가스, 예컨대 C5F8 가스를 이용한다. 즉, 이들과 같은 가스를 포함하는 혼합 가스를, 상기한 플라즈마 처리 장치(11)에 구비되는 가스 공급부(13)로부터 공급하여, 플라즈마 CVD 처리를 행한다.
다음에, 플루오르 카본층(57) 위에, 도포 현상 장치에 의해 레지스트층(58)을 형성한다[도 10의 (B)]. 그 후, 레지스트층(58)에 대하여 노광·현상을 행하여, 정해진 형상으로 패터닝을 행한다[도 10의 (C)]. 이 경우, 액침 노광에 의해 행해도 좋다. 이 경우의 레지스트층(58)의 하층에 위치하는 플루오르 카본층(57)은 반사 방지막층으로서의 기능을 갖는다. 레지스트층(58)의 패터닝까지 행한 상태가 도 11에 도시하는 상태이다.
다음에, 정해진 형상으로 패터닝된 레지스트층(58)을 마스크로 하여, 플루오르 카본층(57)을 에칭한다[도 10의 (D)]. 에칭 조건의 일례를 설명한다. 마이크로파 파워 2500 W, 바이어스 파워(주파수 13.56 ㎒)를 150 W(300 ㎜ 웨이퍼, 단위면적 당 0.21 W/㎠)로 하고, 에칭 가스로서, 아르곤(Ar) 가스, 브롬화수소(HBr) 가스, 산소(O2) 가스를 Ar/HBr/O2=1000 sccm/500 sccm/20 sccm로 하며, 처리 용기 내의 압력을 20 mTorr(2.66 Pa), 피처리 기판의 지지대의 온도를 20℃로 하여 에칭을 행한다. 에칭 가스로서, HBr 대신에, Cl2나 CHF3, CH2F2, CH3F를 이용해도, 조건을 조정함으로써 에칭을 행할 수 있다.
도 12는 플루오르 카본층(57)의 에칭이 종료된 상태의 개략 단면도이다. 그리고, 마스크로서의 레지스트층(58)을 제거한다[도 10의 (E)]. 도 13은 레지스트층(58)을 제거한 상태의 개략 단면도이다. 그 후, 남은 플루오르 카본층(57)을 마스크로 하여, 실리콘 기판(56)을 에칭한다[도 10의 (F)]. 이 경우, 플루오르 카본층(57)은 하드 마스크층으로서 기능한다. 이와 같이 하여, 실리콘 기판(56)을 에칭한다.
즉, 본 발명의 일 실시형태에 따른 기판 처리 방법은, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여, 플루오르 카본층을 에칭하는 플루오르 카본층 에칭 공정과, 에칭된 플루오르 카본층을 마스크로 하여 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
또한, 본 발명의 일 실시형태에 따른 에칭 방법은 피처리 기판 상의 패터닝된 플루오르 카본층을 마스크로 하여, 피처리 기판을 에칭한다.
이러한 에칭 방법 및 기판 처리 방법에 따르면, 플루오르 카본층의 1층만으로 반사 방지막, 및 하드 마스크로서의 기능을 구비하게 된다. 그렇게 하면, 마스크 형성 공정 시에, 플루오르 카본층만 형성하면 되기 때문에, 공정수의 감소 및 재현성의 향상을 도모할 수 있다. 따라서, 이러한 에칭 방법 및 기판 처리 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
또한, 본 발명의 일 실시형태에 따른 패턴 형성 방법은 피처리 기판을 에칭할 때의 패턴을 형성하는 패턴 형성 방법으로서, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여 플루오르 카본층을 에칭해서, 피처리 기판을 에칭할 때의 플루오르 카본층의 패턴을 형성하는 패턴 형성 공정을 포함한다.
이러한 패턴 형성 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
또한, 본 발명의 일 실시형태에 따른 반도체 소자의 제조 방법은, 피처리 기판에 에칭을 행하여 제조되는 반도체 소자의 제조 방법으로서, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 형성된 플루오르 카본층 위에, 레지스트층을 형성하는 레지스트층 형성 공정과, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하는 패터닝 공정과, 패터닝된 레지스트층을 마스크로 하여 플루오르 카본층을 에칭하는 플루오르 카본층 에칭 공정과, 에칭된 플루오르 카본층을 마스크로 하여 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
이러한 반도체 소자의 제조 방법에 의하면, 처리의 신뢰성을 향상시킬 수 있고, 저렴하게 제조할 수 있다.
또한, 본 발명의 일 실시형태에 따른 반도체 소자는, 피처리 기판 상에 플루오르 카본(CFx: x는 임의의 수)층을 형성하고, 형성된 플루오르 카본층 위에, 레지스트층을 형성하며, 형성된 레지스트층을 패터닝하여 정해진 형상으로 하고, 패터닝된 레지스트층을 마스크로 하여 플루오르 카본층을 에칭하고, 에칭된 플루오르 카본층을 마스크로 하여 피처리 기판을 에칭함으로써 제조된다.
이러한 반도체 소자는 신뢰성이 높고, 저렴하게 제조된다.
여기서, 플루오르 카본층의 하드 마스크로서의 기능에 대해서 간단하게 설명하면, 이하와 같다. 즉, 플루오르 카본층은 치밀하며, Si-ARC막이나 유기막보다도 비교적 단단한 막이다. 따라서, 하드 마스크로서 충분한 기능을 갖는다. 또한, 이러한 비교적 단단한 플루오르 카본층을 이용하면, 에칭에 있어서의 선택비의 향상을 도모할 수도 있다.
또한, 플루오르 카본층은 내열성도 양호하다. 따라서, 열수축 등의 영향을 작게 할 수 있어 고정밀도의 에칭을 행할 수 있다.
플루오르 카본층의 반사 방지막으로서의 기능에 대해서 간단히 설명하면, 이하와 같다. 도 14는 플루오르 카본층에 있어서, 광의 파장과 반사율, 흡수율, 투과율의 비율과의 관계를 도시하는 그래프이다. 또한, 참고로, SiCN막의 경우도 도시한다. 도 15는 SiCN막에 있어서, 광의 파장과 반사율 등의 비율과의 관계를 도시하는 그래프이다.
도 16은 광(ArF)의 파장 193 ㎚ 부근의 플루오르 카본층에 있어서의 광의 파장과 반사율 등의 비율과의 관계를 도시하는 그래프이다. 도 17은 광(ArF)의 파장 193 ㎚ 부근의 SiCN막에 있어서의 광의 파장과 반사율 등의 비율과의 관계를 도시하는 그래프이다. 도 14∼도 17에 있어서, 종축은 반사율, 흡수율, 투과율의 비율을 나타내고, 횡축은 광의 파장(㎚)을 나타낸다.
도 14∼도 17을 참조하여, 플루오르 카본층의 경우, 193 ㎚ 부근에서의 반사율은 매우 낮으며, 0에 가까운 값이다. 또한, 193 ㎚에서의 흡수율은 0.9, 즉 90%를 초과하는 것으로, 거의 반사하지 않고 광을 흡수하는 것을 알 수 있다. 즉, 플루오르 카본층은 반사 방지 효과를 갖는 것을 파악할 수 있다. 본 발명의 일 실시형태에 따른 에칭 방법은 피처리 기판 상의 패터닝된 마스크를 이용하여 피처리 기판을 에칭하는 에칭 방법으로서, 마스크는 193 ㎚ 부근의 파장에 대하여 90% 이상의 흡수율을 갖는다. 또, SiCN막의 경우, 193 ㎚ 부근에서의 반사율은 0.2를 조금 하회하는 정도이다. 또한, 193 ㎚ 부근에서의 흡수율은 0.8 정도이다.
또한, 반사율에 관해서는, 193 ㎚의 근변의 파장에서의 반사율도 중요하지만, 플루오르 카본층의 경우는 192 ㎚, 194 ㎚와 같은 파장에서의 반사율 등도 193 ㎚에서의 반사율 등과 거의 동등하다.
신뢰성의 향상에 대해서 구체적으로 말하면, 미세한 에칭 공정에 있어서, LWR(Line Width Roughness)를 향상시킨 에칭을 행할 수 있다. LWR에 대해서 설명하면, 도 11∼도 13을 다시 참조하여, 레지스트층(58)의 패터닝에 있어서는, 점 59a, 59b로 표시하는 부분은 지면의 표리 방향으로 똑바르게 연장되는 경계선으로서 형성되고, 점 59a, 59b로 표시하는 부분이 나타내는 경계선의 간격은 지면의 표리 방향에 있어서 일정한 폭이 되는 것이 이상적이다. 이 경계선에 기초하여 에칭에 의해 형성되는 점 60a, 60b로 표시하는 부분에서 형성되는 경계선에 대해서도, 지면의 표리 방향으로 똑바르게 연장되어, 그 간격이 지면의 표리 방향에 있어서 일정한 폭이 되는 것이 이상적이다. 그러나, 에칭 횟수가 증가하거나, 에칭 대상으로서의 막이 두껍게 됨에 따라서, 경계선이 만곡하거나, 지면의 표리 방향의 각 위치에서의 폭이 크게 상이하게 되어, 이 LWR 특성은 열화된다. 그러나, 상기한 플루오르 카본층을 형성하여 에칭하는 방법에 따르면, 1층만 형성해도 된다는 것 외에, 그 두께를 얇게 할 수 있다는 관점에서 에칭 후의 이 LWR이 양호해진다.
또한, 이러한 플루오르 카본층을 형성하는 기판 처리 방법은 물론 일반적인 노광에 대해서도 적용할 수 있지만, 액침 노광에 적용하는 것이 유리하다. 이 경우의 액침 노광에 대해서 간단히 설명하면, 이하와 같다. 예컨대, 패터닝을 행하기 전의 레지스트층(58)과, 레지스트층(58)의 상측으로서, 레지스트층(58)에 근접한 위치에 설치되는 노광용 광원(도시하지 않음) 사이에, 초순수를 개재시킨다. 그리고, 광원을 이용해 노광을 행하여, 레지스트층을 패터닝한다. 이러한 액침 노광을 행하면, 통상의 노광을 행하는 것보다도 미세한 레지스트 패턴을 형성할 수 있다. 이 경우, 플루오르 카본층은 소수성을 갖기 때문에, 상기한 액침 노광 시에 매우 유리하다. 즉, 액침 노광 시에 초순수를 개재시킬 때에, 막 중에 초순수가 침투하여 마스크 형상이 변형된다는 우려가 작고, 양호한 패턴을 형성할 수 있다.
또, 상기한 플루오르 카본층 외에, 밀착성이나 에칭 형상의 관점에서, 플루오르 카본층의 상하층에 SiCN막을 형성하고, 플루오르 카본층과 SiCN막을 적층 구조로 해도 좋다. 또한, SiCN막과 동등한 흡수율 등을 나타내는 SiCO막이나 비정질 카본(α-C)막을, 그 상하층에 형성하고, 적층 구조로 해도 좋다. 구체적으로는, 플루오르 카본층과 레지스트층 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층을 형성하는 공정을 포함하도록 해도 좋고, 플루오르 카본층과 피처리 기판 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층을 형성하는 공정을 포함하도록 해도 좋다. 즉, 피처리 기판과 플루오르 카본층 사이에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층이 개재되게 해도 좋고, 플루오르 카본층 위에, SiCN층, SiCO층 및 비정질 카본층 중 적어도 어느 하나의 층을 형성해도 좋다. 물론, 플루오르 카본층의 상하에 이러한 막을 형성하여, 적층 구조로 해도 좋다. 이러한 SiCN막, SiCO막, 및 비정질 카본막은, 예컨대 에칭 시에 스토퍼막으로서 이용할 수 있다. 이러한 SiCN막, SiCO막, 및 비정질 카본막에 대해서는, 막의 밀착성을 향상시키기 위해서, 성막 전에 약액 처리나 플라즈마 처리 등의 표면 처리를 행해도 좋다. 레지스트를 형성하기 전에, 소수성의 플루오르 카본층 등의 표면과 형성할 레지스트 사이의 밀착성을 향상시키기 위해서, N2 플라즈마에 의해 처리하거나, 약액에 의해 처리할 수도 있다.
다음에, 이러한 막, 즉 플루오르 카본층을, 더블 패터닝의 코어재에 적용한 경우에 대해서 설명한다. 도 18은 이 경우의 처리의 흐름을 나타내는 플로우차트이다. 또한, 도 19는 플루오르 카본층 등이 형성된 실리콘 기판의 개략 단면도이다.
도 18 및 도 19를 참조하면, 우선, 피처리 기판이 되는 실리콘 기판(61)에, 하드 마스크층(62)을 형성한다[도 18의 (A)]. 그리고, 형성된 하드 마스크층(62) 위에, 플루오르 카본층(63)을 형성한다[도 18의 (B)]. 그리고, 형성된 플루오르 카본층(63)에 대하여, 에칭을 행하여, 정해진 형상으로 패터닝을 행한다[도 18의 (C)]. 패터닝된 플루오르 카본층(63) 및 플루오르 카본층(63)의 사이에 노출되는 하드 마스크층(62)을 덮도록, 실리콘 함유막층으로서의 SiO2 스페이서층(64)을 형성한다[도 18의 (D)].
그 후, 플루오르 카본층(63)의 측벽(65)측에 위치하는 SiO2 스페이서층(64)은 남기고, 플루오르 카본층(63)의 상측에 형성된 SiO2 스페이서층(64) 및 하드 마스크층(62)의 상측에 형성된 SiO2 스페이서층(64)은 제거하도록, SiO2층을 에칭한다[도 18의 (E)]. 도 20은 SiO2층의 에칭이 종료된 상태의 개략 단면도이다.
그 후, 남은 SiO2층의 사이에 위치하는 플루오르 카본층(63)을 제거하도록 에칭을 행한다[도 18의 (F)]. 그렇게 하면, 에칭 후에 남은 플루오르 카본층(63)의 측벽(65)측에 형성된 SiO2 스페이서층(64)만이 하드 마스크층(62) 위에 남게 된다. 도 21은 플루오르 카본층의 에칭이 종료된 상태의 개략 단면도이다.
이 남은 SiO2 스페이서층(64)을 마스크로 하여 하드 마스크층(62)을 에칭한다[도 18의 (G)]. 도 22는 SiO2 스페이서층(64)을 마스크로 하여 하드 마스크층(62)의 에칭이 종료된 상태의 개략 단면도이다. 그리고, 남은 하드 마스크층(62)을 마스크로 하여 실리콘 기판(61)을 에칭한다[도 18의 (H)].
즉, 본 발명의 다른 실시형태에 따른 기판 처리 방법은, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과, 플루오르 카본층 에칭 공정 후에, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과, 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
SiO2막은 고온에서 형성하면, 단단하고 치밀해지기 때문에, 높은 선택비를 유지하여, 설계 형상대로 에칭하는 것이 가능하다. 여기서, 플루오르 카본막을 이용하면, 400℃ 정도의 내열성이 있기 때문에, 비교적 고온에서 SiO2막을 형성할 수 있다. 이러한 비교적 고온에서의 SiO2막의 형성에 관한 기술에 대해서는, 국제 특허 공개 공보 WO2009/139485에 개시되어 있다. 또한, 플루오르 카본막은 열수축의 값도 작기 때문에, 코어재로서의 플루오르 카본을 에칭할 때에도, 응력에 의해서 플루오르 카본층의 측벽측 패턴(스페이서)이 코어재측으로 인장되어 쓰러지는 것도 억제된다. 따라서, 그 후의 에칭 처리도 정확하게 할 수 있다.
더블 패터닝의 코어재로서, 플루오르 카본층 대신에, 예컨대 레지스트 등의 유기막을 이용한 경우, 일반적으로 내열성이 낮다. 그렇게 하면, 후에 형성되는 SiO2막에 대해서도 저온에서 형성해야 한다. 그렇게 하면, 남은 SiO2 스페이서가 하드 마스크층의 에칭 시에 쓰러지거나, 에칭에 있어서의 선택비가 작아지거나, 설계대로 에칭을 행할 수 없게 될 우려가 있다.
또한, 본 발명의 일 실시형태에 따른 패턴 형성 방법은, 피처리 기판을 에칭할 때의 패턴을 형성하는 패턴 형성 방법으로서, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하여, 피처리 기판을 에칭할 때의 플루오르 카본층의 패턴을 형성하는 패턴 형성 공정을 포함한다.
이러한 패턴 형성 방법에 따르면, 처리의 신뢰성을 향상시킬 수 있고, 비용을 저렴하게 할 수 있다.
또한, 본 발명의 다른 실시형태에 따른 반도체 소자의 제조 방법은, 피처리 기판에 에칭을 행하여 제조되는 반도체 소자의 제조 방법으로서, 피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과, 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과, 플루오르 카본층 형성 공정 후에, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과, 실리콘 함유막 형성 공정 후에, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과, 실리콘 함유막 에칭 공정 후에, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과, 플루오르 카본층 에칭 공정 후에, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과, 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여, 피처리 기판을 에칭하는 피처리 기판 에칭 공정을 포함한다.
이러한 반도체 소자의 제조 방법에 따르면, 에칭 처리의 신뢰성을 향상시킬 수 있고, 저렴하게 제조할 수 있다.
또한, 본 발명의 다른 실시형태에 따른 반도체 소자는, 피처리 기판 상에, 하드 마스크층을 형성하고, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하며, 형성된 플루오르 카본층 및 플루오르 카본층의 사이에 노출되는 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하고, 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 플루오르 카본층의 상측 및 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하고, 측벽 사이에 위치하는 플루오르 카본층을 제거하도록 에칭을 행하며, 남은 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하고, 남은 하드 마스크층을 마스크로 하여 피처리 기판을 에칭함으로써 제조된다.
이러한 반도체 소자는 신뢰성이 높고, 저렴하게 제조된다.
또, 상기 실시형태에서는, 하드 마스크층을 SiN막으로 했지만, 이것에 한정되지 않고, 다른 막이라도 좋다.
또, 상기 실시형태에서는, 피처리 기판을 실리콘 기판으로 했지만, 이것에 한정되지 않고, 예컨대 피처리 기판, 즉 처리의 대상물을 층간막으로 하여도 좋다.
또한, 상기 실시형태에서는, 플루오르 카본층의 형성에 있어서, 플라즈마 CVD[PE(Plasma Enhanced)-CVD]에 의해 형성하는 것으로 했지만, 이것에 한정되지 않고, 다른 CVD법을 이용하여 플루오르 카본층을 형성하는 것으로 해도 좋다.
또, 상기 실시형태에서는, C5F8 가스를 이용하여 플라즈마 CVD 처리를 행하는 것으로 했지만, 이것에 한정되지 않고, CF4, C2F6, C4F8 등, CyFz(y, z는 각각 임의의 수)로 표기되는 플루오르 카본계 가스를 적용하는 것으로 해도 좋다.
또한, 여기서, 전술한 바와 같이 플라즈마 에칭에 있어서의 에칭 가스로서는, O(산소), Br(브롬), Cl(염소), F(불소), N(질소) 중 어느 하나의 원소를 포함하는 에칭 가스와, 플라즈마 생성용의 Ar 등의 희가스를 혼합한 것을 이용할 수 있다.
또한, 상기 실시형태에서는, 슬롯 안테나판을 이용한 래디얼 라인 슬롯 안테나에 의한 마이크로파에 의해 플라즈마 처리를 행하는 것으로 했지만, 이것에 한정되지 않고, 빗형의 안테나부를 갖는 마이크로파 플라즈마 처리 장치나 슬롯으로부터 마이크로파를 방사하여 표면파 플라즈마를 생성하는 마이크로파 플라즈마 처리 장치를 이용해도 좋다. 또한, 마이크로파를 이용한 플라즈마 처리에 한정되지 않고, 예컨대, 평행 평판형 플라즈마, ICP(Inductively-Coupled Plasma), ECR(Electron Cyclotron Resonance) 플라즈마 등, 다른 플라즈마를 이용할 수도 있다.
이상, 도면을 참조하여 본 발명의 실시형태를 설명했지만, 본 발명은 도시한 실시형태의 것에 한정되지 않는다. 도시한 실시형태에 대하여, 본 발명과 동일한 범위 내에서, 혹은 균등한 범위 내에서, 다양한 수정이나 변형을 가하는 것이 가능하다.
11 : 플라즈마 처리 장치 12 : 처리 용기
13 : 가스 공급부 14 : 지지대
15 : 마이크로파 발생기 16 : 도파관
17 : 동축 도파관 18 : 유전체판
19, 41, 42 : 슬롯 20 : 슬롯 안테나판
21 : 유전체창 22 : 바닥부
23 : 측벽 24 : 환형 부재
25 : 배기 구멍 26 : O링
27 : 고주파 전원 28 : 매칭 유닛
31,34 : 가스 공급구 32 : 센터 가스 공급부
33 : 중공형 부재 35 : 아우터 가스 공급부
36 : 마이크로파 정합기 37 : 중심 도체,
38 : 외주 도체 39 : 모드 변환기,
43 : 슬롯쌍 44 : 내주측 슬롯쌍군
45 : 외주측 슬롯쌍군 46 : 관통 구멍
47 : 중심 48 : 하면
49 : 유전체창 오목부 51, 56, 61 : 실리콘 기판
52,62 : 하드 마스크층 53 : 유기막층
54 : 반사 방지막층 55,58 : 레지스트층
57, 63 : 플루오르 카본층 59a, 59b, 60a, 60b : 점
64 : SiO2막 65 : 측벽

Claims (22)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 피처리 기판을 처리하는 기판 처리 방법에 있어서,
    피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과,
    상기 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과,
    상기 플루오르 카본층 형성 공정 후에, 형성된 상기 플루오르 카본층 및 상기 플루오르 카본층의 사이에 노출되는 상기 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과,
    상기 실리콘 함유막 형성 공정 후에, 상기 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 상기 플루오르 카본층의 상측 및 상기 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과,
    상기 실리콘 함유막 에칭 공정 후에, 상기 측벽 사이에 위치하는 상기 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과,
    상기 플루오르 카본층 에칭 공정 후에, 남은 상기 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과,
    상기 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여 상기 피처리 기판을 에칭하는 피처리 기판 에칭 공정
    을 포함하는 기판 처리 방법.
  10. 제9항에 있어서, 상기 실리콘 함유막은 SiO2막을 포함하는 것인 기판 처리 방법.
  11. 제9항에 있어서, 상기 하드 마스크층은 SiN막을 포함하는 것인 기판 처리 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 피처리 기판을 에칭할 때의 패턴을 형성하는 패턴 형성 방법에 있어서,
    피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과,
    상기 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과,
    상기 플루오르 카본층 형성 공정 후에, 형성된 상기 플루오르 카본층 및 상기 플루오르 카본층의 사이에 노출되는 상기 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과,
    상기 실리콘 함유막 형성 공정 후에, 상기 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 상기 플루오르 카본층의 상측 및 상기 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과,
    상기 실리콘 함유막 에칭 공정 후에, 상기 측벽 사이에 위치하는 상기 플루오르 카본층을 제거하도록 에칭을 행하여, 피처리 기판을 에칭할 때의 플루오르 카본층의 패턴을 형성하는 패턴 형성 공정
    을 포함하는 패턴 형성 방법.
  18. 삭제
  19. 피처리 기판에 에칭을 행하여 제조되는 반도체 소자의 제조 방법에 있어서,
    피처리 기판 상에, 하드 마스크층을 형성하는 하드 마스크층 형성 공정과,
    상기 하드 마스크층 형성 공정 후에, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하는 플루오르 카본층 형성 공정과,
    상기 플루오르 카본층 형성 공정 후에, 형성된 상기 플루오르 카본층 및 상기 플루오르 카본층의 사이에 노출되는 상기 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하는 실리콘 함유막 형성 공정과,
    상기 실리콘 함유막 형성 공정 후에, 상기 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 상기 플루오르 카본층의 상측 및 상기 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하는 실리콘 함유막 에칭 공정과,
    상기 실리콘 함유막 에칭 공정 후에, 상기 측벽 사이에 위치하는 상기 플루오르 카본층을 제거하도록 에칭을 행하는 플루오르 카본층 에칭 공정과,
    상기 플루오르 카본층 에칭 공정 후에, 남은 상기 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하는 하드 마스크층 에칭 공정과,
    상기 하드 마스크층 에칭 공정 후에, 남은 하드 마스크층을 마스크로 하여, 상기 피처리 기판을 에칭하는 피처리 기판 에칭 공정
    을 포함하는 반도체 소자의 제조 방법.
  20. 삭제
  21. 피처리 기판 상에, 하드 마스크층을 형성하고, 형성된 하드 마스크층 위에, 정해진 형상으로 패터닝된 플루오르 카본(CFx: x는 임의의 수)층을 형성하며, 형성된 상기 플루오르 카본층 및 상기 플루오르 카본층의 사이에 노출되는 상기 하드 마스크층을 덮도록, 실리콘을 함유하는 막을 형성하고, 상기 플루오르 카본층의 측벽측에 위치하는 실리콘 함유막은 남기고, 상기 플루오르 카본층의 상측 및 상기 하드 마스크층의 상측에 위치하는 실리콘 함유막은 제거하도록 에칭을 행하고, 상기 측벽 사이에 위치하는 상기 플루오르 카본층을 제거하도록 에칭을 행하며, 남은 상기 실리콘 함유막을 마스크로 하여 하드 마스크층을 에칭하고, 남은 하드 마스크층을 마스크로 하여 상기 피처리 기판을 에칭함으로써 제조되는 반도체 소자.
  22. 삭제
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