JP5260356B2 - 基板処理方法 - Google Patents

基板処理方法 Download PDF

Info

Publication number
JP5260356B2
JP5260356B2 JP2009051629A JP2009051629A JP5260356B2 JP 5260356 B2 JP5260356 B2 JP 5260356B2 JP 2009051629 A JP2009051629 A JP 2009051629A JP 2009051629 A JP2009051629 A JP 2009051629A JP 5260356 B2 JP5260356 B2 JP 5260356B2
Authority
JP
Japan
Prior art keywords
opening
gas
plasma
width
frequency power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009051629A
Other languages
English (en)
Other versions
JP2010206051A (ja
Inventor
崇 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2009051629A priority Critical patent/JP5260356B2/ja
Priority to TW099106336A priority patent/TWI492296B/zh
Priority to US12/717,545 priority patent/US8449785B2/en
Priority to CN201210277320.2A priority patent/CN102800552B/zh
Priority to CN2010101293340A priority patent/CN101826455B/zh
Priority to KR1020100020089A priority patent/KR101449081B1/ko
Publication of JP2010206051A publication Critical patent/JP2010206051A/ja
Application granted granted Critical
Publication of JP5260356B2 publication Critical patent/JP5260356B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Description

本発明は、基板処理方法に関し、マスクとして用いる層に形成された開口部の幅を縮小する基板処理方法に関する。
半導体デバイスの加工の微細化に伴い、プラズマエッチングの際に用いられるマスク層に形成された開口部の幅を縮小する数々の技術が提案されている。例えば、図１０（Ａ）
に示すような基板としてのウエハに形成された上部フォトレジスト層１００における開口部１０１の幅の縮小方法（シュリンク方法）として、ＣＨ４ガスのプラズマは炭素及び水素を含む堆積物を多量に発生させることから、ＣＨ４ガスを含む処理ガスを利用する方法が提案されている。具体的には、ＣＨ４（メタン）ガス及びＡｒガスの混合ガスからプラズマを生じさせ、該プラズマから生じる堆積物１０２を開口部１０１内に堆積させて該開口部１０１の幅Ｗ１を縮小する（図１０（Ｂ））（例えば、特許文献１参照。）。
特開２００７−２７３８６６号公報
しかしながら、堆積物１０２は等方的に堆積するため、開口部１０１の側部だけでなく底部にも堆積する（図１０（Ｃ）中の厚さＴ１の堆積物１０２を参照方。）。底部に堆積した堆積物１０２は、後工程におけるフォトレジスト層１００下の被処理層、例えば、シリコンを含むハードマスク層１０３のエッチングを阻害する。
また、ハードマスク層１０３においてプラズマを用いてエッチングによって開口部を形成する際に、該開口部内に該プラズマから生じる堆積物を堆積させて該開口部の断面形状をテーパ形状に成形することが行われている。このとき、ガスとしてＣ４Ｆ８ガスやＣ４Ｆ６ガスを用いてプラズマを生じさせると、該プラズマはハードマスクを効率よくエッチングするだけでなく、ハードマスク中のシリコンと反応して堆積物として用いることができるＣＦ系の反応生成物を多量に発生させるため、エッチングの効率化及びテーパ形状形成促進の観点から、Ｃ４Ｆ８ガスやＣ４Ｆ６ガスが多用されている。
しかしながら、ＣＦ系の反応生成物は開口部だけでなくウエハが処理されるチャンバ内部の構成部品の表面に多量に付着する。該付着したＣＦ系の反応生成物は、後工程におけるエッチング、例えば、ハードマスク層下の下部フォトレジスト層のエッチングにおいて分解されてフッ素を生じる。このフッ素から生じるプラズマは下部フォトレジスト層のエッチングに影響を与え、その結果、下部フォトレジスト層に形成される開口部の形状を所望の形状に成形できないことがある。
さらに、下部フォトレジスト層のエッチングにおける開口部の形成後、プラズマを用いて該開口部の幅を縮小する際、Ｃ４Ｆ６ガスを用いるとＣＦ系の反応生成物が多量に発生し、該ＣＦ系の反応生成物は開口部内だけでなく残存しているハードマスク層上にも堆積する。該ハードマスク層の上に堆積したＣＦ系の反応生成物は、後工程におけるハードマスク層や下部フォトレジスト層の除去の際、ハードマスク層のマスクとして機能し、ハードマスク層等の除去を阻害する。
本発明の目的は、後工程の処理へ悪影響が及ぶのを防止することができる基板処理方法を提供することにある。
上記目的を達成するために、請求項１記載の基板処理方法は、第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成しつつ、該第２の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップと、前記幅が縮小された第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップと、該形成された第３の開口部の幅をプラズマを用いて縮小する第３の幅縮小ステップとを有し、前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力及び前記第２の周波数の高周波電力を印加して少なくともＣＦ４ガス及びＣＨ４ガスを含む混合ガスからプラズマを生じさせ、前記第３の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加して少なくともＣ４Ｆ８ガスを含む混合ガスからプラズマを生じさせ、前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする。
請求項２記載の基板処理方法は、請求項１記載の基板処理方法において、前記第３の開口部形成ステップに先だって前記第１の幅縮小ステップ及び前記第２の幅縮小ステップを繰り返すことを特徴とする。
請求項３記載の基板処理方法は、請求項１又は２記載の基板処理方法において、前記幅が縮小された第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする。
上記目的を達成するために、請求項４記載の基板処理方法は、第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成する第２の開口部形成ステップと、前記第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップと、該形成された第３の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップとを有し、前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加して少なくともＣ４Ｆ８ガスを含む混合ガスからプラズマを生じさせ、前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする。
請求項５記載の基板処理方法は、請求項４記載の基板処理方法において、前記幅が縮小された第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする。
上記目的を達成するために、請求項６記載の基板処理方法は、第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成しつつ、該第２の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップと、前記幅が縮小された第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップとを有し、前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力及び前記第２の周波数の高周波電力を印加して少なくともＣＦ４ガス及びＣＨ４ガスを含む混合ガスからプラズマを生じさせ、前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする。
請求項７記載の基板処理方法は、請求項６記載の基板処理方法において、前記第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする。
請求項１記載の基板処理方法によれば、第１の開口部の幅をプラズマを用いて縮小する際に、載置台へ第１の周波数の高周波電力を印加することなく第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせる。このとき、ＣＨ４ガスのプラズマは堆積物を生じ、該堆積物は第１の開口部内に堆積する。一方、ＣＦ４ガスのプラズマ中のフッ素ラジカルは、ＣＨ４ガスのプラズマが供給する、堆積物の原料となる炭素のうち余剰となる炭素と結合し、該余剰となった炭素が水素と結合するのを防止して余剰の堆積物が生じるのを抑制する。また、載置台に印加された、第１の周波数よりも高い第２の周波数の高周波電力は、該載置台に引き込み力の弱いバイアス電位を生じさせ、該バイアス電位によって引き込まれたＣＦ４ガスのプラズマ中のイオンは第１の開口部の底部に堆積した堆積物をスパッタする。したがって、第１の開口部の底部に堆積物が堆積することがない。また、ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであるので、堆積物が過剰に発生して第１の開口部の底部において堆積物が堆積するのを防止できるとともに、堆積物の発生量が少なく第１の開口部の幅を所望の値まで小さくすることができなくなるのを防止できる。
また、ハードマスク層に第２の開口部を形成しつつ、該第２の開口部の幅をプラズマを用いて縮小する際に、載置台へ第１の周波数の高周波電力及び第２の周波数の高周波電力を印加して少なくともＣＦ４ガス及びＣＨ４ガスを含む混合ガスからプラズマを生じさせる。このとき、ＣＦ４ガスから生じたプラズマはハードマスク中のシリコンと反応してＣＦ系の反応生成物を発生させ、該ＣＦ系の反応生成物は第２の開口部の側部に側部保護膜として堆積するが、ＣＦ４ガスのプラズマは、Ｃ４Ｆ８ガスのプラズマやＣ４Ｆ６ガスのプラズマのように多量のＣＦ系の反応生成物を発生させることがない。したがって、基板が処理される処理室内部の構成部品の表面等にＣＦ系の反応生成物が多量に付着することがない。
第３の開口部の幅をプラズマを用いて縮小する際、載置台へ第１の周波数の高周波電力を印加することなく第２の周波数の高周波電力のみを印加して少なくともＣ４Ｆ８ガスを含む混合ガスからプラズマを生じさせる。このとき、Ｃ４Ｆ８ガスのプラズマはＣＦ系の反応生成物を生じ、該ＣＦ系の反応生成物は第３の開口部内、及び該第３の開口部が形成される層の上の層の表面に堆積するが、Ｃ４Ｆ８ガスのプラズマはＣ４Ｆ６のプラズマほどＣＦ系の反応生成物を多量に発生させることがない。また、載置台に印加された、第１の周波数よりも高い第２の周波数の高周波電力は、該載置台に引き込み力の弱いバイアス電位を生じさせ、該バイアス電位によって引き込まれたプラズマ中のイオンは第３の開口部の底部、及び該第３の開口部が形成される層の上の層の表面に堆積したＣＦ系の反応生成物をスパッタする。したがって、第３の開口部の底部、及び該第３の開口部が形成される層の上の層の表面にＣＦ系の反応生成物が堆積することがない。
以上より、第１の幅縮小ステップ、第２の幅縮小ステップ及び第３の幅縮小ステップは後工程の処理へ悪影響が及ぶのを防止することができる。
請求項２記載の基板処理方法によれば、第３の開口部形成ステップに先だって第１の幅縮小ステップ及び第２の幅縮小ステップを繰り返す。第２の幅縮小ステップにおいて第２の開口部を途中まで形成した後、第１の幅縮小ステップを実行して該載置台に引き込み力の弱いバイアス電位のみを生じさせると第２の開口部の深さ方向への形成が中断する。その後、第１の幅縮小ステップにおいてＣＨ４ガスのプラズマから生じる堆積物が第２の開口部の底部以外に、すなわち側部に堆積する。その結果、テーパ形状の成形を促進することができ、もって、第２の開口部の幅をより縮小することができる。
請求項３記載の基板処理方法によれば、幅が縮小された第３の開口部を介して被処理層がエッチングされるので、被処理層に極小幅の開口部を形成することができる。
本発明の実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理を実行するプラズマ処理装置の構成を概略的に示す断面図である。 本実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理が施されるウエハの積層構造を概略的に示す拡大断面図である。 本実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理を示すフローチャートである。 図３におけるステップＳ３１の処理内容を示す工程図である。 図３におけるステップＳ３２の処理内容を示す工程図である。 図３におけるステップＳ３４の処理内容を示す工程図である。 図３の多段階シュリンク・エッチング処理の第１の変形例を示す工程図である。 図３の多段階シュリンク・エッチング処理の第２の変形例を示す工程図である。 図３の多段階シュリンク・エッチング処理の第３の変形例を示す工程図である。 従来のシュリンク処理の処理内容を示す工程図である。
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
図１は、本実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理を実行するプラズマ処理装置の構成を概略的に示す断面図である。
図１において、プラズマ処理装置１０は、例えば、直径が３００ｍｍのウエハＷを収容するチャンバ１１を有し、該チャンバ１１内には半導体デバイス用のウエハＷを載置する円柱状のサセプタ１２（載置台）が配置されている。プラズマ処理装置１０では、チャンバ１１の内側壁とサセプタ１２の側面とによって、サセプタ１２上方のガスをチャンバ１１の外へ排出する流路として機能する側方排気路１３が形成される。この側方排気路１３の途中には排気プレート１４が配置される。
排気プレート１４は多数の貫通孔を有する板状部材であり、チャンバ１１内部を上部と下部に仕切る仕切り板として機能する。排気プレート１４によって仕切られたチャンバ１１内部の上部（以下、「反応室」という。）１５にはプラズマが発生する。また、チャンバ１１内部の下部（以下、「排気室（マニホールド）」という。）１６にはチャンバ１１内のガスを排出する排気管１７が接続される。排気プレート１４は反応室１５に発生するプラズマを捕捉又は反射してマニホールド１６への漏洩を防止する。
排気管１７にはＴＭＰ（Turbo Molecular Pump）及びＤＰ（Dry Pump）（ともに図示しない）が接続され、これらのポンプはチャンバ１１内を真空引きして減圧する。具体的には、ＤＰはチャンバ１１内を大気圧から中真空状態（例えば、１．３×１０Ｐａ（０．１Ｔｏｒｒ）以下）まで減圧し、ＴＭＰはＤＰと協働してチャンバ１１内を中真空状態より低い圧力である高真空状態（例えば、１．３×１０−３Ｐａ（１．０×１０−５Ｔｏｒｒ）以下）まで減圧する。なお、チャンバ１１内の圧力はＡＰＣバルブ（図示しない）によって制御される。
チャンバ１１内のサセプタ１２には第１の高周波電源１８が第１の整合器１９を介して接続され、且つ第２の高周波電源２０が第２の整合器２１を介して接続されており、第１の高周波電源１８は比較的低い周波数（第１の周波数）、例えば、２ＭＨｚのイオン引き込み用の高周波電力をサセプタ１２に印加し、第２の高周波電源２０は比較的高い周波数（第２の周波数）、例えば、１００ＭＨｚのプラズマ生成用の高周波電力をサセプタ１２に印加する。これにより、サセプタ１２は電極として機能する。また、第１の整合器１９及び第２の整合器２１は、サセプタ１２からの高周波電力の反射を低減して高周波電力のサセプタ１２への印加効率を最大にする。
サセプタ１２の上部には、静電電極板２２を内部に有する静電チャック２３が配置されている。静電チャック２３は或る直径を有する下部円板状部材の上に、該下部円板状部材より直径の小さい上部円板状部材を重ねた形状を呈する。なお、静電チャック２３はセラミックスで構成されている。
静電電極板２２には直流電源２４が接続されており、静電電極板２２に正の直流電圧が印加されると、ウエハＷにおける静電チャック２３側の面（以下、「裏面」という。）には負電位が発生して静電電極板２２及びウエハＷの裏面の間に電位差が生じ、該電位差に起因するクーロン力又はジョンソン・ラーベック力により、ウエハＷは静電チャック２３における上部円板状部材の上において吸着保持される。
また、静電チャック２３には、吸着保持されたウエハＷを囲うように、リング状部材であるフォーカスリング２５が載置される。フォーカスリング２５は、導電体、例えば、ウエハＷを構成する材料と同じ単結晶シリコンによって構成される。フォーカスリング２５は導電体からなるので、プラズマの分布域をウエハＷ上だけでなく該フォーカスリング２５上まで拡大してウエハＷの周縁部上におけるプラズマの密度を該ウエハＷの中央部上におけるプラズマの密度と同程度に維持する。これにより、ウエハＷの全面に施されるプラズマエッチング処理の均一性を確保することができる。
サセプタ１２の内部には、例えば、円周方向に延在する環状の冷媒室２６が設けられる。この冷媒室２６には、チラーユニット（図示しない）から冷媒用配管２７を介して低温の冷媒、例えば、冷却水やガルデン（登録商標）が循環供給される。該低温の冷媒によって冷却されたサセプタ１２は静電チャック２３を介してウエハＷ及びフォーカスリング２５を冷却する。
静電チャック２３における上部円板状部材の上面のウエハＷが吸着保持される部分（以下、「吸着面」という。）には、複数の伝熱ガス供給孔２８が開口している。これら複数の伝熱ガス供給孔２８は、伝熱ガス供給ライン２９を介して伝熱ガス供給部（図示しない）に接続され、該伝熱ガス供給部は伝熱ガスとしてのＨｅ（ヘリウム）ガスを、伝熱ガス供給孔２８を介して吸着面及びウエハＷの裏面の間隙に供給する。吸着面及びウエハＷの裏面の間隙に供給されたヘリウムガスはウエハＷの熱を静電チャック２３に効果的に伝達する。
チャンバ１１の天井部には、サセプタ１２と対向するようにシャワーヘッド３０が配置されている。シャワーヘッド３０は、上部電極３１と、該上部電極３１を着脱可能に釣支するクーリングプレート３２と、該クーリングプレート３２を覆う蓋体３３とを有する。上部電極３１は厚み方向に貫通する多数のガス穴３４を有する導電性の円板状部材からなる。また、クーリングプレート３２の内部にはバッファ室３５が設けられ、このバッファ室３５には処理ガス導入管３６が接続されている。
プラズマ処理装置１０では、処理ガス導入管３６からバッファ室３５へ供給された処理ガスがガス穴３４を介して反応室１５内部へ導入され、該導入された処理ガスは、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へ印加されたプラズマ生成用の高周波電力によって電離されてプラズマとなる。該プラズマは、第１の高周波電源１８がサセプタ１２に印加するイオン引き込み用の高周波電力によって載置ウエハＷに向けて引きこまれ、該ウエハＷにプラズマエッチング処理を施す。
上述したプラズマ処理装置１０の各構成部品の動作は、プラズマ処理装置１０が備える制御部（図示しない）のＣＰＵがプラズマエッチング処理に対応するプログラムに応じて制御する。
図２は、本実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理が施されるウエハの積層構造を概略的に示す拡大断面図である。
図２において、ウエハは被処理層３７の上において下から順に形成された下部フォトレジスト層３８、ハードマスク層３９及び上部フォトレジスト層４０を備える。下部フォトレジスト層３８及び上部フォトレジスト層４０は、例えば、ポジ型の感光性樹脂からなり、上部フォトレジスト層４０はリソグラフィによって所定のパターンを有するように形成され、各所においてハードマスク層３９を露出させる開口部４１（第１の開口部）を有する。下部フォトレジスト層３８は、有機膜やカーボンを主体とした膜からなる。
このウエハＷでは、後述する多段階シュリンク・エッチング処理により、ハードマスク層３９において図中破線で示すテーパ形状の開口部４２（第２の開口部）が形成され、下部フォトレジスト層３８において図中破線で示す開口部４３（第３の開口部）が形成される。開口部４２及び開口部４３はそれぞれハードマスク層３９及び下部フォトレジスト層３８を厚み方向に貫通し、開口部４２の幅は開口部４１の幅よりも小さく、開口部４３の幅は開口部４２の幅よりも小さい。
図３は、本実施の形態に係る基板処理方法としての多段階シュリンク・エッチング処理を示すフローチャートである。
図３において、まず、図２に示すウエハＷをチャンバ１１内へ搬入してサセプタ１２の吸着面上に載置し、ウエハＷをサセプタ１２によって吸着保持する。
次いで、プラズマを用いて開口部４１の幅を縮小（シュリンク）し（ステップＳ３１）（第１の幅縮小ステップ）、該開口部４１の幅が所望値まで縮小されると、プラズマを用い、幅が縮小された開口部４１を介してハードマスク層３９にエッチングによって開口部４２を形成しつつ、該開口部４２の幅を縮小する（ステップＳ３２）（第２の幅縮小ステップ）。
次いで、開口部４２がハードマスク層３９を厚み方向に貫通して下部フォトレジスト層３８を露出させると、プラズマを用い、幅が縮小された開口部４２を介して下部フォトレジスト層３８にエッチングによって開口部４３を形成する（ステップＳ３３）（第３の開口部形成ステップ）。
次いで、開口部４３が下部フォトレジスト層３８を厚み方向貫通して被処理層３７を露出させると、プラズマを用い、開口部４３の幅を縮小する（ステップＳ３４）（第３の幅縮小ステップ）。
次いで、開口部４３の幅が所望値まで縮小されると、プラズマを用い、当該幅が縮小された開口部４３を介して被処理層３７にエッチングによって開口部を形成し（ステップＳ３５）（被処理層エッチングステップ）、その後、本処理を終了する。
以下、図３の処理におけるステップＳ３１、Ｓ３２及びＳ３４の処理内容について図面を用いて詳細に説明する。
図４は、図３におけるステップＳ３１の処理内容を示す工程図である。
図４において、まず、シャワーヘッド３０から反応室１５内部へＣＦ４ガス及びＣＨ４ガスの混合ガスを処理ガスとして導入し（図４（Ａ））、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガス及びＣＨ４ガスからそれぞれプラズマを生じさせる。ＣＨ４ガスから生じたプラズマは炭素及び水素を含むＣＨ系堆積物４４を発生させ、該ＣＨ系堆積物４４は開口部４１内において等方的に堆積する。一方、ＣＦ４ガスから生じたプラズマ中のフッ素ラジカルは、ＣＨ４ガスのプラズマが供給する、ＣＨ系堆積物４４の原料となる炭素のうち余剰となる炭素と結合し、該余剰となった炭素が水素と結合するのを防止して余剰のＣＨ系堆積物４４が生じるのを抑制する。
このとき、ＣＦ４ガスから生じたプラズマによってハードマスク層３９がスパッタされて削られるのを防止するために、第１の高周波電源１８からイオン引き込み用の高周波電力をサセプタ１２に印加しないが、サセプタ１２に印加されたプラズマ生成用の高周波電力がＣＦ４ガスから生じたプラズマ中のイオンＰを引き込むバイアス電位を生じさせる。したがって、イオンＰは開口部４１の底部に堆積したＣＨ系堆積物４４をスパッタする（図４（Ｂ））。その結果、開口部４１の側部に堆積したＣＨ系堆積物４４のみが残り、開口部４１の幅は縮小する。
しかしながら、プラズマ生成用の高周波電力の周波数は、例えば、１００ＭＨｚと非常に高いため、プラズマ生成用の高周波電力に起因して生じるバイアス電位はイオン引き込み用の高周波電力に起因して生じるバイアス電位よりも低く、該バイアス電位によって生じるイオンの引き込み力は弱い。その結果、開口部４１の底部に向けて引き込まれたイオンＰは、開口部４１の底部に堆積したＣＨ系堆積物４４をスパッタして除去するものの、開口部４１の底部において露出するハードマスク層３９をスパッタして除去することはない（図４（Ｃ））。
図３の多段階シュリンク・エッチング処理におけるステップＳ３１によれば、サセプタ１２へイオン引き込み用の高周波電力を印加することなくプラズマ生成用の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせるので、余剰のＣＨ系堆積物４４の発生が抑制され、且つ開口部４１の底部に堆積したＣＨ系堆積物４４がＣＦ４ガスから生じたプラズマ中のイオンＰによってスパッタされる。したがって、開口部４１の底部にＣＨ系堆積物４４が堆積することがない。
なお、ＣＦ４ガスから生じたプラズマによってＣＦ系の反応生成物が発生することもあるが、ＣＦ４ガスから生じたプラズマから発生するＣＦ系の反応生成物の量は、Ｃ４Ｆ８ガスやＣ４Ｆ６ガスから生じたプラズマから発生するＣＦ系の反応生成物の量に比べて格段に少ない。したがって、ステップＳ３１においてチャンバ１１内の構成部品等の表面にＣＦ系の反応生成物が多量に付着することがない。
ここで、本発明者は、ステップＳ３１において処理条件の各パラメータ、具体的には、反応室１５内部の圧力、ＣＨ４ガスの流量、ＣＦ４ガスの流量、プラズマ生成用（１００ＭＨｚ）の高周波電力の大きさ及び処理時間が、開口部４１の底部におけるＣＨ系堆積物４４の堆積度合いに与える影響を実験によって確認したところ、それぞれ下記表１に示す範囲内であれば、開口部４１の底部におけるＣＨ系堆積物４４の堆積を防止できることを確認した。
Figure 0005260356
なお、上記処理条件の各パラメータが最適値にある場合、ステップＳ３１によって開口部４１の幅を２０ｎｍほど小さくできることを確認した。
また、本発明者は、上記実験を通じてステップＳ３１における処理条件の各パラメータに関し、以下の知見を得た。
１．反応室１５内部の圧力が３０ｍｔｏｒｒよりも小さければ、ＣＨ４ガスの乖離が進まず、ＣＨ４ガスから生じるプラズマが少なくなる。その結果、ＣＨ系堆積物４４の発生量が少なく開口部４１の幅を所望の値まで小さくすることができない一方、反応室１５内部の圧力が６０ｍｔｏｒｒよりも大きければ、ＣＨ４ガスの乖離が進み、ＣＨ４ガスから生じるプラズマが多くなり、ＣＨ系堆積物４４が過剰に発生して開口部４１の底部においてＣＨ系堆積物４４が堆積する。
２．ＣＨ４ガスの流量が３０ｓｃｃｍよりも大きければ、ＣＨ系堆積物４４が過剰に発生して開口部４１の底部においてＣＨ系堆積物４４が堆積し、ＣＨ４ガスの流量が２０ｓｃｃｍよりも小さければ、ＣＨ系堆積物４４の発生量が少なく開口部４１の幅を所望の値まで小さくすることができない。
３．ＣＦ４ガスの流量が５００ｓｃｃｍよりも大きければ、ＣＨ系堆積物４４の発生が抑制されて開口部４１の幅を所望の値まで小さくすることができず、ＣＦ４ガスの流量が１００ｓｃｃｍよりも小さければ、イオンＰの発生量が少なく開口部４１の底部に堆積するＣＨ系堆積物４４を除去することができない。
４．プラズマ生成用の高周波電力の大きさが１０００Ｗよりも小さければ、バイアス電位によって生じるイオンの引き込み力が非常に弱くなり、開口部４１の底部に堆積するＣＨ系堆積物４４を除去することができず、プラズマ生成用の高周波電力の大きさが２４００Ｗよりも大きければ、ＣＦ４ガスの乖離が促進されてフッ素ラジカルの量が増加し、ＣＨ系堆積物４４の発生が抑制されて開口部４１の幅を所望の値まで小さくすることができない。
５．処理時間が５秒以下であれば、ＣＨ系堆積物４４の堆積が充分に行われず、開口部４１の幅を所望の値まで小さくすることができず、処理時間が３０秒以上であれば、開口部４１の幅が所望の値よりも小さくなりすぎる。
図５は、図３におけるステップＳ３２の処理内容を示す工程図である。
図５において、まず、シャワーヘッド３０から反応室１５内部へＣＦ４ガス、ＣＨ４ガス及びＯ２ガスの混合ガスを処理ガスとして導入し（図５（Ａ））、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガス、ＣＨ４ガス及びＯ２ガスからそれぞれプラズマを生じさせる。また、第１の高周波電源１８からサセプタ１２へイオン引き込み用の高周波電力を印加する。
ＣＦ４ガスから生じたプラズマ中のイオンＰ１は、イオン引き込み用の高周波電力が生じるバイアス電位によって開口部４１を介してハードマスク層３９へ引き込まれ、該ハードマスク層３９をエッチングして開口部４２を形成する。このとき、ＣＦ４ガスから生じたプラズマはハードマスク層３９中のシリコンと反応してＣＦ系の反応生成物を発生させ、該ＣＦ系の反応生成物は開口部４２内において等方的に堆積するが、該開口部４２の底部にはイオンＰ１が垂直に衝突するため、ＣＦ系の反応生成物が堆積しても該ＣＦ系の反応生成物は効率良く除去されてしまい、結局、ＣＦ系の反応生成物が堆積することがない。一方、開口部４２の側部にはイオンＰ１が垂直に衝突することがなく、せいぜい斜めに衝突する程度であるため、堆積したＣＦ系の反応生成物は除去されにくい。さらに、除去されないＣＦ系の反応生成物が側部を保護する側部保護膜４５として機能するため（図５（Ｂ））、開口部４２の側部が削れるのを防止する。その結果、開口部４２の深さ方向への成長速度は大きいものの、幅方向への成長速度は小さくなり、開口部４２の断面形状はテーパ形状に成形され、開口部４２の幅は該開口部４２の下に行くにつれて小さくなる（図５（Ｃ））。但し、ＣＦ４ガスから生じたプラズマから発生するＣＦ系の反応生成物の量は、Ｃ４Ｆ８ガスやＣ４Ｆ６ガスから生じたプラズマから発生するＣＦ系の反応生成物の量に比べて格段に少ない。
また、Ｏ２ガスから生じた酸素ラジカルは、開口部４２が形成される間、ＣＨ系堆積物４４やＣＦ系の反応生成物からなる側部保護膜４５と反応してこれらを除去し、開口部４２の断面形状におけるテーパ角を制御する。
図３の多段階シュリンク・エッチング処理におけるステップＳ３２によれば、サセプタ１２へイオン引き込み用の高周波電力及びプラズマ生成用の高周波電力を印加してＣＦ４ガス、ＣＨ４ガス及びＯ２ガスの混合ガスからプラズマを生じさせるので、断面形状がテーパ形状の開口部４２が形成されるとともに、多量のＣＦ系の反応生成物が発生することがない。したがって、チャンバ１１内の構成部品等の表面にＣＦ系の反応生成物が多量に付着することがなく、後工程において意図しないフッ素が生じるのを防止することができる。
ここで、本発明者は、ステップＳ３２において処理条件の各パラメータ、具体的には、反応室１５内部の圧力、ＣＨ４ガスの流量、ＣＦ４ガスの流量、Ｏ２ガスの流量、プラズマ生成用（１００ＭＨｚ）の高周波電力の大きさ及びイオン引き込み用（２ＭＨｚ）の高周波電力の大きさが、開口部４２におけるテーパ形状の成形に与える影響を実験によって確認したところ、それぞれ下記表２に示す範囲内であれば、開口部４２において所望のテーパ形状を成形できることを確認した。
Figure 0005260356
なお、上記処理条件の各パラメータが最適値にある場合、ステップＳ３２によって開口部４２の最下部の幅を該開口部４２の最上部よりも２０ｎｍほど小さくできることを確認した。
また、本発明者は、上記実験を通じてステップＳ３２における処理条件の各パラメータに関し、以下の知見を得た。
１．反応室１５内部の圧力が５ｍｔｏｒｒよりも小さければ、ＣＦ４ガスの乖離が進まず、ＣＦ系の反応生成物の発生量が少なくなり、側部保護膜４５が薄くなる。また、ＣＦ４ガスから生じたプラズマ中のイオンＰ１の平均自由行程が長くなり、イオンエネルギーが増加するため、該イオンＰ１は側部保護膜４５を強くスパッタする。その結果、開口部４２の側部が削れやすくなり、開口部４２の断面形状をテーパ形状に成形するのが困難となる。一方、反応室１５内部の圧力が３０ｍｔｏｒｒよりも大きければ、ＣＦ４ガスの乖離が進み、ＣＦ系の反応生成物の発生量が多くなるため、側部保護膜４５が厚くなる。その結果、開口部４２の側部がより削れにくくなり、開口部４２の最下部の幅が所望の値よりも小さくなりすぎる。
２．ＣＨ４ガスの流量が３０ｓｃｃｍよりも大きければ、ＣＨ系堆積物４５が過剰に発生して開口部４２の底部においてＣＨ系堆積物が堆積し、開口部４２の最下部の幅を所望の値にするのが困難となり、ＣＨ４ガスの流量が１０ｓｃｃｍよりも小さければ、ＣＨ系堆積物の発生量が少なく、酸素ラジカルが余剰となる。該余剰となった酸素ラジカルは上部フォトレジスト層４０等を短時間で除去するため、開口部４１の形状が崩れ、引いては該開口部４１を利用して形成される開口部４２の形状も崩れる。
３．ＣＦ４ガスの流量が５００ｓｃｃｍよりも大きければ、イオンＰ１の発生量が多くなり、側部保護膜４５が強くスパッタされて開口部４２の側部が削れるため、開口部４２の断面形状をテーパ形状に成形するのが困難となる。一方、ＣＦ４ガスの流量が１００ｓｃｃｍよりも小さければ、イオンＰ１の発生量が少なく開口部４２の側部がスパッタされないため、開口部４２の最下部の幅が所望の値よりも小さくなりすぎる。
４．Ｏ２ガスの流量が２０ｓｃｃｍよりも大きければ、酸素ラジカルが増加し、該酸素ラジカルはＣＦ４ガスから生じた炭素やフッ素をスカベンジングする。その結果、ＣＦ系の反応生成物の発生量が少なくなり、側部保護膜４５が薄くなるため、開口部４２の側部が削れやすくなり、開口部４２の断面形状をテーパ形状に成形するのが困難となる。
５．プラズマ生成用の高周波電力の大きさが１０００Ｗよりも小さければ、ＣＦ４ガスの乖離が進まず、ＣＦ系の反応生成物の発生量が少なくなり、側部保護膜４５が薄くなる。その結果、開口部４２の側部が削れやすくなり、開口部４２の断面形状をテーパ形状に成形するのが困難となる一方、プラズマ生成用の高周波電力の大きさが２４００Ｗよりも大きければ、ＣＦ４ガスの乖離が促進されてＣＦ系の反応生成物ではなく炭素ラジカルやフッ素ラジカルが生じ、フッ素ラジカルは上部フォトレジスト層４０等を短時間で除去するため、開口部４１の形状が崩れ、引いては該開口部４１を利用して形成される開口部４２の形状も崩れる。
６．イオン引き込み用の高周波電力の大きさが１００Ｗよりも小さければ、イオンＰ１によるスパッタが抑制されるため、開口部４２の形成に時間を要し、さらに、形成された開口部４２では底部に堆積するＣＦ系の反応生成物を除去することができず、イオン引き込み用の高周波電力の大きさが５００Ｗよりも大きければ、イオンＰ１によるスパッタが促進されるため、ハードマスク層３９だけでなく、上部フォトレジスト層４０もエッチングされることがあるため、開口部４１の形状が崩れ、引いては該開口部４１を利用して形成される開口部４２の形状も崩れる。
図６は、図３におけるステップＳ３４の処理内容を示す工程図である。
図６において、まず、シャワーヘッド３０から反応室１５内部へＣ４Ｆ８ガス、Ａｒガス及びＯ２ガスの混合ガスを処理ガスとして導入し（図６（Ａ））、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へプラズマ生成用の高周波電力を印加してＣ４Ｆ８ガス及びＯ２ガスからそれぞれプラズマを生じさせる。Ｃ４Ｆ８ガスから生じたプラズマはＣＦ系反応生成物４６を発生させ、該ＣＦ系反応生成物４６は開口部４３内において等方的に堆積する。しかしながら、Ｃ４Ｆ８ガスから生じたプラズマから発生するＣＦ系反応生成物４６の量は、Ｃ４Ｆ６ガスから生じたプラズマから発生するＣＦ系の反応生成物の量に比べて格段に少ないため、開口部４３内、及びハードマスク層３９の表面に堆積するＣＦ系反応生成物４６の量は少ない。
一方、ステップＳ３４では、第１の高周波電源１８からイオン引き込み用の高周波電力をサセプタ１２に印加しないが、サセプタ１２に印加されたプラズマ生成用の高周波電力がＣ４Ｆ８ガスから生じたプラズマ中のイオンＰ２を引き込むバイアス電位を生じさせる。したがって、イオンＰ２は開口部４３の底部に堆積したＣＦ系反応生成物４６、及びハードマスク層３９をスパッタする（図６（Ｂ））。その結果、開口部４３において該開口部４３の側部に堆積したＣＦ系反応生成物４６のみが残り、開口部４３の幅は縮小する（図６（Ｃ））。また、ハードマスク層３９は除去される。
しかしながら、ステップＳ３１と同様に、イオン引き込み用の高周波電力に起因して生じるバイアス電位によって生じるイオンの引き込み力は弱い。その結果、開口部４３の底部に向けて引き込まれたイオンＰ２は、開口部４３の底部に堆積したＣＦ系反応生成物４６をスパッタして除去するものの、ＣＦ系反応生成物４６に覆われる被処理層３７をスパッタして除去することはない。
なお、ＡｒガスはＣ４Ｆ８ガスから生じたプラズマの濃度を調整して開口部４３の底部に堆積したＣＦ系反応生成物４６の除去量を調整する。
図３の多段階シュリンク・エッチング処理におけるステップＳ３４によれば、サセプタ１２へイオン引き込み用の高周波電力を印加することなくプラズマ生成用の高周波電力のみを印加してＣ４Ｆ８ガス、Ａｒガス及びＯ２ガスの混合ガスからプラズマを生じさせるので、開口部４３の底部等に堆積したＣＦ系反応生成物４６がスパッタされる。したがって、開口部４３の底部等にＣＦ系反応生成物４６が堆積することがない。
ここで、本発明者は、ステップＳ３４において処理条件の各パラメータ、具体的には、反応室１５内部の圧力、Ｃ４Ｆ８ガスの流量、Ａｒガスの流量、Ｏ２ガスの流量、プラズマ生成用（１００ＭＨｚ）の高周波電力の大きさ及び処理時間が、開口部４３の底部等におけるＣＦ系反応生成物４６の堆積度合いに与える影響を実験によって確認したところ、それぞれ下記表３に示す範囲内であれば、開口部４３の底部等におけるＣＦ系反応生成物４６の堆積を防止できることを確認した。
Figure 0005260356
なお、上記処理条件の各パラメータが最適値にある場合、ステップＳ３４によって開口部４３の幅を３〜４ｎｍほど小さくできることを確認した。
また、本発明者は、上記実験を通じてステップＳ３４における処理条件の各パラメータに関し、以下の知見を得た。
１．反応室１５内部の圧力が１０ｍｔｏｒｒよりも小さければ、Ｃ４Ｆ８ガスの乖離が進まず、ＣＦ系反応生成物４６の発生量が少なくなり、開口部４３の幅を所望の値まで小さくすることができず、反応室１５内部の圧力が３０ｍｔｏｒｒよりも大きければ、Ｃ４Ｆ８ガスの乖離が進み、ＣＦ系反応生成物４６が過剰に発生して開口部４３の底部等においてＣＦ系反応生成物４６が堆積する。
２．Ｃ４Ｆ８ガスの流量が６０ｓｃｃｍよりも大きければ、ＣＦ系反応生成物４６が過剰に発生して開口部４３の底部においてＣＦ系反応生成物４６が堆積し、Ｃ４Ｆ８ガスの流量が３０ｓｃｃｍよりも小さければ、ＣＦ系反応生成物４６の発生量が少なく開口部４３の幅を所望の値まで小さくすることができない。
３．Ａｒガスの流量が８００ｓｃｃｍよりも大きければ、Ｃ４Ｆ８ガスから生じる炭素ラジカルやフッ素ラジカルの濃度が低下し、ＣＦ系反応生成物４６の発生が抑制されて開口部４３の幅を所望の値まで小さくすることができず、Ａｒガスの流量が１００ｓｃｃｍよりも小さければ、Ｃ４Ｆ８ガスから生じる炭素ラジカルやフッ素ラジカルの濃度が上昇し、ＣＦ系反応生成物４６が過剰に発生して開口部４３の底部においてＣＦ系反応生成物４６が堆積する。
４．Ｏ２ガスの流量が５０ｓｃｃｍよりも大きければ、酸素ラジカルの発生量が多くなり、該酸素ラジカルと炭素ラジカルやフッ素ラジカルとの反応が促進されるため、下部フォトレジスト層３８を保護するＣＦ系反応生成物４６の発生が抑制されて下部フォトレジスト層３８がエッチングされる一方、Ｏ２ガスの流量が１０ｓｃｃｍよりも小さければ、酸素ラジカルの発生量が少なくなってＣＦ系反応生成物４６の発生が抑制されず、開口部４３の底部に堆積するＣＦ系反応生成物４６を完全に除去することができない。
５．プラズマ生成用の高周波電力の大きさが１０００Ｗよりも小さければ、バイアス電位によって生じるイオンの引き込み力が非常に弱くなり、開口部４３の底部に堆積するＣＦ系反応生成物４６を除去することができず、プラズマ生成用の高周波電力の大きさが２４００Ｗよりも大きければ、Ｏ２ガスの乖離が促進されて酸素ラジカルの発生量が多くなり、該酸素ラジカルと炭素ラジカルやフッ素ラジカルとの反応が促進されるため、下部フォトレジスト層３８を保護するＣＦ系反応生成物４６の発生が抑制されて下部フォトレジスト層３８がエッチングされる。
６．処理時間が１０秒以下であれば、ＣＦ系反応生成物４６の堆積が充分に行われず、開口部４３の幅を所望の値まで小さくすることができず、処理時間が３０秒以上であれば、開口部４３の幅が所望の値よりも小さくなりすぎる。
以上説明したように、ステップＳ３１では開口部４１の底部にＣＨ系堆積物４４が堆積することがなく、ステップＳ３２ではチャンバ１１内の構成部品等の表面にＣＦ系の反応生成物が多量に付着することがなく、さらに、ステップＳ３４では開口部４３の底部、及びハードマスク層３９の表面にＣＦ系反応生成物４６が堆積せずＣＦ系反応生成物４６がハードマスク層３９の除去を阻害することがないので、ステップＳ３１、ステップＳ３２及びステップＳ３４は、後工程の処理へ悪影響が及ぶのを防止することができる。
また、図３の多段階シュリンク・エッチング処理によれば、ステップＳ３１、ステップＳ３２及びステップＳ３４は、後工程の処理へ悪影響が及ぶのを防止するので、後工程の処理へ悪影響が及ぶのを防止するために、ウエハＷを、例えば、構成部品の表面にＣＦ系反応生成物が堆積していないチャンバを有する他のプラズマ処理装置へ移動させる必要がなく、ステップＳ３１乃至Ｓ３５を同一のプラズマ処理装置１０において実行することができ、もって、スループットを向上することができる。
さらに、図３の多段階シュリンク・エッチング処理におけるステップＳ３５によれば、幅が縮小された開口部４３を介して被処理層３７にエッチングによって開口部が形成されるので、該被処理層３７に極小幅の開口部を形成することができる。
なお、上述した開口部４１、開口部４２及び開口部４３はそれぞれビアホールであってもよく、トレンチであってもよい。
図７は、図３の多段階シュリンク・エッチング処理の第１の変形例を示す工程図である。
図７において、まず、ステップＳ３１を実行してＣＨ４ガスから生じたプラズマが発生するＣＨ系堆積物４４を開口部４１内に堆積させて開口部４１の幅を縮小する。
次いで、ステップＳ３２を実行してＣＦ４ガスから生じたプラズマ中のイオンＰ１によるエッチングによってハードマスク層３９に開口部４２を形成するとともに、ＣＦ系の反応生成物によって開口部４２の側部に側部保護膜４５を形成して開口部４２の断面形状をテーパ形状に成形するが、開口部４２のハードマスク層３９の厚み方向の深さが所定値に達すると、一旦、ステップＳ３２を中断する（図７（Ａ））。
次いで、再びステップＳ３１を実行してＣＨ系堆積物４４を開口部４２内に堆積させる。このとき、サセプタ１２にはプラズマ生成用の高周波電力が印加されるものの、イオン引き込み用の高周波電力は印加されない。したがって、バイアス電位によって生じるイオンの引き込み力は弱く、ＣＦ４ガスから生じたプラズマ中のイオンＰは開口部４２の底部に堆積するＣＨ系堆積物４４をスパッタして除去するものの、ハードマスク層３９は除去しない。その結果、開口部４２はハードマスク層３９の厚み方向に成長せず、開口部４２の幅のみが縮小し、開口部４２におけるテーパ形状の成形が促進される（図７（Ｂ））。このときのステップＳ３１は所定時間に亘って実行される。
次いで、再びステップＳ３２を実行してハードマスク層３９において開口部４２をハードマスク層３９の厚み方向に成長させるとともに、成長した開口部４２の側部に側部保護膜４５を形成して開口部４２の断面形状をテーパ形状に成形する。
以上のように、ステップＳ３１及びステップＳ３２を繰り返し、開口部４２が下部フォトレジスト層３８を露出させるとステップＳ３１及びステップＳ３２の繰り返しを中止する（図７（Ｃ））。なお、図７ではステップＳ３２が２回実行され、ステップＳ３１が１回実行された場合を示すが、ステップＳ３２やステップＳ３１の実行回数はこれに限られない。
次いで、ステップＳ３３乃至ステップＳ３５を実行して本処理を終了する。
図３の多段階シュリンク・エッチング処理の第１の変形例によれば、ステップＳ３１及びステップＳ３２が繰り返されるので、開口部４２の形成の際、該開口部４２のテーパ形状の成形を促進することができ、もって、開口部４２の最下部における幅をより縮小することができる。
図８は、図３の多段階シュリンク・エッチング処理の第２の変形例を示す工程図である。
図８において、まず、ステップＳ３１を実行してＣＨ４ガスから生じたプラズマが発生するＣＨ系堆積物４４を開口部４１内に堆積させて開口部４１の幅を縮小する（図８（Ａ））。
次いで、シャワーヘッド３０から反応室１５内部へＣＦ４ガス及びＯ２ガスの混合ガスを処理ガスとして導入し、第２の高周波電源２０からサセプタ１２を介して反応室１５内部へプラズマ生成用の高周波電力を印加してＣＦ４ガス及びＯ２ガスからそれぞれプラズマを生じさせる。また、第１の高周波電源１８からサセプタ１２へイオン引き込み用の高周波電力を印加する（第２の開口部形成ステップ）。
ＣＦ４ガスから生じたプラズマ中のイオンは、イオン引き込み用の高周波電力が生じるバイアス電位によって開口部４１を介してハードマスク層３９へ引き込まれ、該ハードマスク層３９をエッチングして開口部４７を形成する。このとき、ＣＨ４ガスを用いないため、ＣＨ系堆積物が生じず、ＣＨ系堆積物を除去するはずの酸素ラジカルが余剰となる。該余剰となった酸素ラジカルはＣＦ系反応生成物の発生を抑制するため、側部保護膜４５が薄くなって開口部４７の側部が削られやすくなり、開口部４７のテーパ角度は開口部４２のテーパ角度よりも大きくなる。その結果、開口部４７は最下部において開口部４２よりも幅が広くなる（図８（Ｂ））。
次いで、ステップＳ３３乃至ステップＳ３５を実行して本処理を終了する。なお、ステップＳ３３では、最下部において開口部４２よりも幅が広い開口部４７を介して下部フォトレジスト層３８をエッチングするので、該下部フォトレジスト層３８に形成される開口部４８の幅は開口部４３の幅よりも大きい。したがって、ステップＳ３４において開口部４８の幅を縮小しても、該縮小された開口部４８の幅は、図３の多段階シュリンク・エッチング処理のステップＳ３４において縮小された開口部４３の幅よりも大きいが、少なくとも開口部４１の幅よりも小さい（図８（Ｃ））。
図３の多段階シュリンク・エッチング処理の第２の変形例によれば、開口部４１の幅よりも小さい幅の開口部４８を介して被処理層３７がエッチングされるため、該被処理層３７において小幅の開口部を形成することができる。
図９は、図３の多段階シュリンク・エッチング処理の第３の変形例を示す工程図である。
図９において、まず、ステップＳ３１を実行して開口部４１の幅を縮小し、さらに、ステップＳ３２を実行してハードマスク層３９において断面形状がテーパ形状に成形された開口部４２を形成する（図９（Ａ））。
次いで、ステップＳ３３を実行して下部フォトレジスト層３８に開口部４３を形成し（図９（Ｂ））、ステップＳ３４を実行することなくステップＳ３５を実行して被処理層３７に開口部４９を形成し（図９（Ｃ））、本処理を終了する。なお、ステップＳ３４が実行されないため、開口部４３の幅は縮小されないが、該開口部４３の幅は少なくとも開口部４１の幅よりも小さい。
図３の多段階シュリンク・エッチング処理の第３の変形例によれば、開口部４１の幅よりも小さい幅の開口部４３を介して被処理層３７がエッチングされるため、該被処理層３７において小幅の開口部を形成することができる。
上述した実施の形態においてプラズマエッチング処理が施される基板は半導体デバイス用のウエハに限られず、ＬＣＤ（Liquid Crystal Display）等を含むＦＰＤ（Flat Panel Display）等に用いる各種基板や、フォトマスク、ＣＤ基板、プリント基板等であってもよい。
Ｗ ウエハ
Ｐ，Ｐ１，Ｐ２ イオン
１０ プラズマ処理装置
１１ チャンバ
１２ サセプタ
１８ 第１の高周波電源
２０ 第２の高周波電源
３７ 被処理層
３８ 下部フォトレジスト層
３９ ハードマスク層
４０ 上部フォトレジスト層
４１，４２，４３，４７，４８，４９ 開口部
４４，４５ ＣＨ系堆積物
４５ ＣＨ系堆積物
４６ ＣＦ系反応生成物

Claims (7)

  1. 第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、
    前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、
    前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成しつつ、該第２の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップと、
    前記幅が縮小された第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップと、
    該形成された第３の開口部の幅をプラズマを用いて縮小する第３の幅縮小ステップとを有し、
    前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、
    前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力及び前記第２の周波数の高周波電力を印加して少なくともＣＦ４ガス及びＣＨ４ガスを含む混合ガスからプラズマを生じさせ、
    前記第３の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加して少なくともＣ４Ｆ８ガスを含む混合ガスからプラズマを生じさせ、
    前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする基板処理方法。
  2. 前記第３の開口部形成ステップに先だって前記第１の幅縮小ステップ及び前記第２の幅縮小ステップを繰り返すことを特徴とする請求項１記載の基板処理方法。
  3. 前記幅が縮小された第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする請求項１又は２記載の基板処理方法。
  4. 第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、
    前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、
    前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成する第２の開口部形成ステップと、
    前記第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップと、
    該形成された第３の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップとを有し、
    前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、
    前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加して少なくともＣ４Ｆ８ガスを含む混合ガスからプラズマを生じさせ、
    前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする基板処理方法。
  5. 前記幅が縮小された第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする請求項４記載の基板処理方法。
  6. 第１の周波数の高周波電力及び前記第１の周波数より高い第２の周波数の高周波電力が印加される載置台の上に載置された基板であって、被処理層の上に下部フォトレジスト層、シリコンを含むハードマスク層、及び上部フォトレジスト層が順に形成された基板を処理する基板処理方法であって、
    前記上部フォトレジスト層に形成され、且つ前記ハードマスク層を露出させる第１の開口部の幅をプラズマを用いて縮小する第１の幅縮小ステップと、
    前記幅が縮小された第１の開口部を介して前記ハードマスク層に前記下部フォトレジスト層を露出させる第２の開口部を形成しつつ、該第２の開口部の幅をプラズマを用いて縮小する第２の幅縮小ステップと、
    前記幅が縮小された第２の開口部を介して前記被処理層を露出させる第３の開口部を形成する第３の開口部形成ステップとを有し、
    前記第１の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力を印加することなく前記第２の周波数の高周波電力のみを印加してＣＦ４ガス及びＣＨ４ガスの混合ガスからプラズマを生じさせ、
    前記第２の幅縮小ステップでは、前記載置台へ前記第１の周波数の高周波電力及び前記第２の周波数の高周波電力を印加して少なくともＣＦ４ガス及びＣＨ４ガスを含む混合ガスからプラズマを生じさせ、
    前記第１の幅縮小ステップでは、前記ＣＦ ４ ガスの流量が１００ｓｃｃｍ〜５００ｓｃｃｍであり、前記ＣＨ ４ ガスの流量が２０ｓｃｃｍ〜３０ｓｃｃｍであることを特徴とする基板処理方法。
  7. 前記第３の開口部を介して前記被処理層をエッチングする被処理層エッチングステップをさらに有することを特徴とする請求項６記載の基板処理方法。
JP2009051629A 2009-03-05 2009-03-05 基板処理方法 Active JP5260356B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2009051629A JP5260356B2 (ja) 2009-03-05 2009-03-05 基板処理方法
TW099106336A TWI492296B (zh) 2009-03-05 2010-03-04 Substrate handling method
US12/717,545 US8449785B2 (en) 2009-03-05 2010-03-04 Substrate processing method
CN201210277320.2A CN102800552B (zh) 2009-03-05 2010-03-05 基板处理方法
CN2010101293340A CN101826455B (zh) 2009-03-05 2010-03-05 基板处理方法
KR1020100020089A KR101449081B1 (ko) 2009-03-05 2010-03-05 기판 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009051629A JP5260356B2 (ja) 2009-03-05 2009-03-05 基板処理方法

Publications (2)

Publication Number Publication Date
JP2010206051A JP2010206051A (ja) 2010-09-16
JP5260356B2 true JP5260356B2 (ja) 2013-08-14

Family

ID=42677304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009051629A Active JP5260356B2 (ja) 2009-03-05 2009-03-05 基板処理方法

Country Status (5)

Country Link
US (1) US8449785B2 (ja)
JP (1) JP5260356B2 (ja)
KR (1) KR101449081B1 (ja)
CN (2) CN102800552B (ja)
TW (1) TWI492296B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5637212B2 (ja) * 2010-08-27 2014-12-10 東京エレクトロン株式会社 基板処理方法、パターン形成方法、半導体素子の製造方法、および半導体素子
JP5701654B2 (ja) * 2011-03-23 2015-04-15 東京エレクトロン株式会社 基板処理方法
KR101553458B1 (ko) 2011-05-19 2015-09-15 후루카와 기카이 긴조쿠 가부시키가이샤 반도체 제조장치부품의 세정방법, 반도체 제조장치부품의 세정장치 및 기상성장장치
CN102324387A (zh) * 2011-09-28 2012-01-18 上海宏力半导体制造有限公司 深沟槽的形成方法
US9059250B2 (en) * 2012-02-17 2015-06-16 International Business Machines Corporation Lateral-dimension-reducing metallic hard mask etch
TWI482238B (zh) * 2012-07-19 2015-04-21 Macronix Int Co Ltd 半導體孔洞結構
CN103579086A (zh) * 2012-07-25 2014-02-12 旺宏电子股份有限公司 半导体装置及形成半导体结构的方法
TWI584374B (zh) * 2012-09-18 2017-05-21 Tokyo Electron Ltd Plasma etching method and plasma etching device
JP6169521B2 (ja) * 2014-04-09 2017-07-26 東京エレクトロン株式会社 プラズマエッチング方法
US10269566B2 (en) * 2016-04-29 2019-04-23 Lam Research Corporation Etching substrates using ale and selective deposition
CN108962726B (zh) * 2017-05-17 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP7101528B2 (ja) * 2018-04-25 2022-07-15 東京エレクトロン株式会社 基板処理装置
CN110783187B (zh) * 2018-07-25 2024-04-19 东京毅力科创株式会社 等离子体处理方法和等离子体处理装置
US10978301B2 (en) * 2018-08-31 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Morphology of resist mask prior to etching

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5514624A (en) * 1990-08-07 1996-05-07 Seiko Epson Corporation Method of manufacturing a microelectronic interlayer dielectric structure
JP3228183B2 (ja) * 1996-12-02 2001-11-12 日本電気株式会社 絶縁膜ならびにその絶縁膜を有する半導体装置とその製造方法
JPH11307512A (ja) 1998-04-23 1999-11-05 Sony Corp エッチング方法
KR100327346B1 (ko) * 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP3672900B2 (ja) 2002-09-11 2005-07-20 松下電器産業株式会社 パターン形成方法
US6774032B1 (en) * 2003-05-30 2004-08-10 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
JP4727171B2 (ja) 2003-09-29 2011-07-20 東京エレクトロン株式会社 エッチング方法
CN100365772C (zh) * 2004-06-16 2008-01-30 东京毅力科创株式会社 半导体装置的制造方法
US7271107B2 (en) * 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
JP4599212B2 (ja) 2005-04-15 2010-12-15 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20070163995A1 (en) * 2006-01-17 2007-07-19 Tokyo Electron Limited Plasma processing method, apparatus and storage medium
US7842190B2 (en) 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method
US8263498B2 (en) 2006-03-28 2012-09-11 Tokyo Electron Limited Semiconductor device fabricating method, plasma processing system and storage medium
JP5100075B2 (ja) 2006-03-28 2012-12-19 東京エレクトロン株式会社 プラズマエッチング方法
JP5011782B2 (ja) 2006-03-28 2012-08-29 東京エレクトロン株式会社 半導体装置の製造方法、プラズマ処理装置及び記憶媒体。
US8177990B2 (en) * 2006-03-31 2012-05-15 Tokyo Electron Limited Etching method, plasma processing system and storage medium
JP4946138B2 (ja) * 2006-03-31 2012-06-06 東京エレクトロン株式会社 エッチング方法
JP2008078515A (ja) * 2006-09-25 2008-04-03 Tokyo Electron Ltd プラズマ処理方法

Also Published As

Publication number Publication date
KR20100100710A (ko) 2010-09-15
TWI492296B (zh) 2015-07-11
US8449785B2 (en) 2013-05-28
CN102800552B (zh) 2015-08-05
CN101826455A (zh) 2010-09-08
US20100224591A1 (en) 2010-09-09
KR101449081B1 (ko) 2014-10-08
TW201104743A (en) 2011-02-01
JP2010206051A (ja) 2010-09-16
CN102800552A (zh) 2012-11-28
CN101826455B (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
JP5260356B2 (ja) 基板処理方法
JP5642001B2 (ja) プラズマエッチング方法
TWI697046B (zh) 蝕刻方法
TWI686863B (zh) 蝕刻有機膜之方法
US20220051904A1 (en) Etching method
TWI684218B (zh) 蝕刻方法（三）
US8642482B2 (en) Plasma etching method, control program and computer storage medium
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
US11462412B2 (en) Etching method
TWI743123B (zh) 電漿處理方法
US20070284337A1 (en) Etching method, plasma processing system and storage medium
JP2008198659A (ja) プラズマエッチング方法
CN109196624B (zh) 蚀刻方法
TWI713486B (zh) 蝕刻方法（二）
TW201724252A (zh) 蝕刻方法
JP2007273866A (ja) エッチング方法、プラズマ処理装置、記憶媒体
JP2007116031A (ja) 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
JP2007251044A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP2007242753A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121120

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130409

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130425

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160502

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5260356

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250