CN103579086A - 半导体装置及形成半导体结构的方法 - Google Patents

Abstract

本发明是有关于半导体装置及形成半导体结构的方法。该方法，首先形成一第一层于一基板上。之后，形成且图案化一掩膜层于该第一层之上。蚀刻部分通过该第一层。形成一第二层于该第一层之上。以及，藉由非微影工艺蚀刻通过该第一层及该第二层。藉此本发明可以形成具有较小临界尺寸的改良接触窗孔洞/介层孔结构。

Description

半导体装置及形成半导体结构的方法

技术领域

本发明涉及一种半导体装置，特别是涉及一种改善孔洞结构的方法与结构。 

背景技术

与制造可靠的集成电路相关的一个非常重要的因素是必须准确地控制形成于集成电路单独结构中的轮廓。这样的结构可以是接触窗孔洞。导电材料然后可以被沉积于此孔洞结构内以提供此集成电路中介于水平层次间的垂直导电路径。集成电路中可以包含许多层次，且使用接触窗与介层孔在层次之间来产生介于相邻层次间的电性通讯。传统的集成电路需要成千上万个具有精确且均匀宽度或临界尺寸的接触孔洞。 

将集成电路的尺寸缩小时会导致在此孔洞结构中所允许的临界尺寸也会跟着缩小。因此在一临界尺寸缩小的情况下要形成孔洞结构就会因为层次间对准的问题而变得更困难。此外，在高深宽比的孔洞结构(具有较陡斜率侧壁的小孔洞)内填入导电材料以及均匀地将导电材料填入其中也会变得更困难。 

由此可见，上述现有的半导体装置及形成半导体结构的方法在产品结构、方法及使用上,显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体装置及形成半导体结构的方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。 

发明内容

本发明的目的在于，克服现有的半导体装置及形成半导体结构的方法存在的缺陷，而提供一种新的半导体装置及形成半导体结构的方法，所要解决的技术问题是使其可以形成具有较小临界尺寸的改良接触窗孔洞/介层孔结构，非常适于实用。 

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成半导体结构的方法，其包括以下步骤：形成一第一层于一基板上。之后，形成且图案化一掩膜层于该第一层之上。蚀刻部分 通过该第一层。形成一第二层于该第一层之上。以及，藉由非微影工艺蚀刻通过该第一层及该第二层。 

前述的形成半导体结构的方法，其中该蚀刻在该第一层中形成一孔洞；以及该孔洞在远离该基板的部分的一宽度大于该孔洞在接近该基板的部分的一宽度。 

前述的形成半导体结构的方法，其中该孔洞的一第一侧壁包括朝向该孔洞的一中心线倾斜的第一内倾突出部分；该孔洞的一第二侧壁包括朝向该孔洞的一中心线倾斜的第二内倾突出部分；以及该第一内倾突出部分的一宽度与该第二内倾突出部分的一宽度相等。 

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体装置,其包含一基板、一第一层、以及一第二层。此第一层形成于该基板上,该第一层中具有一孔洞部分延伸通过该第一层。此第二层形成于该基板以及该第一层中的一孔洞侧壁上，且该第二层具有一厚度小于该孔洞宽度的一半。 

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包含一基板、一第一层、以及一第二层。此第一层形成于该基板上，该第一层中具有一孔洞部分延伸通过该第一层。该孔洞具有一第一部分较远离该基板，且延伸通过该第一层的部分具有一第一宽度。该孔洞具有一第二部分自该第一部分延伸朝向该基板,且延伸通过该第一层靠近该基板的部分具有一第二宽度。以及该第二宽度小于该第一宽度。 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的半导体装置，其中该孔洞的一侧壁包括朝向该孔洞的一中心线倾斜的内倾突出部分。 

前述的半导体装置，其中该基板包括一底层结构；以及该孔洞在接近该基板的部分该宽度是小于该底层结构靠近该第一层的部分的一宽度。 

前述的半导体装置，其中该基板包括至少两个底层结构；以及该孔洞的该第二部分蚀刻通过该第一层及进入该两个底层结构之间的该基板。 

本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种半导体装置，其包含：一底层结构具有一顶表面及一顶尺寸；以及一孔洞结构具有一阶梯状及一底尺寸，其中该孔洞的该底尺寸小于该底层结构的该顶尺寸。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的半导体装置，其中该孔洞结构是垂直地对称。 

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体装置及形成半导体结构的方法至少具有下列优点及有益 效果：本发明可以形成具有较小临界尺寸的改良接触窗孔洞/介层孔结构。 

综上所述，本发明是有关于半导体装置及形成半导体结构的方法。该方法，首先形成一第一层于一基板上。之后，形成且图案化一掩膜层于该第一层之上。蚀刻部分通过该第一层。形成一第二层于该第一层之上。以及，藉由非微影工艺蚀刻通过该第一层及该第二层。本发明在技术上有显著的进步,具有明显的积极效果,诚为一新颖、进步、实用的新设计。 

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。 

附图说明

图1A-图1C是显示形成孔洞于一半导体装置中的剖面图。 

图2A-图2C是显示根据本发明的一实施例形成孔洞于一半导体装置中的剖面图。 

图3A-图3C是显示根据本发明的另一实施例形成孔洞于一半导体装置中的剖面图。 

图4A-图4D是显示根据本发明的一实施例形成沟渠隔离结构、类似沟渠结构及其他沟渠结构的剖面图。 

10：底层结构 

12：基底层 

14：金属层间介电层 

16：先进图案薄膜 

18：介电抗反射涂布层 

20：底部抗反射涂布层 

22：光阻层 

30、36、50、80、100、110、120、140：孔洞 

40、90、150：薄膜 

52、53：突出部分 

124、126：内倾突出部分 

160：沟渠 

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本发明提出的半导体装置及形成半导体结构的方法其具体实施方式、方法、步骤、结构、特征及其功效，详 细说明如后。 

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。 

当半导体装置的工艺迈向60纳米(或更小)技术节点时，例如是接触窗或是介层孔的孔洞结构需要更小的临界尺寸(CD)以允许层间对准的工艺窗口。例如是接触窗的这种孔洞结构需要更紧密地控制其临界尺寸(CD)以获得层间准确地对准。在某些情况下，其临界尺寸(CD)是比微影工艺的最小解析度还更小。 

请参阅图1A-图1C所示，其是显示形成孔洞于一半导体装置中的剖面图。其中，一底层结构10形成于一基底12中。一金属层间介电层14形成于底层结构10及基底12之上。此金属层间介电层14可以是氧化硅、氮化硅、氮氧化硅、多晶硅及其组合以及其他合适的材料。一先进图案薄膜16形成于金属层间介电层14之上。此先进图案薄膜16可以是氧化硅、氮化硅、氮氧化硅、氮化钛、非晶碳(APF)、富硅底部抗反射层、有机底层光阻(ODL)及其组合以及其他合适的材料。此金属层间介电层14与先进图案薄膜16通常是不同的材质以提供较佳的图案及防止金属层间介电层14在先进图案薄膜16进行蚀刻时受到伤害。 

请参阅图1A所示，依序形成一介电抗反射涂布层18、一底部抗反射涂布层20及一光阻层22于此先进图案薄膜16之上，然后进行图案化。此光阻层22可以是193纳米的光阻或是其他合适的光阻。 

请参阅图1B所示，藉由例如是干蚀刻的蚀刻工艺形成孔洞30，之后除去此介电抗反射涂布层18、底部抗反射涂布层20以及光阻层22。 

对例如是图1A中所示的结构进行蚀刻通过金属层间介电层14，或许会形成一个不欲见的结果，即孔洞30与底层结构10交界处的宽度W1大于此底层结构10上表面处的宽度W3。 

请参阅图1C所示，孔洞32是藉由与图1A中所示的类似的光阻图案蚀刻形成，但是图案化成与底层结构10之间对应的孔洞。这样的蚀刻后也或许会形成一个不欲见的结果，即孔洞32与底层结构10交界处的宽度W7大于此底层结构10之间的距离W5。 

请参阅图2A-图2C所示，其是显示根据本发明的一实施例形成孔洞于一半导体装置中的剖面图。此半导体装置会先如图1A般准备。之后，如图2A中所示，进行氧气等离子体为主的非等向性蚀刻以蚀刻通过此先进图案薄膜16，同时也将底部抗反射涂布层20以及光阻层22除去。此处所使用 的等离子体配方必须对介电抗反射涂布层18具有良好的选择性以降低介电抗反射涂布层18的损失。再进行另一次非等向性干蚀刻以部分除去直到金属层间介电层14的材料及形成孔洞36。此金属层间介电层14的蚀刻深度是由所进行的蚀刻工艺持续的时间来控制。 

请参阅图2B所示，一层薄膜40在相对低的温度下沉积于在仍具有先进图案薄膜16的经图案化的金属层间介电层14之上。此薄膜40可以是例如氧化物，而相对低的温度例如是低于150℃。在较低温度下的沉积可以防止或减少对于先进图案薄膜16及其所定义的结构的伤害。此薄膜40是与先进图案薄膜16不同的材料，是作为硬式掩膜之用。使用与先进图案薄膜16不同的材料作为薄膜40允许特别是高深宽比的孔洞结构中较佳的边缘覆盖沉积特性。此薄膜40的厚度可以是小于所形成孔洞底部尺寸的宽度的一半。在某些实施例中，薄膜40的厚度可以是小于20纳米。 

请参阅图2C所示，进行非等向性蚀刻且移除此薄膜40及先进图案薄膜16以形成孔洞50。此先进图案薄膜16可以是可烘烤的材料。因此，若是介电抗反射涂布层18、底部抗反射涂布层20以及光阻层22在移除先进图案薄膜16时存在的话，可以在移除先进图案薄膜16时一并移除。 

此孔洞50在此孔洞50的上方具有一宽度W9，其是较此孔洞50与下层结构10的交会处的宽度W11更大。在某些实施例中，此下层结构10的上方具有一小于80纳米的上方尺寸(或是在某些实施例中小于60纳米)，而宽度W11则是小于下层结构10的上方尺寸。 

此孔洞50具有一阶梯状轮廓包括突出部分52和53向孔洞50的中心线内缩。此孔洞50侧壁的斜率可以在突出部分52和53之上与之下是不同的。宽度W9和W11的差距是与此薄膜40的厚度对应，但是不需要是一模一样。突出部分52和53朝向孔洞50的中心线内缩的距离也是与此薄膜40的厚度对应，但是不需要是一模一样，也不需要是与宽度W9和W11的差距一模一样。因此，宽度W9和W11的差距及突出部分52和53朝向孔洞50的中心线内缩的距离可以由此薄膜40的厚度控制。突出部分52和53的宽度可以是相等的。 

下层结构10至突出部分52的高度为H1而突出部分52至金属层间介电层14表面的高度为H2可以根据形成薄膜40之前的孔洞36的深度而变动。这样允许控制孔洞50较窄底部部分的深宽比而可以使填充材料更均匀的沉积进入孔洞50之内。 

使用类似于薄膜40的间隔物来形成孔洞36允许使用非微影工艺而不是嵌镶工艺来进行蚀刻。因此，所形成的孔洞36是垂直对称的。 

使用上述的工艺，产生比微影工艺极限的最小解析度更小的临界尺寸(CD)就变得可能。举例而言，193纳米光阻先前被认为其极限仅能定义出大 于80纳米的结构，而使用上述的工艺却能达成小于60纳米或更小的特征尺寸。使用上述较小特征尺寸孔洞的范例应用包括浮动栅极记忆体、电荷捕捉记忆体、非挥发记忆体或是嵌入式记忆体，当然也可以有其他更多的应用。 

一个范例的优点是在与接近底层结构接触处形成较小特征尺寸孔洞，其斜率是朝向此接触窗(在某些实施例中具有两段斜率)。因此，导电材料相比较于高深宽比的孔洞较易沉积于此种接触窗内，且可以提供较佳的材料填充表现。 

另一个范例的优点是在掩膜层之后所施加的层次(例如层40)可以填入此孔洞中。因为掩膜层形成工艺中的错误会产生细缝或是裂缝。因此，例如是氧化层中的细缝或是裂缝等问题可以藉由填入此层而减少。 

另一个范例的优点是减少或消除细缝问题可以防止例如是细缝或是裂缝等孔洞结构穿过此元件层次中(例如层间介电层14)的空间，且防止接触窗/介层孔短路。 

可以理解的是，此层(例如40)可以沉积于包括光阻层、类光阻层、含碳层或是图案层等其他层次之上以改善半导体装置中的不同孔洞结构。此外，也可以理解的是，此工艺可以应用于半导体装置中例如是周边接触窗、介层孔以及沟渠等不同结构层之中。 

图3A-图3C是根据本发明的另一实施例形成孔洞于一半导体装置中的剖面图。其中显示了上述所描述的工艺的结构可以在一半导体装置的工艺中重复若干次。 

请参阅图3A所示，一底层结构10形成于一基底12中。一金属层间介电层14形成于底层结构10及基底12之上。一先进图案薄膜16形成于金属层间介电层14之上。一孔洞80藉由蚀刻通过此先进图案薄膜16以及一部分的金属层间介电层14形成。在蚀刻此孔洞80之后，形成一层例如是氧化硅的薄膜90。此薄膜90可以是在先进图案薄膜16存在之下而以相对低的温度例如是低于150℃沉积。 

请参阅图3B所示，在图3A的结构进行非等向性蚀刻，然后形成一层例如是氧化硅的薄膜100。此非等向性蚀刻进行的够久使得孔洞110现在继续朝向底层结构10延伸但是不会穿过金属层间介电层14。此薄膜100可以是在先进图案薄膜16存在之下而以相对低的温度例如是低于150℃沉积。 

请参阅图3C所示，在图3B的结构进行第二次非等向性蚀刻。此第二次非等向性蚀刻进行的够久使得孔洞120穿过金属层间介电层14而抵达底层结构10。 

此孔洞120包括三个部分。第一部分122a是靠近底层结构10而具有最小的宽度W15。第二部分122b是中间区域具有大于宽度W15的宽度W17。 第三部分122c是靠近金属层间介电层14表面的区域具有大于宽度W17的宽度W19。此孔洞120包括一内倾突出部分124介于第一部分122a与第二部分122b之间，以及一内倾突出部分126介于第二部分122b与第三部分122c之间，两者皆朝向孔洞120的中心线倾斜。 

此宽度W19是由图案化此孔洞80的掩膜尺寸所控制。因为在蚀刻工艺中材料损失的缘故，宽度W19是较孔洞80的掩膜尺寸略大。 

此宽度W17和W19之间的差距可以由薄膜90的厚度所控制。此宽度W15和W17之间的差距可以由薄膜100的厚度所控制。 

第三部分122c的高度H5可以由形成孔洞80的蚀刻工艺的时间所控制。第二部分122b的高度H7可以由第一非等向蚀刻的时间所控制。第一部分122a的高度H9可以在考虑金属层间介电层14的厚度情况下由调整此高度H5和H7所控制。 

因此，可以理解的是许多不同类型的孔洞轮廓可以藉由本发明所揭露的方法而获得。 

本发明并不局限于使用于接触窗孔洞，也可以使用于例如浅沟渠隔离(STI)结构。 

请参阅图4A所示，先进图案薄膜16形成于此基底12之上。介电抗反射涂布层18形成于此先进图案薄膜16之上。一底部抗反射涂布层20形成于介电抗反射涂布层18之上。及一光阻层22形成于此底部抗反射涂布层20及介电抗反射涂布层18之上。图中所示的介电抗反射涂布层18、底部抗反射涂布层20及光阻层22是进行图案化之后的结果。 

请参阅图4B所示，进行一蚀刻通过此先进图案薄膜16而将基底12裸露出来。请参阅图4C所示，此蚀刻继续部分通过此基底12而形成沟渠140。在蚀刻形成沟渠140后，可以将底部抗反射涂布层20及光阻层22除去,之后再形成一层例如是氧化硅的薄膜150。此薄膜150可以是在先进图案薄膜16存在之下而以相对低的温度例如是低于150℃沉积。 

请参阅图4D所示，在图4C的结构进行非等向性蚀刻。此非等向性蚀刻进行的够久使得沟渠160现在延伸穿过基底12而将底层结构10隔离。此沟渠160可以填充一层例如是氧化硅的介电材料。 

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明,任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内,当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例,但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰,均仍属于本发明技术方案的范围内。 

Claims (10)

1.一种形成半导体结构的方法，其特征在于其包括以下步骤：

形成一第一层于一基板上；

形成且图案化一掩膜层于该第一层之上；

蚀刻部分通过该第一层；

形成一第二层于该第一层之上；以及

藉由非微影工艺蚀刻通过该第一层及该第二层。

2.根据权利要求1所述的形成半导体结构的方法，其特征在于其中：

该蚀刻在该第一层中形成一孔洞；以及

该孔洞在远离该基板的部分的一宽度大于该孔洞在接近该基板的部分的一宽度。

3.根据权利要求1所述的形成半导体结构的方法，其特征在于其中：

该孔洞的一第一侧壁包括朝向该孔洞的一中心线倾斜的第一内倾突出部分；

该孔洞的一第二侧壁包括朝向该孔洞的一中心线倾斜的第二内倾突出部分；以及

该第一内倾突出部分的一宽度与该第二内倾突出部分的一宽度相等。

4.一种半导体装置，其特征在于其包含：

一基板；

一第一层形成于该基板上，该第一层中具有一孔洞部分延伸通过该第一层；以及

一第二层形成于该基板以及该第一层中的一孔洞侧壁上，该第二层具有一厚度小于该孔洞宽度的一半。

5.一种半导体装置，其特征在于其包含：

一基板；

一第一层形成于该基板上，该第一层中具有一孔洞部分延伸通过该第一层，其中

该孔洞具有一第一部分远离该基板，且延伸通过该第一层的部分具有一第一宽度；

该孔洞具有一第二部分自该第一部分延伸朝向该基板，且延伸通过该第一层靠近该基板的部分具有一第二宽度；以及

该第二宽度小于该第一宽度。

6.根据权利要求5所述的半导体装置，其特征在于其中该孔洞的一侧壁包括朝向该孔洞的一中心线倾斜的内倾突出部分。

7.根据权利要求5所述的半导体装置，其特征在于其中：

该基板包括一底层结构；以及

该孔洞在接近该基板的部分该宽度是小于该底层结构靠近该第一层的部分的一宽度。

8.根据权利要求5所述的半导体装置，其特征在于其中：

该基板包括至少两个底层结构；以及

该孔洞的该第二部分蚀刻通过该第一层及进入该两个底层结构之间的该基板。

9.一种半导体装置，其特征在于其包含：

一底层结构具有一顶表面及一顶尺寸；以及

一孔洞结构具有一阶梯状及一底尺寸，其中该孔洞的该底尺寸小于该底层结构的该顶尺寸。

10.根据权利要求9所述的半导体装置，其特征在于其中该孔洞结构是垂直地对称。

Images