KR101102052B1 - 반도체 소자 및 그의 형성 방법 - Google Patents

반도체 소자 및 그의 형성 방법 Download PDF

Info

Publication number
KR101102052B1
KR101102052B1 KR1020090055522A KR20090055522A KR101102052B1 KR 101102052 B1 KR101102052 B1 KR 101102052B1 KR 1020090055522 A KR1020090055522 A KR 1020090055522A KR 20090055522 A KR20090055522 A KR 20090055522A KR 101102052 B1 KR101102052 B1 KR 101102052B1
Authority
KR
South Korea
Prior art keywords
trench
insulating film
delete delete
semiconductor device
semiconductor substrate
Prior art date
Application number
KR1020090055522A
Other languages
English (en)
Other versions
KR20100137214A (ko
Inventor
김형기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090055522A priority Critical patent/KR101102052B1/ko
Publication of KR20100137214A publication Critical patent/KR20100137214A/ko
Application granted granted Critical
Publication of KR101102052B1 publication Critical patent/KR101102052B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Abstract

본 발명의 반도체 소자의 형성 방법은 반도체 기판에 제 1 트렌치를 형성하고, 상기 반도체 기판 상에 상기 제 1 트렌치 저부를 노출시키는 제 1 절연막을 형성하고, 상기 제 1 트렌치 저부에 제 2 트렌치를 형성하고, 상기 제 2 트렌치에 제 2 절연막을 매립한 후, 상기 제 1 트렌치 및 상기 제 1 절연막 측벽에 제 3 절연막을 매립함으로써, 트렌치의 깊이를 깊게 형성하면서, 트렌치 깊이의 균일도를 향상시켜 반도체 소자의 특성을 향상시키는 효과를 제공한다.
소자분리막, 깊이 증가

Description

반도체 소자 및 그의 형성 방법{Semiconductor device and method for forming it}
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 보다 자세하게는 소자분리막의 균일도를 향상시키는 반도체 소자 및 그의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 패턴이 미세화되면서 반도체 메모리 소자, 예를 들어 디램(DRAM; Dynamic Random Access Memory) 소자의 데이터 유지 시간(data retention time)을 조절하여 소자의 수율을 향상시키는 소자분리공정(Isolation process)의 중요성이 더욱 높아지고 있다. 반도체 소자의 데이터 유지 시간을 향상시키기 위해 소자분리공정에서부터 많은 공정 개발 및 공정 물질의 연구가 이루어지고 있다.
이러한 소자분리공정 가운데 적은 폭을 가지면서 우수한 소자분리 특성을 가지는 트렌치형 소자분리(STI; Shallow Trench Isolation)공정을 이용하여 소자분리막을 형성하고 있다. 트렌치형 소자분리 공정에 의해 형성되는 소자분리막은 통상적으로 노광기술과 식각공정에 의해 반도체 기판에 소정 깊이의 트렌치를 형성하고, 절연막으로 트렌치를 매립한 후 평탄화하는 과정으로 이루어진다.
한편, 트렌치를 매립하는 갭필(gap-fill) 특성을 향상시키기 위해 갭필 물질로 고밀도 플라즈마(HDP; High density plasma) 산화막을 이용하거나 증착-식각-증착(DED; Deposition-etch-deposition) 방법을 이용하고 있다. 그러나 이러한 갭필 물질 및 갭필 방법 또한, 소자의 크기가 60nm 급으로 점점 더 축소되면서 트렌치를 매립하는데 한계를 나타내고 있다. 이에 따라 용매(solvent)와 용질(solute)이 섞여 있는 화합물로 이루어진 유동성 절연막을 이용한 스핀 온 절연막(SOD; Spin On Dielectric) 공정을 이용하여 트렌치를 매립하고 있다.
한편, 반도체 소자의 집적도가 향상됨에 따라 좁은 면적에 깊은 두께의 반도체 기판을 식각하여 트렌치를 형성하는 것이 요구되고 있다. 그러나, 반도체 기판을 식각하여 깊은 트렌치를 형성하는 것은 현 공정상 어려운 실정이며, 전체 웨이 퍼에서 트렌치 깊이의 균일도 또한 취약해지고 있는 실정이다. 게다가, 트렌치의 균일도가 취약해짐에 따라 셀과 셀 사이에 누설 전류(leakage current)가 발생할 경우 셀에 저장된 전하가 손실되어 반도체 소자의 특성을 열화시키는 문제가 있다.
본 발명은 반도체 소자의 소자분리막을 형성하기 위한 트렌치의 깊이의 균일도가 취약하여 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판 내에 형성된 제 1 트렌치에 매립된 제 1 절연막과, 상기 제 1 트렌치 상부에 형성된 제 2 트렌치를 매립하며 상기 반도체 기판 상으로 돌출된 제 2 절연막과 상기 반도체 기판 상으로 돌출된 상기 제 2 절연막 측벽 및 상기 반도체 기판 상에 구비된 제 3 절연막을 포함하는 것을 특징으로 한다.
이때, 상기 제 1 트렌치는 상기 트렌치 상부보다 큰 폭을 갖는 원형인 것을 특징으로 한다.
그리고, 상기 제 1 트렌치는 상기 트렌치 상부보다 작은 폭을 갖는 것을 특징으로 한다.
이때, 상기 제 1 트렌치는 500Å 내지 1000Å의 두께를 갖는 것을 특징으로 한다.
그리고, 상기 제 2 트렌치는 1000Å 내지 2000Å의 두께를 갖는 것을 특징으로 한다.
그리고, 상기 1 절연막은 SOG(spin on glass)인 것을 특징으로 한다. SOG는 SOD 및 HDP 보다 유동성이 많아 제 1 트렌치를 매립하는데 매우 용이하다. 특히 원 형의 형태를 갖거나 제 2 트렌치보다 폭이 좁은 경우에도 용이하게 매립되도록 할 수 있다.
그리고, 상기 제 2 절연막은 SOD(Spin On Dielectric), HDP(High density plasma) 또는 이들의 적층구조인 것을 특징으로 한다.
그리고, 상기 제 3 절연막은 라이너 질화막(liner nitride)인 것을 특징으로 한다.
그리고, 상기 제 1 절연막 및 상기 제 2 절연막 측벽에 제 4 절연막을 더 구비하는 것을 특징으로 한다.
이때, 상기 제 4 절연막은 고온산화막(High temperature oxidation)인 것을 특징으로 한다.
또한, 상기 1 절연막 측벽에 구비된 상기 제 4 절연막 측벽에 제 5 절연막을 더 구비하는 것을 특징으로 한다.
이때, 상기 제 5 절연막은 산화막인 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 반도체 기판에 제 1 트렌치를 형성하는 단계와 상기 반도체 기판 상에 상기 제 1 트렌치 저부를 노출시키는 제 1 절연막을 형성하는 단계와 상기 제 1 트렌치 저부에 제 2 트렌치를 형성하는 단계와 상기 제 2 트렌치에 제 2 절연막을 매립하는 단계 및 상기 제 1 트렌치 및 상기 제 1 절연막 측벽에 제 3 절연막을 매립하는 단계를 포함하는 것을 특징으로 한다. 이 결과 트렌치를 형성하는데 있어서, 제 1 트렌치를 형성한 후 제 2 트렌치를 형성함으로써 깊은 깊이를 한꺼번에 식각하는 과정에서 트렌치의 균일도를 저하시키는 문 제가 근본적으로 해결될 수 있다.
이때, 상기 제 1 트렌치를 형성하는 단계는 상기 반도체 기판 상부로부터 1000Å 내지 2000Å 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 절연막을 형성하는 단계는 상기 제 1 트렌치를 포함하는 상기 반도체 기판 상에 상기 제 1 절연막을 형성하는 단계 및 상기 제 1 절연막에 에치백 공정을 수행하여 상기 제 1 트렌치 저부를 노출시키는 단계를 포함하는 것을 특징으로 한다. 이 과정에서 노출된 트렌치의 바닥부는 이후 공정에서 트렌치의 깊이를 추가적으로 증가시키기 위하여 반도체 기판을 식각하는데 노출되는 부분이라 할 수 있다.
또한, 상기 제 2 트렌치를 형성하는 단계는 상기 제 1 트렌치 측벽에 남겨진 상기 제 1 절연막을 식각마스크로 상기 제 1 트렌치 저부를 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치 저부를 식각하는 단계는 상기 제 1 트렌치 저부로부터 500Å 내지 1000Å 식각하는 단계를 포함하는 것을 특징으로 한다.
이때, 상기 제 1 트렌치 저부를 식각하는 단계는 습식 식각, 화학적 건식 식각 또는 등방성 식각으로 수행되는 것을 특징으로 한다. 이 과정에서 제 1 절연막을 식각마스크로 습식 식각하는 경우 제 1 트렌치보다 폭이 좁은 제 2 트렌치를 형성하거나, 제 1 절연막을 식각마스크로 화학적 건식 식각하는 경우 제 1 트렌치보다 폭이 넓은 원형의 제 2 트렌치를 형성할 수 있다.
그리고, 상기 제 2 트렌치를 형성하는 단계 이후 큐어링(curing) 공정을 실 시하는 단계를 더 포함하는 것을 특징으로 한다. 이 결과, 제 2 트렌치 형성하는 단계에서 노출된 반도체 기판이 손상을 받아 실리콘 본딩을 안정화 시킨다.
이때, 상기 큐어링 공정을 실시하는 단계에서 상기 제 2 트렌치의 표면에 산화막이 형성되는 것을 특징으로 한다.
그리고, 상기 큐어링 공정을 실시하는 단계 이후 상기 산화막 및 상기 제 1 절연막 측벽에 고온산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 소자분리막의 형성에 있어 트렌치의 깊이를 깊게하면서, 트렌치 깊이의 균일도를 향상시켜 반도체 소자의 특성을 향상시키는 효과를 제공한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이며, 도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 소자분리막은 반도체 기판(10) 내에 형성된 트렌치 하부에 매립된 SOG(24)를 포함하고, 그 상부에 SOG(24)보다 넓은 폭을 갖는 트렌치 상부에 매립된 SOD 및 HDP(26)을 포함한다. 그리고, SOG(24)가 매립된 트렌치 하부와 SOD 및 HDP(26)이 매립된 트렌치 측벽에 형성된 고온산화막(22)을 포함하고, 하부 트렌치 상부에 구비된 고온산화막(22) 측벽 및 반도체 기판(30) 상부에 형성된 라이너 질화막(30)을 포함한다. 이는 트렌치 하부에 매립된 SOG(24)에 의해 종래의 소자분리막 보다 깊은 두께를 갖는 반도체 소자의 소자분리막을 제공하여 반도체 소자의 특성을 열화시키는 문제를 해결한다.
도 2a에 도시된 바와 같이, 반도체 기판(10) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 반도체 기판(10)을 식각하여 트렌치(12)를 형성한다. 그 다음, 전체 표면에 산화막(wall oxidation,14)을 형성한 후, 그 상부에 라이너 질화막(liner nitride,16)을 증착한다. 이때, 반도체 기판(10)에 형성된 트렌치의 깊이는 1000Å 내지 2000Å이 되도록 하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 라이너 질화막(16)에 에치백 공정을 수행하여 트렌치(12)의 바닥부를 노출시킨다. 이 과정에서 노출된 트렌치(12)의 바닥부는 이후 공정에서 트렌치(16)의 깊이를 추가적으로 증가시키기 위하여 반도체 기판(10)을 식각하는데 노출되는 부분이라 할 수 있다.
도 2c에 도시된 바와 같이, 상술한 트렌치(12)에 리세스 공정을 수행하여 트렌치(18)을 형성한다. 이 과정에서 형성된 트렌치(18)의 깊이는 500Å 내지 1000Å인 것이 바람직하다. 그리고, 리세스 공정은 습식 식각 또는 건식 식각으로 수행되는 것이 바람직하다.
도 2d에 도시된 바와 같이, 상술한 단계에서 형성된 트렌치(18)에 의해 반도체 기판(10)이 노출되어 있기 때문에 손상을 받은 반도체 기판(10)에 큐어링 공정을 수행하여 노출된 반도체 기판(10) 상에 희생 산화막(20)을 형성하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 전체 표면에 라이너 고온산화막(high temperature oxidation,22)을 증착한다. 이때, 도 1e에 도시되지는 않았지만 트렌치(12,18)의 폭이 좁고 깊이가 깊기 때문에 트렌치(12,18)의 종횡비가 크기 때문에 갭필 마진이 취약한 경우에는 라이너 고온산화막의 증착두께를 상향조정하여 트렌치(18)를 일부 갭필하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 트렌치(18)는 유동성이 좋은 SOG(spin on glass)로 매립되는 것이 바람직하고, 트렌치(12)는 SOD(Spin On Dielectric), HDP(High density plasma) 또는 이들의 적층구조로 매립되도록 하는 것이 바람직하다. 이후, 어닐링 공정을 수행하는 것이 바람직하다.
이하에서는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명한다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 소자분리막은 반도체 기판(30) 내에 형성된 원형의 트렌치 내부에 매립된 SOG(44)를 포함하고, 그 상부에 원형의 트렌치 보다 좁은 폭을 갖는 트렌치 상부에 매립된 SOD 및 HDP(46)을 포함한다. 그리고, SOD 및 HDP(46)이 매립된 트렌치 측벽에 형성된 고온산화막(42)을 포함하고, 고온산화막(42) 측벽 및 반도체 기판(30) 상부에 형성된 라이너 질화 막(36)을 포함하다. 이는 원형의 트렌치에 매립된 SOG(44)에 의해 종래의 소자분리막 보다 깊은 두께를 갖는 반도체 소자의 소자분리막을 제공하여 반도체 소자의 특성을 열화시키는 문제를 해결한다.
도 4a에 도시된 바와 같이, 반도체 기판(30) 상에 감광막 패턴(미도시)을 형성한 후, 감광막 패턴(미도시)을 식각마스크로 반도체 기판(30)을 식각하여 트렌치(32)를 형성한다. 그 다음, 전체 표면에 산화막(wall oxidation,14)을 형성한 후, 그 상부에 라이너 질화막(liner nitride,36)을 증착한다. 이때, 반도체 기판(30)에 형성된 트렌치의 깊이는 1000Å 내지 2000Å이 되도록 하는 것이 바람직하다.
도 4b에 도시된 바와 같이, 라이너 질화막(36)에 에치백 공정을 수행하여 트렌치(32)의 바닥부를 노출시킨다. 이 과정에서 노출된 트렌치(32)의 바닥부를 통하여 후속 공정에서 트렌치(36)의 깊이를 추가적으로 증가시키도록 반도체 기판(30)이 식각된다.
도 4c에 도시된 바와 같이, 상술한 트렌치(32)에 리세스 공정을 수행하여 트렌치(38)을 형성한다. 이 과정에서 형성된 트렌치(38)의 깊이는 500Å 내지 1000Å인 것이 바람직하다. 그리고, 리세스 공정은 화학적 건식 식각(chemical dry etch)로 수행되어 하부가 둥근 형태를 갖도록 하는 것이 바람직하다.
도 4d에 도시된 바와 같이, 상술한 단계에서 형성된 트렌치(38)에 의해 반도체 기판(30)이 노출되어 있기 때문에 손상을 받은 반도체 기판(30)에 큐어링 공정을 수행하여 노출된 반도체 기판(30) 상에 희생 산화막(40)을 형성하는 것이 바람 직하다.
도 4e에 도시된 바와 같이, 전체 표면에 라이너 고온산화막(high temperature oxidation,42)을 증착한다. 이때, 도 2e에 도시되지는 않았지만 트렌치(32,38)의 폭이 좁고 깊이가 깊기 때문에 트렌치(32,38)의 종횡비가 크기 때문에 갭필 마진이 취약한 경우에는 라이너 고온산화막의 증착두께를 상향조정하여 트렌치(38)를 일부 갭필하는 것이 바람직하다.
도 4f에 도시된 바와 같이, 트렌치(38)는 유동성이 좋은 SOG(spin on glass)로 매립되는 것이 바람직하고, 트렌치(32)는 SOD(Spin On Dielectric), HDP(High density plasma) 또는 이들의 적층구조로 매립되도록 하는 것이 바람직하다. 이후, 어닐링 공정을 수행하는 것이 바람직하다.
상술한 바와 같이 트렌치를 형성하는데 있어, 소정 두께의 트렌치를 형성한 후, 트렌치 바닥부에 리세스 공정을 수행하여 깊이가 깊은 트렌치를 형성함으로써 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 단면도.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도.

Claims (21)

  1. 반도체 기판 내에 형성된 제 1 트렌치에 매립된 제 1 절연막;
    상기 제 1 트렌치 상부에 형성된 제 2 트렌치를 매립하며, 상기 반도체 기판 상으로 돌출된 제 2 절연막; 및
    상기 반도체 기판 상으로 돌출된 상기 제 2 절연막 측벽 및 상기 반도체 기판 상에 구비된 제 3 절연막을 포함하되,
    상기 제 1 절연막 및 상기 제 2 절연막 측벽에 구비되는 제 4 절연막과, 상기 제 4 절연막 측벽에 구비되는 제 5 절연막을 포함하며, 상기 제 4 절연막은 고온산화막이고 제 5 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 트렌치는
    상기 제 2 트렌치보다 큰 폭을 갖는 원형인 것을 특징으로 하는 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 트렌치는
    상기 제 2 트렌치보다 작은 폭을 갖는 것을 특징으로 하는 반도체 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 트렌치는
    500Å 내지 1000Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 2 트렌치는
    1000Å 내지 2000Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 절연막은
    SOG(spin on glass)인 것을 특징으로 하는 반도체 소자.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 2 절연막은
    SOD(Spin On Dielectric), HDP(High density plasma) 또는 이들의 적층구조인 것을 특징으로 하는 반도체 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 3 절연막은
    라이너 질화막(liner nitride)인 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
KR1020090055522A 2009-06-22 2009-06-22 반도체 소자 및 그의 형성 방법 KR101102052B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090055522A KR101102052B1 (ko) 2009-06-22 2009-06-22 반도체 소자 및 그의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090055522A KR101102052B1 (ko) 2009-06-22 2009-06-22 반도체 소자 및 그의 형성 방법

Publications (2)

Publication Number Publication Date
KR20100137214A KR20100137214A (ko) 2010-12-30
KR101102052B1 true KR101102052B1 (ko) 2012-01-04

Family

ID=43511004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090055522A KR101102052B1 (ko) 2009-06-22 2009-06-22 반도체 소자 및 그의 형성 방법

Country Status (1)

Country Link
KR (1) KR101102052B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107305859B (zh) * 2016-04-18 2020-03-10 中芯国际集成电路制造(上海)有限公司 深沟槽结构的制作方法、半导体器件及电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
KR20030012116A (ko) * 2001-07-30 2003-02-12 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리 방법
KR20060079350A (ko) * 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20080039111A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020072657A (ko) * 2001-03-12 2002-09-18 삼성전자 주식회사 트렌치 소자 분리형 반도체 장치 및 트렌치형 소자 분리막형성방법
KR20030012116A (ko) * 2001-07-30 2003-02-12 주식회사 하이닉스반도체 반도체 소자의 트렌치 소자분리 방법
KR20060079350A (ko) * 2004-12-30 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR20080039111A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 Ｐｓｏｉ구조를 갖는 반도체소자의 제조 방법

Also Published As

Publication number Publication date
KR20100137214A (ko) 2010-12-30

Similar Documents

Publication Publication Date Title
KR101003496B1 (ko) 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
US6821865B2 (en) Deep isolation trenches
USRE45361E1 (en) Semiconductor device manufacturing method having high aspect ratio insulating film
KR100538810B1 (ko) 반도체소자의 소자분리 방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
JP2008535282A (ja) フラッシュメモリ装置のポリシリコン−１を規定する方法
CN105355587B (zh) 一种避免浅沟槽隔离结构出现深度负载效应的方法
US20080213967A1 (en) Trench capacitor and method for manufacturing the same
US9437674B2 (en) Insulating trench forming method
US7851326B2 (en) Method for producing deep trench structures
US20110127587A1 (en) Semiconductor device and method for forming the same
KR101102052B1 (ko) 반도체 소자 및 그의 형성 방법
US6103581A (en) Method for producing shallow trench isolation structure
US6897108B2 (en) Process for planarizing array top oxide in vertical MOSFET DRAM arrays
US20060154435A1 (en) Method of fabricating trench isolation for trench-capacitor dram devices
JP2008130829A (ja) 半導体装置の製造方法および半導体装置
KR101067875B1 (ko) 반도체 소자의 제조방법
KR100796516B1 (ko) 반도체 소자의 제조 방법
KR101078720B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100567872B1 (ko) 반도체 제조 장치에서의 소자 분리막 형성 방법
KR20010008607A (ko) 반도체장치의 소자분리막 형성방법
JPH09260485A (ja) 半導体装置の製造方法
KR20100077617A (ko) 티타늄질화막 형성 방법 및 그를 이용한 매립게이트 제조 방법
US20050158963A1 (en) Method of forming planarized shallow trench isolation
KR100578239B1 (ko) 반도체장치의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee