JP2008130829A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】サブコンタクトはプロセス上の制約から要する面積が大きくなる。
【解決手段】上層Ｓｉ基板１２、ＳｉＯ_２膜層１４、下層Ｓｉ基板１６からなるＳＯＩ基板にＳｉＯ_２膜２２およびＰｏｌｙ−Ｓｉ２６からなる素子分離用絶縁膜を形成すると同時に埋め込みＳｉＯ_２２４を埋め込んだサブコンタクト用のホールを形成する。ウェットエッチングにより埋め込みＳｉＯ_２２４を途中までエッチングした後、トランジスタ２８上の引き出し電極用コンタクトホールを形成すると同時に、ＳＯＩ基板のＳｉＯ_２膜層１４まで貫通するサブコンタクト用のコンタクトホール４０を形成する。その後、各コンタクトホールをＷで埋め込むことにより、Ｗプラグ４４と同時にサブコンタクト４２を形成する。
【選択図】 図３

Description

本発明は、半導体装置に関し、特に基板にサブコンタクトを有する半導体装置およびその製造方法に関する。

近年、半導体集積回路はその集積度が進み、多種多様な素子を高密度に配置する必要が出てきた。それらの素子を互いに干渉することなく動作させるために、ＬＯＣＯＳ（Local Oxidation of Silicon）法、ＳＴＩ（Shallow Trench Isolation）法、ＤＴＩ（Deep Trench Isolation）法などの素子分離技術が発展してきた。

ＤＴＩ法は、フラットパネルディスプレイ(FPD: Flat Panel Display)のスキャンドライバやデータドライバ、スイッチング素子などに用いられる高耐圧のトランジスタを搭載した集積回路などで用いられる手法である。ＤＴＩ法では、ＳＯＩ（Silicon on Insulator）基板の活性領域Ｓｉに、分離したい領域の外周に沿って深い溝を形成した後、溝の内壁にＳｉ酸化膜を形成し、さらにはＰｏｌｙ−Ｓｉなどを埋め込んでから表面を平坦化することによって素子分離用絶縁膜を形成する。このＳｉ酸化膜やＰｏｌｙ−Ｓｉによって電気的に分離されたＳｉ領域のそれぞれにトランジスタ等の素子を形成していく（例えば特許文献１参照）。

特開平５−６３０７３号公報

分離されたＳｉ領域にはトランジスタ等の素子の他、分離したＳｉ基板の電位を所定の値に制御するためのサブコンタクトが形成される場合がある。チップサイズの縮小化、半導体の高集積化の要請は日々強くなるが、素子の形成領域以外に確保しなければならないサブコンタクトの形成領域が大きいほど、それらの傾向に対して無視できない障壁となってしまう。

また、サブコンタクトはトランジスタの引き出し電極のためのコンタクトホールより深いため、サブコンタクトを形成するために固有の工程を設ける必要があり、形成に要する時間も長い。結果としてサブコンタクトを形成することによりスループットが低くなり製造コストにも悪影響を及ぼす。

本発明はこうした課題に鑑みてなされたものであり、その目的は、サブコンタクトを、形成面積を抑えながら効率的に形成する技術を提供することにある。

本発明のある態様は半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、基板に素子分離用の溝とサブコンタクト用のコンタクトホールをエッチングにより同時に形成する工程と、溝内部に絶縁材料を埋め込み前記素子分離用絶縁膜を形成するとともに、サブコンタクト用のコンタクトホールを絶縁材料で埋め込む工程と、基板の上面に層間絶縁膜を形成する工程と、サブコンタクト用のコンタクトホール上部の層間絶縁膜およびサブコンタクト用のコンタクトホール内部の絶縁材料をエッチングして、サブコンタクト用のコンタクトホールを開口する工程と、サブコンタクト用のコンタクトホールに導電性材料を埋め込む工程と、を含むことを特徴とする。

本発明の別の態様も半導体装置の製造方法に関する。この半導体装置の製造方法は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、サブコンタクト用のコンタクトホールの深さ方向の一部を素子分離用の溝と同時に形成する工程と、サブコンタクト用のコンタクトホールの深さ方向の別の一部を素子分離用絶縁膜により分離された領域に形成した素子の引き出し電極用のコンタクトホールと同時に形成する工程と、を含むことを特徴とする。

本発明の別の態様は半導体装置に関する。この半導体装置は、素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置であって、サブコンタクトの水平方向の幅の最大値はいずれの水平面においても前記素子分離用絶縁膜の膜厚より小さいことを特徴とする。

ここで「サブコンタクトの水平方向の幅の最大値」とは、サブコンタクトの断面形状である円形、矩形、楕円形などの幅の最大値のことであり、例えば円形であれば直径、矩形であれば長手方向の幅、楕円形であれば長径などである。また「素子分離用絶縁膜の膜厚」とは素子分離用絶縁膜の水平方向の断面形状であるラインの幅のことである。

なお、以上の構成要素の任意の組合せ、本発明の表現を半導体集積回路、半導体基板などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、素子分離用絶縁膜およびサブコンタクトを含む高集積な半導体装置を安価に製造することができる。

まず本実施の形態の特徴を明らかにするために、素子分離を行った領域にサブコンタクトとトランジスタを形成した基板の構造例について説明する。図１はＳＯＩ基板を用いて素子分離を行った場合の一般的な基板の断面図である。ＳＯＩ基板は下層Ｓｉ基板１１６、ＳｉＯ_２膜層１１４、および上層Ｓｉ基板１１２を含む。この基板にさらにＳｉＯ_２膜１２２およびＰｏｌｙ−Ｓｉ１２６からなる素子分離用絶縁膜とトランジスタ１２８が形成され、ＢＰＳＧ（Boron Phosphorus Silicon Glass）などの層間絶縁膜１３０中にトランジスタに接続するプラグ１４４が形成される。また層間絶縁膜１３０、上層Ｓｉ基板１１２、およびＳｉＯ_２膜層１１４を貫通するようにサブコンタクト１４２が形成される。

図１に示すような構造の基板を形成するためには通常、
（１）素子分離用溝の加工とＳｉＯ_２膜１２２およびＰｏｌｙ−Ｓｉ１２６の埋め込み
（２）トランジスタ１２８の形成
（３）層間絶縁膜１３０の形成
（４）サブコンタクト１４２のコンタクトホール形成
（５）プラグ１４４のコンタクトホール形成
（６）各コンタクトホールの埋め込み
といった工程を経る必要がある。すなわち、素子分離用絶縁膜、プラグ１４４、サブコンタクト１４２、トランジスタ１２８といった各要素は、加工量、加工対象、使用材料などの観点でその形成手法を共通化できないため、ほとんどの部分を独立に作り込んでいく必要がある。

図１においてサブコンタクト１４２は、層間絶縁膜１３０、上層Ｓｉ基板１１２、およびＳｉＯ_２膜層１１４を貫くコンタクトホールを形成し、アルミニウムなどの埋め込み材料をスパッタリングにより堆積させて形成する。サブコンタクト１４２は他の構成要素より深いコンタクトホールの加工が必要となるため、短時間にエッチングを行いコンタクトホールを形成するためには図１のような階段形状またはすり鉢形状としてアスペクト比を低く抑える必要がある。この形状によりスパッタによる埋め込み材料の埋め込み性も良好となる。

ところがサブコンタクト１４２をこのような形状とすることにより、各分離領域においてサブコンタクト１４２を形成すると、チップ全体で必要となるサブコンタクト１４２の形成領域が多大なものになり、チップサイズの縮小や高集積化に対し障壁となる。そこで本実施の形態では加工に要する時間を削減しながらもサブコンタクト１４２に要する領域を小さくする。

次に本実施の形態における素子分離用絶縁膜、素子およびサブコンタクトの形成手法について図２および図３に基づき説明する。図２および図３は各処理工程を示す基板の断面図である。まず図２（ａ）に示すように、下層Ｓｉ基板１６、ＳｉＯ_２膜層１４、および上層Ｓｉ基板１２を含むＳＯＩ基板を用意する。そして図２（ｂ）に示すように、ＳＯＩ基板に素子分離用の溝１８およびサブコンタクト用のホール２０をＲＩＥ（Reactive Ion Etching）により形成する。この際、例えばパターニングした窒化膜上のＴＥＯＳ（tetra ethyl ortho silicate）（図示せず）をハードマスクとしてＳＦ_６／ＨＢｒ／Ｏ_２ガスによってエッチングを行う。

本実施の形態におけるサブコンタクト用のホール２０は同図に示すように、素子分離用の溝１８の幅よりその径が小さい。素子分離用の溝１８の幅は例えば幅１．０〜３．０μｍ程度であり、サブコンタクト用のホール２０の径は例えば０．１〜０．８μｍ程度である。後者の寸法は以下に述べるように、素子分離用の溝１８の内部に形成するＳｉＯ_２膜の厚さによって決定する。

次に図２（ｃ）に示すように、素子分離用の溝１８の内壁および底面に、熱酸化またはＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ_２膜２２を形成する。このとき同時にサブコンタクト用のホール２０の内部にも埋め込みＳｉＯ_２２４を形成する。素子分離用の溝１８の内部に形成するＳｉＯ_２膜２２の膜厚は素子分離用絶縁膜に必要な幅、すなわち素子分離用の溝１８の幅に依存して決定するが、例えば０．３〜０．８μｍ程度である。同図に示すように、このＳｉＯ_２膜２２の形成と同時に、サブコンタクト用のホール２０の埋め込みＳｉＯ_２２４による埋め込みが完了するように、あらかじめサブコンタクト用のホール２０の径を決定しておく。

続いて図２（ｄ）に示すように、ＣＶＤ法によりＰｏｌｙ−Ｓｉ２６を気相成長させて素子分離用の溝１８の内部をさらに埋め込み、エッチバックして上面のＰｏｌｙ−ＳｉとＴＥＯＳなどを除去して平坦化する。この後、Ｐｏｌｙ−Ｓｉ２６の上部にさらにＬＯＣＯＳ法により酸化膜を形成するなどしてもよい。

次いで図３（ａ）に示すように、通常の方法でトランジスタ２８等の素子およびＢＰＳＧなどの層間絶縁膜３０を形成する。そして図３（ｂ）に示すように、サブコンタクト用のホール２０を形成した位置に開口部３４を有するレジストマスク３２を層間絶縁膜３０上に形成し、HF:H₂O溶液などによりサブコンタクト用のホール２０内部の埋め込みＳｉＯ_２２４をエッチングする。このとき層間絶縁膜３０は多少後退するが、この工程によってウェットエッチングで高速かつ異方性をもってサブコンタクト用のホール２０を形成し直すことができる。このエッチングが終了した時点で、同図に示すようにサブコンタクト用のホール２０内部の埋め込みＳｉＯ_２２４が残っていてもよいし、全てエッチングされていてもよい。ただしＳＯＩ基板のＳｉＯ_２膜層１４への水平方向の侵食が行われないように、ＳｉＯ_２膜層１４の上面以上の水平面で終了することが望ましい。

レジストマスク３２を除去した後、図３（ｃ）に示すように、トランジスタ２８の各領域とサブコンタクトが位置する領域にそれぞれ開口部３６および開口部３４を有するレジストマスク３８を層間絶縁膜３０上に形成し、ＲＩＥ（Reactive Ion Etching）により異方性エッチングを行う。これによりトランジスタ２８の引き出し電極用のコンタクトホールが形成されるとともに、サブコンタクト用のホール内部の残りの埋め込みＳｉＯ_２２４およびＳＯＩ基板のＳｉＯ_２膜層１４が異方性をもってエッチングされる。そしてサブコンタクト用のホールの底部がＳｉＯ_２膜層１４の下面に到達するまでエッチングを行う。結果として層間絶縁膜３０、上層Ｓｉ基板１２、およびＳｉＯ_２膜層１４を貫通するサブコンタクト用のコンタクトホール４０が形成される。

その後、図３（ｄ）に示すように、レジストマスク３８を除去し、トランジスタ２８の引き出し電極用のコンタクトホールとサブコンタクト用のコンタクトホール４０内部にＴｉ、ＴｉＮ膜をスパッタリングまたはＣＶＤ法により形成した後、ＷをＣＶＤ法により気相成長させて埋め込みを行う。そして表面をウェットエッチバックやＣＭＰなどにより平坦化することにより、Ｗプラグ４４とサブコンタクト４２の双方が完成する。

以上述べた本実施の形態によれば、サブコンタクト用のコンタクトホールを形成する際、その深さ方向の一部を素子分離用の溝の形成と同時に行い、残りをトランジスタの引き出し電極用コンタクトホールの形成と同時に行う。そしてサブコンタクト用のコンタクトホールを形成するのに特に必要な工程を、ホール内部の埋め込みＳｉＯ_２のウェットエッチングのみとする。当該ウェットエッチングはスループットが高いため、サブコンタクトのコンタクトホールのみを独立してドライエッチングで形成する場合と比較すると処理が格段に高速化する。結果として製造コストを削減させることができる。

また素子分離用の溝や引き出し電極用コンタクトホールと同時にサブコンタクト用のコンタクトホールを形成することにより、アスペクト比が高くても形成に要する時間を気にする必要がなくなり、サブコンタクトの断面形状を細長くすることができる。結果としてチップ内でサブコンタクトの形成に要する面積を縮小することができ、チップ全体の面積縮小を容易に行うことができる。またホール径が小さいため短時間で埋め込み性を良好にＷを成長させることができる。結果としてサブコンタクトの形成に要する時間の削減と面積縮小を同時に実現させることができる。

以上、本発明を実施の形態をもとに説明した。上記実施の形態は例示であり、それらの各構成要素の組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、実施の形態ではＳＯＩ基板を用いて素子分離用絶縁膜を形成し、サブコンタクト用コンタクトホールの一部を素子分離用の溝と同時に形成し、残りをトランジスタの引き出し電極用コンタクトホールと同時に形成した。これによりサブコンタクト下部に位置するＳＯＩ基板のＳｉＯ_２膜層をドライエッチングで異方性をもって貫通させた。一方、ＳＯＩ基板を使用しない場合などにおいて、サブコンタクト用コンタクトホールを全て、素子分離用の溝と同時に形成するようにしてもよい。この場合、図３（ｂ）に示したウェットエッチングによって、サブコンタクト用コンタクトホール内部の埋め込みＳｉＯ_２を全てエッチングしてコンタクトホールを完成するようにしてもよい。このようにしても、サブコンタクトの形成に要する時間は削減でき、所要面積も縮小できるため、実施の形態で述べたのと同様の効果を得ることができる。

ＳＯＩ基板を用いて素子分離を行った領域にトランジスタとサブコンタクトを形成した基板の構造例を示す図である。 本実施の形態における素子分離用絶縁膜、素子およびサブコンタクトの形成手順について示す基板の断面図である。 本実施の形態における素子分離用絶縁膜、素子およびサブコンタクトの形成手順について示す基板の断面図である。

符号の説明

１２ 上層Ｓｉ基板、 １４ ＳｉＯ_２膜層、 １６ 下層Ｓｉ基板、 １８ 素子分離用の溝、 ２０ サブコンタクト用のホール、 ２２ ＳｉＯ_２膜、 ２４ 埋め込みＳｉＯ_２、 ２６ Ｐｏｌｙ−Ｓｉ、 ２８ トランジスタ、 ３０ 層間絶縁膜、 ４０ サブコンタクト用のコンタクトホール、 ４２ サブコンタクト、 ４４ Ｗプラグ。

Claims (7)

1. 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、
   前記基板に素子分離用の溝と前記サブコンタクト用のコンタクトホールをエッチングにより同時に形成する工程と、
   前記溝内部に絶縁材料を埋め込み前記素子分離用絶縁膜を形成するとともに、前記サブコンタクト用のコンタクトホールを絶縁材料で埋め込む工程と、
   前記基板の上面に層間絶縁膜を形成する工程と、
   前記サブコンタクト用のコンタクトホール上部の層間絶縁膜および前記サブコンタクト用のコンタクトホール内部の絶縁材料をエッチングして、前記サブコンタクト用のコンタクトホールを開口する工程と、
   前記サブコンタクト用のコンタクトホールに導電性材料を埋め込む工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記基板はＳＯＩ基板であり、
   前記サブコンタクト用のコンタクトホールを開口する工程は、前記ＳＯＩ基板に含まれる絶縁膜層の上面以上の所定の水平面まで前記サブコンタクト用のコンタクトホール内部の絶縁材料をウェットエッチングによりエッチングし、
   前記サブコンタクト用のコンタクトホールを開口する工程の後、前記サブコンタクト用のコンタクトホールの底面が前記ＳＯＩ基板に含まれる絶縁膜層の下面に到達するまで、前記サブコンタクト用のコンタクトホールをドライエッチングによりさらにエッチングする工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記層間絶縁膜を形成する工程の前に、前記素子分離用絶縁膜により分離された領域に素子を形成する工程をさらに含み、
   前記コンタクトホールをドライエッチングによりさらにエッチングする工程は、前記素子の引き出し電極用のコンタクトホールを形成するのと同時に行うことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記埋め込む工程は、導電性材料を化学気相成長法により埋め込むことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置の製造方法であって、
   前記サブコンタクト用のコンタクトホールの深さ方向の一部を前記素子分離用の溝と同時に形成する工程と、
   前記サブコンタクト用のコンタクトホールの深さ方向の別の一部を前記素子分離用絶縁膜により分離された領域に形成した素子の引き出し電極用のコンタクトホールと同時に形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
6. 素子分離用絶縁膜および基板に所定の電位を供給するサブコンタクトを備えた半導体装置であって、
   前記サブコンタクトの水平方向の幅の最大値はいずれの水平面においても前記素子分離用絶縁膜の膜厚より小さいことを特徴とする半導体装置。
7. 前記サブコンタクトはタングステンを含む導電性材料により形成されたことを特徴とする請求項６に記載の半導体装置。

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