CN109427669A - 减少半导体制造中接触件深度变化的方法 - Google Patents

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Abstract

一种方法包括提供具有隔离结构、邻近隔离结构且高于隔离结构的鳍以及位于鳍和隔离结构上方的栅极结构的器件结构。隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)；在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致齐平的水平处。本发明实施例涉及减少半导体制造中接触件深度变化的方法。

Description

减少半导体制造中接触件深度变化的方法
技术领域
本发明实施例涉及减少半导体制造中接触件深度变化的方法。
背景技术
FINFET器件已成为半导体制造的主流，以实现更小的器件部件和更高的电路性能。在集成电路(IC)中制造这些小型FINFET器件面临许多挑战。例如，当在FINFET器件中形成接触部件时，由于晶圆上的形貌，接触件深度变化已成为问题。特别地，半导体鳍通常比用于隔离鳍的隔离结构更高。当在鳍的顶部上以及在隔离结构上形成接触部件(包括金属)时，一些接触部件比其他接触部件更高。随着时间的推移，这些不平坦的接触部件可能倾斜并推动附近的电路元件(例如，栅极结构)弯曲，这可能导致电路缺陷。与接触件形成相关的另一问题是一些接触孔深而窄，并且接触部件可能难以完全填充这些接触孔，从而在接触部件下方留下空隙。这些空隙在制造阶段可能难以检测到，但是随着时间的推移它们可能导致电路短路或开路。因此，期望在接触件形成工艺中有所改进。
发明内容
根据本发明的一些实施例，提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有隔离结构、邻近所述隔离结构且高于所述隔离结构的鳍、以及位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)；在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层，并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面齐平的水平处。
根据本发明的另一些实施例，还提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有：衬底，鳍，从所述衬底延伸，隔离结构，位于所述衬底上方，邻近所述鳍，并且低于所述鳍；栅极结构，位于所述鳍和所述隔离结构上方，其中，所述鳍、所述隔离结构和所述栅极结构限定位于所述鳍上方的第一沟槽并且限定位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)，其中，所述第一接触蚀刻停止层在所述栅极结构的顶部上比在所述栅极结构的侧壁上更厚；在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面一样低。
根据本发明的又一些实施例，还提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有隔离结构、横向邻近所述隔离结构且高于所述隔离结构的鳍、位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方沉积第一接触蚀刻停止层(CESL)；在所述第一接触蚀刻停止层上方沉积第一层间介电(ILD)层，并且所述第一层间介电层填充所述第一沟槽和所述第二沟槽；凹进所述第一层间介电层，从而去除位于所述第一沟槽中的所述第一层间介电层，并且将位于所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面相同的水平处；以及凹进所述第一接触蚀刻停止层，从而将所述第一接触蚀刻停止层从所述第一沟槽去除，并从位于所述第一层间介电层之上的所述第二沟槽去除。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C和图1D是根据本发明的各个方面的形成半导体器件的方法的流程图。
图2是根据实施例的根据图1A-图1D中的方法构建的半导体器件的部分的立体轮廓图(perspective cut-out view)。
图3、图4、图5、图6、图7、图8、图9和图10是根据一些实施例的根据图1A、图1B和图1C中的方法的中间制造阶段处的图2的半导体器件的部分的截面图。
图11、图12、图13、图14、图15、图16和图17是根据一些实施例的根据图1A和图1D中的方法的中间制造阶段处的图2的半导体器件的部分的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明通常涉及半导体器件及其形成方法。更特别地，本发明涉及半导体制造中，特别是FINFET器件制造中的接触件形成工艺。根据本发明的一些方面，诸如源极/漏极(S/D)接触件、局部互连接触件和对接接触件的接触部件形成为在晶圆的大面积上具有大致相同的深度。这些接触部件趋向于随着时间推移仍保持其形状和位置，增加了电路的可靠性。此外，所提供的主题减小了接触孔的高宽比(深度相对于宽度)，有效地降低了在接触部件下方产生空隙的可能性。
图1A、图1B、图1C和图1D是根据本发明的各个方面的形成半导体器件100的方法10的流程图。特别地，图1A和1C示出方法10的实施例，并且图1A和1D示出方法10的可选实施例。图1B示出可以包括作为方法10的部分的方法的流程图。方法10仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可以在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以替换、消除或重排所描述的一些操作。在下面的讨论中，首先参考图1A、图1B、图1C和图2-图10来描述方法10，并且然后参考图1A、图1D和图11-图17进行描述。图2以立体图示出中间制造阶段处的半导体器件100，以及图3-图17示出了图2的截面侧视图中的中间制造阶段中的半导体器件100。
所提供的半导体器件100用于说明的目的，并不必将本发明的实施例限制于任何数量的器件、任何数量的区域或者任何配置的结构或区域。此外，如图2-图17所示的半导体器件100可以是在IC或其部分的处理期间制造的中间器件，其中，IC或其部分可以包括静态随机存取存储器(SRAM)和/或逻辑电路，诸如电阻器、电容器和电感器的无源组件以及诸如p型场效应晶体管(PFET)、n型FET(NFET)、诸如FinFET的多栅极FET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元以及它们的组合的有源组件。
在操作12处，方法10(图1A)提供或提供有如图2-图3所示的器件结构(或器件)100。参考图2，器件100包括衬底102、从衬底102延伸的一个或多个鳍104、将鳍104彼此隔离的隔离结构106以及各个栅极结构108a、108b、108c、108d和108e。
在本实施例中，衬底102是硅衬底。在可选实施例中，衬底102包括诸如锗的其他元素半导体；诸如碳化硅、砷化镓、砷化铟和磷化铟的化合物半导体；或诸如碳化硅锗、磷化镓砷以及磷化镓铟的合金半导体。在实施例中，衬底102可以包括为提高性能而被应变和/或施加应力的绝缘体上硅(SOI)衬底，其中，该衬底包括外延区，包括隔离区，包括掺杂区，和/或包括其他合适的部件和层。
鳍104包括一种或多种半导体材料，诸如硅、锗、硅锗、碳化硅、砷化镓、砷化铟、磷化铟、碳化硅锗、磷化镓砷和磷化镓铟。鳍104掺杂有用于形成FinFET的适当的掺杂剂。例如，鳍104可以掺杂有诸如硼或铟的一种或多种p型掺杂剂，或诸如磷或砷的一种或多种n型掺杂剂。鳍104可以包括诸如轻掺杂区和重掺杂区的掺杂区，并且可以包括外延生长材料。
在本实施例中，器件100还包括S/D部件120(图3)。在实施例中，S/D部件120完全嵌入在鳍104中，诸如重掺杂的S/D区。在另一实施例中，S/D部件120部分地嵌入在鳍104中并且升高到鳍104之上，诸如外延生长的具有适当的掺杂剂的半导体材料。S/D部件120可以进一步包括硅化物或硅锗化物。在本实施例中，两个S/D部件120示出(图3)为邻近栅极结构108c。
可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍104。例如，光刻工艺可以包括在衬底102上方形成光刻胶层(抗蚀剂)，将光刻胶暴露于图案，实施曝光后烘烤工艺，并且显影光刻胶以形成包括光刻胶的掩模元件。然后使用掩模元件在衬底102中蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、和/或其他合适的工艺。例如，干蚀刻工艺可以使用含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如，HBr和/或CHBr3)、含碘气体和/或其他合适的气体和/或等离子体，和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包括氢氟酸(HF)、硝酸(HNO3)和/或醋酸(CH3COOH)的溶液；或其他合适的湿蚀刻剂。还可以使用双重图案化光刻(DPL)工艺形成鳍104。形成鳍104的方法的许多其他实施例可以是合适的。
隔离结构106可以包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在一些实施例中，隔离结构106可以是浅沟槽隔离(STI)部件。通过在衬底102中蚀刻沟槽来形成隔离结构106，例如，作为鳍104的形成工艺的部分。然后可以用隔离材料填充沟槽，接着是化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构106可包括多层结构，例如，具有一个或多个热氧化物衬垫层。
在本实施例中，鳍104高于隔离结构106。换言之，鳍104的顶面在“Z”方向上高于隔离结构106的顶面。这可以例如通过在形成鳍104之后回蚀刻隔离结构106或者通过在隔离结构106中从沟槽外延生长鳍104来形成。
每个栅极结构108a-108e是多层结构(图3)。在本实施例中，每个栅极结构108a-108e包括介电层110、栅电极层112、第一硬掩模(HM)层114、第二HM层116以及作为相应栅极结构的侧壁的间隔件层118。介电层110可以包括氧化硅或氮氧化硅，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成。栅电极层112可以包括多晶硅层，其可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺来形成。HM层114可以包括诸如氮化硅、碳氮化硅、氮氧化硅和碳氧氮化硅的氮化物。HM层116可以包括诸如氧化硅的氧化物。可以通过CVD、PVD或ALD方法来形成HM层114和116中的每个。间隔件层118可以是单层或多层结构。间隔件层118可以包括诸如氧化硅、氮化硅、氮氧化硅、其他介电材料或它们的组合的介电材料。在实例中，间隔件层118通过以下方法来形成：毯式沉积第一介电层(例如，具有均匀厚度的SiO2层)作为器件100上方的衬垫层以及毯式沉积第二介电层(例如，SiN层)作为第一介电层上方的主要D形间隔件，并且然后进行各向异性蚀刻以去除部分介电层，从而形成间隔件层118。
栅极结构108a-108e根据其相应的功能可以具有不同的宽度。例如，栅极结构108b比其他栅极结构更宽(在“x”方向上)。此外，在鳍104上方设置一些栅极结构(例如，108b和108c)，并且在隔离结构106上方设置一些其他栅极结构(例如，108a、108d和108e)。栅极结构108a-108e可以设计为具有不同的功能。例如，栅极结构108c设计为FINFET的栅极端子(或栅极端子的预留位置)。例如，通过使用对接接触件将S/D部件120连接至另一S/D部件或栅极(未示出)，栅极结构108b可设计为局部互连件。例如，为了器件均匀性的目的，栅极结构108a、108d和108e均可以设计为互连件或简单地设计为伪栅极。当在鳍104上方设置栅极结构时，栅极结构在鳍104的三侧上(即在鳍104的顶部和侧壁上)接合鳍104。图2示出了接合鳍104的顶部和一个侧壁的栅极结构108b和108c，其中，鳍的其他侧壁被切除而未示出。
各个结构104、106和108a-108e在器件100中提供(或限定)各个沟槽。在所示的实施例中，提供了沟槽109a、109b、109c和109d。特别地，栅极结构108a-108e的邻近侧壁(并且对于沟槽109a的情况，与鳍104的侧壁一起)提供了用于沟槽109a-109d的侧壁，而鳍104的顶面和隔离结构106的顶面提供了用于沟槽109a-109d的底面。应当注意，由于鳍104高于隔离结构106的事实，在本实施例中沟槽109a-d具有不同的深度。随着晶体管的几何尺寸减小，由其高度(在Z方向上)相对于其宽度(在X方向上)限定的沟槽109a-109d的高宽比增加，从而使得这些沟槽变深和变窄。这对于具有隔离结构106作为其底面的沟槽109a和109d来说尤其明显。
这些沟槽109a-109d可能在形成到达沟槽的底部的接触部件的后续制造工艺呈现出两个问题。首先，沟槽中的接触部件将具有不同的深度，而其顶面处于相同的水平。例如，沟槽109d中的接触部件将具有比沟槽109c中的接触部件更大的深度(或更长)。随着时间的推移，较长的接触部件可能倾斜并推挤附近的栅极结构，从而导致电路故障。其次，可能难以用金属材料完全填充诸如沟槽109a和109d的深且窄的沟槽，从而在沟槽中留下空隙。随着时间推移，这些空隙可能导致电路开路或短路。本发明提供了用于解决这些问题的方法。
在操作14处，方法10(图1A)在器件100的各个结构上方形成接触蚀刻停止层(CESL)122。参考图4，在鳍104、隔离结构106、栅极结构108a-108e和S/D部件120的表面上方形成CESL 122。在实施例中，CESL122包括诸如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)和/或其他材料的介电材料。可以通过包括等离子体增强CVD(PECVD)、ALD和/或其他合适的沉积或氧化工艺中的一种或多种方法来形成CESL122。在本实施例中，CESL122的位于栅极结构108a-108e的顶部上的顶部122a形成为比CESL122的位于栅极结构108a-108e的侧壁上的另一部分122b更厚。在可选实施例中(如稍后讨论的图11所示)，CESL122形成为共形的，即在整个器件100中具有大约相同的厚度。CESL 122的其他厚度轮廓也认为是在本发明的范围内。
图1B示出形成比侧壁部分122b更厚的顶部122a的操作14的实施例的流程图。参考图1B，本实施例中的操作14包括步骤14a、14b和14c。在步骤14a中，操作14例如通过ALD方法沉积介电材料的共形层122。在栅极结构108a-e的顶部和侧壁、鳍104的顶部和侧壁以及隔离结构106的顶部上方大致均匀地沉积介电材料。在步骤14b中，操作14利用诸如氩等离子体和/或氮等离子体的等离子体处理共形层。在特定的实例中，等离子体处理是定向的，即，共形层122的顶部122a比共形层122的侧壁部分122b接受更多的等离子体处理。在步骤14c中，操作14将化学溶液施加到等离子体处理的共形层122。化学溶液以比溶解或蚀刻顶部122a更快的速率溶解或蚀刻侧壁部分122b。结果，顶部122a变得比侧壁部分122b更厚。在实例中，化学溶液包括稀氢氟酸(DHF)。与CESL 122的特定轮廓(顶部比侧壁更厚)相关是有益处的。首先，顶部122a在后续的CMP工艺中用作CMP停止层。如果太薄，就不会有效。在一些实施例中，顶部122a是至少4nm厚。其次，侧壁部分122b的存在进一步增加了沟槽109a-109d的高宽比，这是不希望的。因此，希望侧壁部分122b尽可能地薄。在一些实施例中，去除侧壁部分122b(或其部分)并且暴露间隔件层118。
在操作16处，方法10(图1A)在第一CESL 122上方沉积层间介电(ILD)层124。参考图5，ILD层124填充各个沟槽并覆盖栅极结构108a-108e、鳍104和隔离结构106。在实施例中，通过可流动化学汽相沉积(FCVD)方法沉积ILD层124。例如，可流动材料(诸如液体化合物)沉积在器件100上并填充沟槽109a-109d(图4)。然后，实施一个或多个退火工艺以将可流动材料转化为固体材料。在可选实施例中，可以通过诸如等离子体增强CVD(PECVD)方法的其他沉积方法来沉积ILD层124。ILD层124可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、低k介电材料、和/或其他合适的介电材料的材料。在本实施例中，操作16进一步例如通过PECVD在ILD层124上方沉积氧化物层126。
在操作17处，方法10(图1A)对ILD层124实施化学机械平坦化(CMP)工艺。在本实施例中，如图6所示，CMP工艺首先去除氧化物层126，并且然后凹进ILD层124直到暴露CESL122的顶面。在本实施例中，顶部122a用作CMP停止层。
在操作18处，方法10(图1A)通过蚀刻工艺来凹进ILD层124。在实施例中，蚀刻工艺是干蚀刻。蚀刻工艺调整为选择性地蚀刻ILD层124，但不(或微量地)蚀刻CESL 122。参考图7，去除位于鳍104上方的ILD层124，并且凹进位于隔离结构106上方的ILD层124，从而使得ILD层124的顶面124'与鳍104的顶面104'处于大致相同的水平。具有ILD层124的一个目的是在沟槽109a-109d中提供大致相同的深度，从而使得在沟槽中形成的接触部件(如果有的话)将具有大约相同的深度。因此，期望顶面124'与顶面104'大致齐平(处于大约相同的水平面)。在实施例中，通过定时器控制蚀刻工艺以实现特定的蚀刻深度。在本实施例中，方法10将形成到达S/D部件120内的一些接触部件。在S/D部件120上方具有一些ILD层124可以适当地防止接触部件电接触S/D部件120。因此，在本实施例中，例如通过对ILD层124进行一些过蚀刻，完全去除位于沟槽109b-109c中的ILD层124。相同的过蚀刻也使沟槽109a和109d中的ILD层124凹进，从而使得顶部表面124'可能变得稍微低于顶面104'。在一些实施例中，顶面124'以诸如小于或等于15纳米的多达几纳米稍微低于顶面104'。
在操作20处，方法10(图1C)在CESL 122上方和ILD层124上方形成第二CESL 128。参考图8，在本实施例中，CESL 128形成为共形层，并且覆盖器件100的形貌。CESL 128包括诸如氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)和/或其他材料的介电材料。可以通过包括等离子体增强CVD(PECVD)、ALD和/或其他合适的沉积或氧化工艺中的一种或多种方法来形成CESL 128。在各个实施例中，CESL 122和CESL 128可以包括相同或不同的介电材料。在本实施例中，位于栅极结构108a-108e的侧壁上的CESL 122和CESL 128的组合厚度设计为尽可能薄，从而使得沟槽109a-109d的高宽比在目标范围内。
在操作22处，方法10(图1C)在CESL128上方沉积第二ILD层130。参考图9，ILD层130填充沟槽并覆盖器件100的形貌。在实施例中，通过包括沉积可流动材料并退火可流动材料的FCVD方法沉积ILD层130。在可选实施例中，可以通过诸如等离子体增强CVD(PECVD)方法的其他沉积方法来沉积ILD层130。ILD层130可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、低k介电材料、和/或其他合适的介电材料的材料。此外，ILD层124和130可以包括相同或不同的介电材料。
在操作24处，如图10所示，方法10(图1C)形成到达第二ILD层130中的接触部件136a、136b、136c和136d。这包括本实施例中的各种工艺，如下所述。
首先，操作24实施一个或多个CMP工艺以凹进ILD层130、CESL128、CESL122和间隔件层118，并且去除HM层116和114。作为一个或多个CMP工艺的结果，暴露栅电极层112。
第二，操作24实施一个或多个蚀刻工艺，其中，该蚀刻工艺选择性地去除栅电极层112而不蚀刻ILD层130、CESL128、CESL122和间隔件层118。在一些实施例中，一个或多个蚀刻工艺也去除介电层110。结果，在每对间隔件层118之间形成沟槽。后续地，操作24将栅极介电层110'和栅电极层112'沉积到沟槽中。栅极介电层110'可以包括诸如氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)、其他合适的金属氧化物或它们的组合的高k介电层；并且可以通过ALD和/或其他合适的方法来形成。栅电极层112'可以包括p型功函数金属层或n型功函数金属层。p型功函数金属层包括选自，但不限于，氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)或它们的组合的金属。n型功函数金属层包括选自，但不限于，钛(Ti)、铝(Al)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)或它们的组合的组的金属。p型或n型功函数金属层可以包括多个层，并且可以通过CVD、PVD和/或其他合适的工艺来沉积。栅电极层112'可以进一步包括金属填充(或块状金属)层，其中，该金属填充层包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料，并且可以通过CVD、PVD、镀和/或其他合适的工艺来形成。操作24可进一步实施CMP工艺以去除栅电极112'的多余材料。
第三，操作24在ILD层130、CESL128、CESL122、间件隔层118和栅电极112'的顶部上沉积第三CESL132。CESL 132可以包括氮化硅(SiN)、氧化硅(SiO2)、氮氧化硅(SiON)和/或其他材料，并且可以通过包括等离子体增强CVD(PECVD)、ALD和/或其他合适的方法的一种或多种方法来形成。之后，操作24将另一ILD层134沉积在CESL132上方。ILD层134可以包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))、低k介电材料、和/或其他合适的介电材料的材料。可以通过FCVD、PECVD或其他合适的方法形成ILD层134。
第四，操作24蚀刻穿透ILD层134、CESL132、ILD层130、CESL128和CESL122的接触孔。在鳍104的顶部上方，接触孔暴露S/D部件120的部分。在隔离结构106的顶部上方，接触孔暴露ILD层124的顶部。因为顶面124'与顶面104'大致齐平(图7)，所以位于鳍104之上和隔离结构106之上的接触孔具有从ILD层134的顶部测量大致相同的深度。
最后，操作24将一种或多种导电材料沉积到接触孔中以形成接触部件136a-136d。每个接触部件136a-136d可以包括阻挡层和位于阻挡层上方的金属填充层。阻挡层可以包括诸如TaN或TiN的导电氮化物，并且金属填充层可以包括铝(Al)、钨(W)、铜(Cu)、钴(Co)、它们的组合或其他合适的材料。可以通过PVD、CVD、镀或其他合适的方法形成每个阻挡层和金属填充层。在实施例中，可以在阻挡层下方且在S/D部件120之上形成硅化物或锗硅化物。有利的是，由于接触部件136a-136d具有大致相同的深度和大小，因此它们倾向于随着时间推移而保持其形状和位置而不倾斜。此外，由于位于隔离结构106之上的接触孔比它们在没有ILD层124时所具有的接触孔相对更浅，所以它们变得相对更容易被接触部件136a和136d完全填充，从而降低了在这些接触部件下方具有空隙的可能性。
方法10可以继续进行至进一步的操作以完成器件100的制造。例如，方法10可以在ILD层134的顶部上形成一个或多个介电层，在栅电极112'上方形成栅极接触插塞(通孔)，并且形成金属互连件以连接各个晶体管的端子以形成IC。
图1A和图1D示出了下面结合图11-图17描述的方法10的另一实施例的流程图。
在操作12处，方法10(图1A)提供或提供有如图2-图3所示的器件结构(或器件)100。上面已经描述了这一点。
在操作14处，如图11所示，方法10(图1A)在器件100的各个结构上方形成接触蚀刻停止层(CESL)122。与图4所示的实施例不同，图11中的CESL 122大致共形，即，其顶部122a具有与其侧壁部分122b大致相同的厚度，并且可以通过ALD方法来形成。上文已经参考图4描述了CESL122的其他方面。
在操作16处，如图12所示，方法10(图1A)在CESL 122上方沉积层间介电(ILD)层124。操作16可以进一步在ILD层124上方沉积氧化物层126。上文参考图5描述了层124和126的材料和沉积方法。
在操作17处，方法10(图1A)实施CMP工艺以去除氧化物层126并且凹进ILD层124，由此暴露CESL层122。
在操作18处，方法10(图1A)通过诸如干蚀刻工艺的蚀刻工艺来凹进ILD层124。将蚀刻工艺调整为选择性地蚀刻ILD层124，但不(或微量地)蚀刻CESL 122。参考图13，去除位于鳍104上方的ILD层124，并且凹进位于隔离结构106上方的ILD层124，从而使得其顶面124'与鳍104的顶面104'处于大致相同的水平面。如上文参考图7所讨论的，在一些实施例，由于过蚀刻，顶面124'可以稍微低于顶面104'。
在操作19处，方法10(图1D)使CESL122凹进。参考图14，操作19从沟槽109b-c去除CESL122，并且从沟槽109a和109d凹进CESL122，直到其位于顶面124'处或低于顶面124'。操作19包括蚀刻工艺，将该蚀刻工艺调整为选择性地去除CESL122的材料而基本上不去除HM层116、间隔件层118、鳍104、S/D部件120和ILD层124。在实施例中，CESL122包括氮化硅，HM层116包括氧化硅，间隔件层118包括氮氧化硅、碳氮化硅、碳氧氮化硅或氮化硅(不同于CESL122的材料)，并且S/D部件120包括磷掺杂硅。为了进一步实施该实施例，操作19施加包括磷酸(H3PO4)的蚀刻剂。磷酸蚀刻CESL 122比蚀刻HM层116、间隔件层118、ILD层124、鳍104和S/D部件120快得多。在一些实施例中，在蚀刻工艺期间，各个部件116、118、124、104和120的一些损失是可接受的。
在操作20处，如图15所示，方法10(图1D)在栅极结构108a-108e、鳍104、S/D部件120、CESL 122和ILD层124上方形成CESL 128。上文已经参考图8描述了操作20的其他方面。
在操作22处，如图16所示，方法10(图1D)将ILD层130沉积在CESL 128上方并填充沟槽109a-109d(图15)。上文已经参考图9描述了操作22的其他方面。
在操作24处，如图17所示，方法10(图1D)形成到达第二ILD层130内的接触部件136a、136b、136c和136d。参考图17，接触部件136a-136d穿透ILD层134、CESL132、ILD层130和CESL128。在鳍104之上，接触部件136b-136c电接触S/D部件120。在该实施例中，在隔离结构106之上，接触部件136a和136d与ILD层124接触。已经参考图10讨论了操作24的其他方面。
尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，本发明的实施例在鳍之上和隔离结构之上形成了具有大致相同深度(和高度)的接触部件，即使鳍和隔离结构具有不同的高度。结果，这些接触部件不会像具有基本不同高度的接触部件一样经历倾斜和弯曲缺陷的困扰。而且，本发明的实施例降低了位于隔离结构之上的沟槽的高宽比，这有效地降低了在接触件形成之后在沟槽的底部处具有空隙的可能性。另外，本发明的实施例可以容易地集成到现有的半导体制造工艺中。
在一个示例性方面，本发明涉及一种用于半导体制造的方法。该方法包括提供具有隔离结构、邻近隔离结构且高于隔离结构的鳍以及位于鳍和隔离结构上方的栅极结构的器件结构，其中，隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽并且限定位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)；在第一CESL上方沉积第一层间介电(ILD)层并填充在第一沟槽和第二沟槽中；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进到与鳍的顶面大致齐平的水平。
在该方法的实施例中，第一CESL在栅极结构的顶部上比在栅极结构的侧壁上更厚。在实施例中，该方法还包括：在凹进第一ILD层之后，在第一沟槽中的第一CESL上方且在第二沟槽中的第一CESL和第一ILD层上方形成第二CESL；以及在第二CESL上方沉积第二ILD层并填充第一和第二沟槽的剩余间隔。在进一步的实施例中，该方法包括形成到达第一沟槽中的第二ILD层的第一接触部件和到达第二沟槽中的第二ILD层的第二接触部件。在该方法的实施例中，第二CESL是共形的。
在实施例中，第一CESL的形成包括在栅极结构、鳍和隔离结构上方沉积包括介电材料的共性层；用等离子体处理共形层，从而使得共形层的位于栅极结构的顶部上的第一部分比共形层的位于栅极结构的侧壁上的第二部分接收更多的等离子体处理；以及将化学溶液施加到共形层上，其中，化学溶液溶解第二部分比溶解第一部分更快。在进一步的实施例中，介电材料包括氮化硅，等离子体使用氩气或氮气，并且化学溶液包括稀释的氢氟酸(DHF)。
在实施例中，该方法还包括：在凹进第一ILD层之后，凹进第一CESL，从而使得第一CESL从第一沟槽去除，并且从第一ILD层上方的第二沟槽去除。在另一实施例中，该方法包括在凹进第一CESL之后，在第一沟槽和第二沟槽的侧壁上形成第二CESL，以及在第二CESL上方沉积第二ILD层并填充第一沟槽和第二沟槽的剩余间隔。此外，该方法可以包括形成到达第一沟槽中的第二ILD层的第一接触部件和到达第二沟槽中的第二ILD层的第二接触部件。
在另一示例性方面，本发明涉及一种用于半导体制造的方法。该方法包括提供具有衬底的器件结构；从衬底延伸的鳍；位于衬底上方、邻近鳍并低于鳍的隔离结构；以及位于鳍和隔离结构上方的栅极结构。鳍、隔离结构和栅极结构限定了位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法进一步包括在栅极结构、鳍和隔离结构上方形成第一接触蚀刻停止层(CESL)，其中，第一CESL在栅极结构的顶部上比在栅极结构的侧壁上更厚。该方法进一步包括在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；以及凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致一样低。
在实施例中，该方法进一步包括：在凹进第一ILD层之后，在第一沟槽中的第一CESL上方并且第二沟槽中的第一CESL和第一ILD层上方形成第二CESL。第二CESL是共形的。该方法还包括在第二CESL上方沉积第二ILD层并填充第一和第二沟槽的剩余间隔。在进一步的实施例中，该方法包括形成穿透第一沟槽中的第二CESL的第一接触部件和穿透第二沟槽中的第二CESL的第二接触部件。
在该方法的实施例中，形成第一CESL包括在栅极结构、鳍和隔离结构上方沉积包括氮化硅的共形层；用等离子体处理共形层，从而使得共形层的位于栅极结构的顶部上的第一部分比共形层的位于栅极结构的侧壁上的第二部分接收更多的等离子体处理；以及将包括氢氟酸的化学溶液施加到共形层，其中，化学溶液溶解第二部分比溶解第一部分更快。
在另一示例性方面，本发明涉及一种用于半导体制造的方法。该方法包括提供器件结构，器件结构具有隔离结构、横向邻近隔离结构并且高于隔离结构的鳍，和位于鳍和隔离结构上方的栅极结构。隔离结构、鳍和栅极结构限定位于鳍上方的第一沟槽和位于隔离结构上方的第二沟槽。该方法还包括在栅极结构、鳍和隔离结构上方沉积第一接触蚀刻停止层(CESL)，在第一CESL上方沉积第一层间介电(ILD)层并填充第一沟槽和第二沟槽；凹进第一ILD层，从而使得去除第一沟槽中的第一ILD层，并且将第二沟槽中的第一ILD层凹进至与鳍的顶面大致相同的水平；以及凹进第一CESL，从而使得从第一沟槽去除第一CESL，并从第一ILD层之上的第二沟槽去除第一CESL。
在实施例中，该方法还包括在第一沟槽和第二沟槽的侧壁上方沉积第二CESL。在实施例中，第一CESL是共形的并且第二CESL是共形的。在进一步的实施例中，该方法包括在第二CESL上方沉积第二ILD层并且形成分别穿透第一沟槽和第二沟槽中的第二ILD层的两个接触部件。
在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括隔离结构；邻近隔离结构并且高于隔离结构的鳍；位于隔离结构和鳍上方的栅极结构，在栅极结构的第一对邻近侧壁和鳍的顶面之间限定第一间隔，并且在栅极结构的第二对邻近侧壁和隔离结构的顶面之间限定第二间隔；以及位于隔离结构的第二对邻近侧壁和顶面上的第一介电层；位于第一介电层上方且填充第二间隔的下部的第二介电层，其中，第一介电层和第二介电层包括不同的材料；位于鳍的顶面上方且位于第一对邻近侧壁之间的第一接触部件；以及位于第二介电层的顶面上方且位于第二对邻近侧壁之间的第二接触部件，其中，鳍的顶面与第二介电层的顶面处于大致相同的水平。
在实施例中，半导体器件还包括第三介电层，第三介电层位于第一对邻近侧壁上方和第二对邻近侧壁的位于第二介电层之上的部分上方。在实施例中，第一介电层还设置在第三介电层和第一对邻近侧壁中的每个之间。在另一实施例中，第一介电层还设置在第三介电层和第二对邻近侧壁的每个之间。
在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括隔离结构；邻近隔离结构的鳍；位于隔离结构和鳍上方的栅极结构；位于隔离结构的顶面、鳍的顶面以及栅极结构的侧壁上方的第一介电层；位于第一介电层的直接位于隔离结构之上的部分上方的第二介电层，其中，第一介电层和第二介电层包括不同的材料；与第一介电层的直接位于鳍之上的另一部分物理接触、与鳍物理接触、并且与直接位于隔离结构之上的第一介电层和第二介电层物理接触的第三介电层；以及位于第三介电层上方的第四介电层。
在实施例中，半导体器件还包括位于鳍的顶面上方并且穿透第一、第三和第四介电层的第一导电部件；以及位于隔离结构的顶面上方并且穿透第三和第四介电层而不穿透第二介电层的第二导电部件。半导体器件还可以包括与第一导电部件物理接触的源极/漏极部件。
在另一示例性方面中，本发明涉及一种半导体器件。该半导体器件包括隔离结构；邻近隔离结构的鳍；位于隔离结构和鳍上方的栅极结构；位于隔离结构的顶面上方以及直接位于隔离结构之上的栅极结构的侧壁上的第一介电层；位于第一介电层上方的第二介电层；与栅极结构的侧壁物理接触、与鳍物理接触并且与第二介电层物理接触的第三介电层，其中，第二介电层包括与包括在第一介电层和第三介电层中的材料不同的材料；以及位于第三介电层上方的第四介电层。
在一些实施例中，半导体器件还包括位于鳍上方并穿透第三介电层和第四介电层的第一导电部件；以及位于第二介电层上方并且穿透第三介电层和第四介电层的第二导电部件。在半导体器件的一些实施例中，第二介电层的顶面低于鳍的顶面。
根据本发明的一些实施例，提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有隔离结构、邻近所述隔离结构且高于所述隔离结构的鳍、以及位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)；在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层，并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面齐平的水平处。
在上述方法中，所述第一接触蚀刻停止层在所述栅极结构的顶部上比在所述栅极结构的侧壁上更厚。
在上述方法中，还包括：在凹进所述第一层间介电层之后，在所述第一沟槽中的所述第一接触蚀刻停止层上方并且在所述第二沟槽中的所述第一接触蚀刻停止层和所述第一层间介电层上方形成第二接触蚀刻停止层；以及在所述第二接触蚀刻停止层上方沉积第二层间介电层，并且所述第二层间介电层填充在所述第一沟槽和所述第二沟槽的剩余间隔中。
在上述方法中，还包括：形成到达所述第一沟槽中的所述第二层间介电层内的第一接触部件和到达所述第二沟槽中的所述第二层间介电层内的第二接触部件。
在上述方法中，所述第二接触蚀刻停止层是共形的。
在上述方法中，形成所述第一接触蚀刻停止层包括：在所述栅极结构、所述鳍和所述隔离结构上方沉积包括介电材料的共形层；用等离子体处理所述共形层，从而使得所述共形层的位于所述栅极结构的顶部上的第一部分比所述共形层的位于所述栅极结构的侧壁上的第二部分接收更多的等离子体处理；以及将化学溶液施加到所述共形层上，所述化学溶液溶解所述第二部分比溶解所述第一部分更快。
在上述方法中，所述介电材料包括氮化硅。
在上述方法中，所述等离子体使用氩气或氮气。
在上述方法中，所述化学溶液包括稀释的氢氟酸(DHF)。
在上述方法中，还包括：在凹进所述第一层间介电层之后，凹进所述第一接触蚀刻停止层，从而使得所述第一接触蚀刻停止层从第一沟槽去除，并且从所述第一层间介电层之上的所述第二沟槽去除。
在上述方法中，还包括：在凹进所述第一接触蚀刻停止层之后，在所述第一沟槽和所述第二沟槽的侧壁上形成第二接触蚀刻停止层；以及在所述第二接触蚀刻停止层上方沉积第二层间介电层，并且所述第二层间介电层填充所述第一沟槽和所述第二沟槽的剩余间隔。
在上述方法中，还包括：形成到达所述第一沟槽中的所述第二层间介电层内的第一接触部件和到达所述第二沟槽中的所述第二层间介电层内的第二接触部件。
根据本发明的另一些实施例，还提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有：衬底，鳍，从所述衬底延伸，隔离结构，位于所述衬底上方，邻近所述鳍，并且低于所述鳍；栅极结构，位于所述鳍和所述隔离结构上方，其中，所述鳍、所述隔离结构和所述栅极结构限定位于所述鳍上方的第一沟槽并且限定位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)，其中，所述第一接触蚀刻停止层在所述栅极结构的顶部上比在所述栅极结构的侧壁上更厚；在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面一样低。
在上述方法中，还包括：在凹进所述第一层间介电层之后，在所述第一沟槽中的所述第一接触蚀刻停止层上方并且在所述第二沟槽中的所述第一接触蚀刻停止层和所述第一层间介电层上方形成第二接触蚀刻停止层，其中，所述第二接触蚀刻停止层是共形的；以及在所述第二接触蚀刻停止层上方沉积第二层间介电层，并且所述第二层间介电层填充所述第一沟槽和所述第二沟槽的剩余间隔。
在上述方法中，还包括：形成穿透所述第一沟槽中的所述第二接触蚀刻停止层的第一接触部件和穿透所述第二沟槽中的所述第二接触蚀刻停止层的第二接触部件。
在上述方法中，形成所述第一接触蚀刻停止层包括：在所述栅极结构、所述鳍和所述隔离结构上方沉积包括氮化硅的共形层；用等离子体处理所述共形层，从而使得所述共形层的位于所述栅极结构的顶部上的第一部分比所述共形层的位于所述栅极结构的侧壁上的第二部分接收更多的等离子体处理；以及将包括氢氟酸的化学溶液施加到所述共形层，所述化学溶液溶解所述第二部分比溶解所述第一部分更快。
根据本发明的又一些实施例，还提供了一种用于制造半导体的方法，所述方法包括：提供器件结构，所述器件结构具有隔离结构、横向邻近所述隔离结构且高于所述隔离结构的鳍、位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；在所述栅极结构、所述鳍和所述隔离结构上方沉积第一接触蚀刻停止层(CESL)；在所述第一接触蚀刻停止层上方沉积第一层间介电(ILD)层，并且所述第一层间介电层填充所述第一沟槽和所述第二沟槽；凹进所述第一层间介电层，从而去除位于所述第一沟槽中的所述第一层间介电层，并且将位于所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面相同的水平处；以及凹进所述第一接触蚀刻停止层，从而将所述第一接触蚀刻停止层从所述第一沟槽去除，并从位于所述第一层间介电层之上的所述第二沟槽去除。
在上述方法中，还包括：在所述第一沟槽和所述第二沟槽的侧壁上方沉积第二接触蚀刻停止层。
在上述方法中，所述第一接触蚀刻停止层是共形的，并且所述第二接触蚀刻停止层是共形的。
在上述方法中，还包括：在所述第二接触蚀刻停止层上方沉积第二层间介电层；以及形成分别穿透所述第一沟槽和所述第二沟槽中的所述第二层间介电层的两个接触部件。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造半导体的方法，所述方法包括：
提供器件结构，所述器件结构具有隔离结构、邻近所述隔离结构且高于所述隔离结构的鳍、以及位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；
在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)；
在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及
凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层，并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面齐平的水平处。
2.根据权利要求1所述的方法，其中，所述第一接触蚀刻停止层在所述栅极结构的顶部上比在所述栅极结构的侧壁上更厚。
3.根据权利要求2所述的方法，还包括：
在凹进所述第一层间介电层之后，在所述第一沟槽中的所述第一接触蚀刻停止层上方并且在所述第二沟槽中的所述第一接触蚀刻停止层和所述第一层间介电层上方形成第二接触蚀刻停止层；以及
在所述第二接触蚀刻停止层上方沉积第二层间介电层，并且所述第二层间介电层填充在所述第一沟槽和所述第二沟槽的剩余间隔中。
4.根据权利要求3所述的方法，还包括：
形成到达所述第一沟槽中的所述第二层间介电层内的第一接触部件和到达所述第二沟槽中的所述第二层间介电层内的第二接触部件。
5.根据权利要求3所述的方法，其中，所述第二接触蚀刻停止层是共形的。
6.根据权利要求2所述的方法，其中，形成所述第一接触蚀刻停止层包括：
在所述栅极结构、所述鳍和所述隔离结构上方沉积包括介电材料的共形层；
用等离子体处理所述共形层，从而使得所述共形层的位于所述栅极结构的顶部上的第一部分比所述共形层的位于所述栅极结构的侧壁上的第二部分接收更多的等离子体处理；以及
将化学溶液施加到所述共形层上，所述化学溶液溶解所述第二部分比溶解所述第一部分更快。
7.根据权利要求6所述的方法，其中，所述介电材料包括氮化硅。
8.根据权利要求6所述的方法，其中，所述等离子体使用氩气或氮气。
9.一种用于制造半导体的方法，所述方法包括：
提供器件结构，所述器件结构具有：
衬底，
鳍，从所述衬底延伸，
隔离结构，位于所述衬底上方，邻近所述鳍，并且低于所述鳍；
栅极结构，位于所述鳍和所述隔离结构上方，其中，所述鳍、所述隔离结构和所述栅极结构限定位于所述鳍上方的第一沟槽并且限定位于所述隔离结构上方的第二沟槽；
在所述栅极结构、所述鳍和所述隔离结构上方形成第一接触蚀刻停止层(CESL)，其中，所述第一接触蚀刻停止层在所述栅极结构的顶部上比在所述栅极结构的侧壁上更厚；
在所述第一接触蚀刻停止层上方沉积填充所述第一沟槽和所述第二沟槽的第一层间介电(ILD)层；以及
凹进所述第一层间介电层，从而去除所述第一沟槽中的所述第一层间介电层并且将所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面一样低。
10.一种用于制造半导体的方法，所述方法包括：
提供器件结构，所述器件结构具有隔离结构、横向邻近所述隔离结构且高于所述隔离结构的鳍、位于所述鳍和所述隔离结构上方的栅极结构，其中，所述隔离结构、所述鳍和所述栅极结构限定位于所述鳍上方的第一沟槽和位于所述隔离结构上方的第二沟槽；
在所述栅极结构、所述鳍和所述隔离结构上方沉积第一接触蚀刻停止层(CESL)；
在所述第一接触蚀刻停止层上方沉积第一层间介电(ILD)层，并且所述第一层间介电层填充所述第一沟槽和所述第二沟槽；
凹进所述第一层间介电层，从而去除位于所述第一沟槽中的所述第一层间介电层，并且将位于所述第二沟槽中的所述第一层间介电层凹进至与所述鳍的顶面相同的水平处；以及
凹进所述第一接触蚀刻停止层，从而将所述第一接触蚀刻停止层从所述第一沟槽去除，并从位于所述第一层间介电层之上的所述第二沟槽去除。
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