CN113140461A - 半导体器件及其制造方法 - Google Patents

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CN113140461A
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CN
China
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dielectric material
fin
region
semiconductor device
isolation
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吕佩瑜
郭哲铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供了一种利用半导体区域之间的隔离结构的半导体器件以及制造方法。在实施例中，在不同间隔的不同区域的不同鳍之间形成不同的隔离结构。隔离结构中的一些隔离结构使用可流动工艺形成。这种隔离结构的使用帮助防止损坏，同时还允许减小器件的不同鳍之间的间隔。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
半导体器件用于各种电子应用，诸如个人计算机、移动电话、数码相机和其它电子设备。通常通过在半导体衬底上依次沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻来图案化不同材料层以在其上形成电路部件和元件来制造半导体器件。
通过持续减小最小部件尺寸，半导体行业继续改进不同电子部件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的部件集成到给定区域中。然而，随着最小部件尺寸被减小，出现了应解决的其它问题。
发明内容
根据本发明实施例的一个方面，提供了一种半导体器件，包括：多个半导体鳍，在衬底上突出；隔离层，覆盖多个半导体鳍的底部；阻挡层，覆盖隔离层的至少一部分；以及绝缘鳍结构，位于多个半导体鳍中的第一个半导体鳍与多个半导体鳍中的第二个半导体鳍之间，其中，绝缘鳍结构包括由共形氮化物材料制成的底部以及由氧化物材料制成的无缝顶部。
根据本发明实施例的另一个方面，提供了一种半导体器件，包括：第一源极/漏极区，与绝缘鳍物理接触，绝缘鳍包括：第一介电材料，与半导体衬底相邻；第二介电材料，在第一介电材料上，第二介电材料不同于第一介电材料，第二介电材料与第一介电材料共形；以及第三介电材料，其中，第三介电材料没有接缝和空隙，其中，第一源极/漏极区与第三介电材料物理接触；以及第二源极/漏极区，与绝缘鳍物理接触，第二源极/漏极区位于绝缘鳍的与第一源极/漏极区相对的侧上。
根据本发明实施例的又一个方面，提供了一种制造半导体器件的方法，方法包括：在半导体衬底上形成第一鳍和第二鳍，第一区域位于第一鳍与第二鳍之间；用第一介电材料填充第一区域的第一部分；用第二介电材料填充第一区域的第二部分，其中，填充第一区域的第二部分至少部分地通过可流动工艺进行；以及使第一介电材料凹陷以暴露第一鳍的侧壁、第二鳍的侧壁和第二介电材料的侧壁。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的鳍的形成。
图2示出了根据一些实施例的第一介电材料的沉积。
图3示出了根据一些实施例的第二介电材料的沉积。
图4示出了根据一些实施例的第三介电材料的沉积。
图5示出了根据一些实施例的第四介电材料的沉积。
图6示出了根据一些实施例的第五介电材料的沉积。
图7示出了根据一些实施例的第五介电材料的蚀刻。
图8示出了根据一些实施例的第六介电材料的沉积。
图9示出了根据一些实施例的第一介电材料的蚀刻。
图10A-10B示出了根据一些实施例的层间电介质和栅极电极的沉积。
图11A-11B示出了根据一些实施例的SRAM器件和逻辑器件。
图12示出了根据一些实施例的第四隔离结构。
图13-图14示出了根据一些实施例的纳米结构器件。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而并非旨在是限制性的。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在……之下”、“在……下方”、“下部”、“在……之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。
现在将参照具体实施例来描述实施例，这些具体实施例利用可流动材料来帮助分离在3nm或更小的工艺节点中的器件。然而，本文描述的实施例并非旨在限制于所描述的精确实施例，而是可以在各种各样的器件和方法中利用。
现在参考图1，示出了诸如finFET器件等半导体器件100的截面图。在一种实施例中，半导体器件100包括衬底101，其可以是硅衬底，但是可以使用其它衬底，诸如绝缘体上半导体(SOI)、应变SOI以及绝缘体上硅锗。衬底101可以是P型半导体，但是在其它实施例中，它可以是n型半导体。
可以形成第一沟槽108，作为最终形成第一隔离结构901、第二隔离结构903和第三隔离结构905(在图1的视图中未单独示出，但下面参考图9进一步示出和讨论)的初始步骤。可以使用第一掩模层103和第二掩模层105连同适当的蚀刻工艺来形成第一沟槽108。在一种实施例中，第一掩模层103可以是通过诸如下面的材料的氧化、化学气相沉积、溅射、原子层沉积、这些的组合等工艺形成的诸如氧化硅等介电材料。第二掩模层105可以是与第一掩模层103不同的材料，并且可以是使用诸如氮化、化学气相沉积、溅射、原子层沉积、这些的组合等工艺形成的诸如氮化硅、氮氧化硅等介电材料。然而，可以利用任何合适的材料和沉积方法。
一旦已经沉积第一掩模层103和第二掩模层105，便可以图案化第一掩模层103和第二掩模层105。在一些实施例中，可以使用光刻掩模和蚀刻工艺来进行图案化。然而，可以利用任何合适的图案化工艺。
一旦已经形成并图案化了第一掩模层103和第二掩模层105，就在衬底101中形成第一沟槽108。可以通过诸如反应离子蚀刻(RIE)等合适的工艺去除被暴露的衬底101，以便在衬底101中形成第一沟槽108，但是可以利用任何合适的工艺。在一种实施例中，第一沟槽108可以被形成为具有距衬底101的表面小于约
Figure BDA0002957756220000041
(诸如约
Figure BDA0002957756220000042
)的第一深度。
除了形成第一沟槽108之外，掩模和蚀刻工艺还从衬底101的未被去除的那些部分形成鳍107。如以下所讨论的，这些鳍107可以用于形成多栅极FinFET晶体管的沟道区。尽管图1仅示出了由衬底101形成的四个鳍107，但是可以利用任何数量的鳍107。
此外，鳍107可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺来图案化鳍107，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，从而允许产生间距例如比使用单一直接光刻工艺以其它方式可获得的间距小的图案。例如，在一个实施例中，在衬底上形成牺牲层并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在被图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用其余的间隔件来图案化鳍107。
在一种实施例中，鳍107可以被形成为在衬底101的不同区域中的不同鳍107之间具有不同的间隔。例如，在衬底101的第一区域102中，相邻鳍107之间的第一间隔S1可以在约16nm与约18nm之间。另外，在衬底101的第二区域104中，相邻鳍107之间的第二间隔S2可以大于第一间隔S1并且可以在约42nm与约46nm之间。最后，在衬底101的第三区域106中，相邻鳍107之间的第三间隔S3可以大于第二间隔S2，并且可以在约150nm与约170nm之间(或更大)。然而，可以利用任何合适的间隔。
图1另外示出了将衬垫109沉积在鳍107上并且进入第一沟槽108中。在一种实施例中，衬垫109可以为诸如硅或氧化硅等过渡材料，其使用诸如化学气相沉积或原子层沉积等工艺沉积至约1.3nm的厚度。然而，可以利用任何合适的工艺和厚度
图2示出了第一介电材料201的沉积以开始形成隔离结构(例如，第一隔离结构901、第二隔离结构903和第三隔离结构905)的工艺。在一种实施例中，第一介电材料201可以是诸如氧化硅、高密度等离子体(HDP)氧化物等氧化物材料。在对第一沟槽108进行可选的清洁和加衬之后，可以使用化学气相沉积(CVD)方法(例如，HARP工艺)、原子层沉积(ALD)方法、高密度等离子体CVD方法或其它合适的形成方法来形成介电材料。在一种实施例中，第一介电材料201可以在第一沟槽108内共形地形成为在约12nm与约15nm之间的厚度，诸如约13.5nm。然而，可以利用任何合适的厚度。
如在图2中可见，在第一介电材料201的沉积工艺期间，第一介电材料201将填充第一区域102内的第一沟槽108。然而，考虑到第二区域104和第三区域106内的较宽间隔(例如，第二间隔S2和第三间隔S3)，第一介电材料201的沉积将不能过填充第二区域104和第三区域106内的第一沟槽108，但是将部分地填充第二区域104内的第一沟槽108的第一部分并且将部分地填充第三区域106内的第一沟槽108的第一部分。
一旦第一介电材料201已经沉积，形成可选的阻挡层203以保护衬底101的未示出的其它部分。在一种实施例中，阻挡层203可以是诸如碳氮化硅(SiCN)等材料，其可以使用例如原子层沉积(ALD)、化学气相沉积、溅射、这些的组合等沉积工艺来施加到约2nm与约3nm之间的厚度。然而，可以利用任何合适的材料、工艺和厚度。
图3示出了在第二区域104和第三区域106的第一沟槽108内放置第二介电材料301(而第一区域102中的第一沟槽108已经填充有第一介电材料201)。在一种实施例中，第二介电材料301可以是通过诸如化学气相沉积、溅射、原子层沉积、这些的组合等沉积工艺沉积的诸如氮化物材料等介电材料，如氮化硅、SiCN、SiCON、这些的组合等。然而，可以利用任何合适的材料和沉积工艺。
在一种实施例中，可以沉积第二介电材料301以填充和/或过填充第二区域104和第三区域106内的第一沟槽108，然后可以使用诸如化学机械抛光工艺等工艺使第二介电材料301平面化。一旦被沉积，第二介电材料301然后就可以凹陷。在一种实施例中，可以使用例如湿法蚀刻工艺来使第二介电材料301凹陷，湿法蚀刻工艺使用对第二介电材料301(例如，氮化硅)的材料具有选择性的蚀刻剂。然而，可以利用任何合适的蚀刻工艺，诸如干法蚀刻。
在一种实施例中，可以使第二介电材料301凹陷，使得第二介电材料301在第二区域104中具有在约50nm与约53nm之间的第一高度H1。另外，由于第三区域106内的较大间隔(例如，第三间隔S3)，所以第二介电材料301在第三区域106内将比在第二区域104内蚀刻得更快。如此，虽然在第二区域104内第二介电材料301可能凹陷至第一高度H1，但是在第三区域106内第二介电材料301可能被完全去除。
图4示出了在第二区域104和第三区域106的第一沟槽108内放置第三介电材料401(例如，第一区域102中的第一沟槽108已经填充有第一介电材料201)。在一种实施例中，第三介电材料401可以是对鳍107(例如，硅)的材料具有相对大的选择性的介电材料，诸如高k材料。在一些实施例中，高k材料是金属氧化物材料，诸如氧化铪(HfOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钨(WOx)、氧化铝(A10x)；金属氮化物如WN；金属碳化物如TiC；具有氧、氮、碳、ON、OC、CN元素的其它金属化合物；其它金属有机和/或纳米颗粒材料；这些的组合等。然而，可以利用任何合适的材料。
在一种实施例中，可以沉积第三介电材料401以填充和/或过填充第二区域104和第三区域106内的第一沟槽108。在一些实施例中，可以使用诸如原子层沉积、化学气相沉积、溅射、这些的组合等沉积工艺来形成第三介电材料401。
在其它实施例中，可以使用可流动工艺沉积第三介电材料401，以进一步避免泄漏路径。例如，在一些实施例中，可以使用可流动沉积工艺来沉积第三介电材料401，藉此使包含所期望材料的液体流动到表面上，并且然后被固化或烧结，以去除不想要的材料或使材料反应成所期望的形式。然而，也可以使用任何合适的可流动工艺，诸如旋涂工艺或可流动原子层沉积工艺。
通过利用可流动工艺，包含第三介电材料401的隔离结构(例如，下文参照图9所说明的第二隔离结构903)将被形成为无缝和/或无空隙结构。此外，通过使用可流动工艺，在结构上施加较少的应力，并且若需要，第二介电材料301可以变为可选的。
通过利用可流动工艺，可以使用可以施加在较宽的绝缘鳍上的工艺(例如，旋涂)以优异的间隙填充能力(对于纵横比为约13：1与约10：1之间的沟槽)和膜质量(例如，具有在2小时处＜400℃的良好的热稳定性)将第三介电材料401沉积到第一沟槽108中。另外，通过去除任何接缝或间隙的存在，后续蚀刻工艺(例如，H3PO4蚀刻)的蚀刻剂不能穿透第三介电材料401并且损坏下面的结构(例如，阻挡层203)。如此，由于对下面的结构的损伤较小，所以将出现较少的缺陷，从而允许整个制造工艺的产量增加。
此外，通过使用在此描述的实施例，可以实现间隙填充益处，同时保持对下面的材料的蚀刻选择性。例如，可流动氧化钛可以保持对下面的多晶硅的选择性为约1:3(使用诸如CH2F2/SF6/He等蚀刻剂)，对下面的氮化硅的选择性为约1:4(使用诸如CH2F2/CF4等蚀刻剂)，以及对下面的氧化硅的选择性为约1:2(使用诸如CH2F2/CF4等蚀刻剂)。此外，可流动的氧化锆可以保持对下面的多晶硅的选择性为约1:12(使用诸如CH2F2/SF6/He等蚀刻剂)，对下面的氮化硅的选择性大于约1:20(使用诸如CH2F2/CF4等蚀刻剂)，以及对下面的氧化硅的选择性为约1:12(使用诸如CH2F2/CF4等蚀刻剂)。最后，可流动的氧化锡可以保持对下面的多晶硅的选择性为约1:9(使用诸如CH2F2/SF6/He等蚀刻剂)，对下面的氮化硅的选择性大于约1:5(使用诸如CH2F2/CF4等蚀刻剂)，以及对下面的氧化硅的选择性为约1:4(使用诸如CH2F2/CF4等蚀刻剂)。
一旦第三介电材料401已经沉积以填充和/或过填充第一沟槽108，则可以使第三介电材料401平面化。在一种实施例中，可以使用诸如化学机械抛光工艺等工艺来使第三介电材料401平面化。然而，可以利用任何合适的平面化工艺。
一旦被沉积，第三介电材料401就可以凹陷。在一种实施例中，可以使用例如湿法蚀刻工艺来使第三介电材料401凹陷，湿法蚀刻工艺使用对第三介电材料401的材料具有选择性的蚀刻剂。然而，也可以利用任何合适的蚀刻工艺，诸如干法蚀刻。
在一种实施例中，可以使第三介电材料401凹陷，使得第三介电材料401在第二区域104中具有在约40nm与约30nm之间的第二高度H2。另外，由于第三区域106内的较大间隔(例如，第三间隔S3)，所以第三介电材料401在第三区域106内将比在第二区域104内蚀刻得更快。如此，虽然在第二区域104内第三介电材料401可能凹陷至第二高度H2，但是在第三区域106内第二介电材料301可能被完全去除。
图5示出了第四介电材料501在第三介电材料401上方并且在第二区域104和第三区域106中的第一沟槽108内的沉积(其中，第一区域102内的第一沟槽108已经填充有第一介电材料201)。在一种实施例中，第四介电材料501可以是诸如碳氮氧化硅(SiOCN)、SiCN、这些的组合等介电材料。此外，可以使用诸如原子层沉积、化学气相沉积、溅射、旋涂(spin-on)等沉积工艺来形成第四介电材料501。
在一种实施例中，可以沉积第四介电材料501以填充第二区域104内的第一沟槽108并且部分地填充第三区域106内的第一沟槽108。例如，在一种实施例中，可以沉积第四介电材料501，直到第四介电材料501具有在约26nm与约30nm之间的第三高度H3。然而，由于第二区域104内的较小间隔(例如，第二间隔S2)，相同的沉积工艺将填充第二区域104内的第一沟槽108。
图6示出了在第四介电材料501上方并且至少部分地在第三区域106内的第一沟槽108内沉积第五介电材料601。在一种实施例中，第五介电材料601可以是诸如氧化硅等氧化物材料、这些材料的组合等。可以使用可流动工艺(诸如可流动化学气相沉积工艺(FCVD))来沉积第五介电材料601，但是可以利用任何适合的沉积工艺。通过利用可流动沉积工艺，沉积工艺将填充所期望的区域，而不在沉积材料内形成不期望的接缝或空隙。然而，可以利用任何合适的材料和任何合适的沉积工艺。
进行沉积工艺以便填充和/或过填充第三区域106内的第一沟槽108，使得第五介电材料601完全填充第三区域106内的第一沟槽108而不形成接缝。一旦第五介电材料601已经沉积，就可以使用诸如化学机械抛光等平面化工艺来使第五介电材料601平面化。然而，可以利用任何合适的平面化工艺。
图7示出了一旦平面化，第五介电材料601的材料然后可以被凹陷并回蚀刻以完全位于第三区域106内的第一沟槽108内。在一种实施例中，可以使用例如湿法蚀刻工艺来使第五介电材料601凹陷，湿法蚀刻工艺使用对于第五介电材料601(例如，氧化物)的材料具有选择性的蚀刻剂。然而，可以利用任何合适的蚀刻工艺，诸如干法蚀刻。在一种实施例中，可以使第五介电材料601凹陷，使得第五介电材料601具有在约30nm与约40nm之间的第四高度H4。然而，可以利用任何合适的高度。
图8示出了在第五介电材料601已经凹陷之后，沉积第六介电材料801以覆盖第五介电材料601并且至少部分地在第三区域106内的第一沟槽108内。在一种实施例中，第六介电材料601可以是与第四介电材料501类似的材料，但是可以利用任何合适的材料。
图9示出了在沉积第五介电材料601之后，使结构变薄以暴露第一介电材料201并且使第一介电材料201凹陷。在一种实施例中，可以使用例如化学机械抛光工艺来使结构变薄，化学机械抛光工艺将去除部分第六介电材料801、第四介电材料501、衬垫109、第二掩模层105、第一掩模层103以及部分鳍107(在一些实施例中)。在一种实施例中，可以进行平面化工艺直到鳍107具有在约95nm与约105nm之间的第五高度H5。然而，可以利用任何合适的高度。
一旦鳍107的顶表面已经通过平面化工艺被暴露，就可以使用蚀刻工艺来使第一介电材料201凹陷。在一些实施例中，蚀刻工艺可以是使用对第一介电材料201的材料具有选择性的蚀刻剂的湿法蚀刻工艺，或者可以是使用对第一介电材料201的材料具有选择性的蚀刻剂的干法蚀刻。然而，可以利用任何合适的工艺。
在一些实施例中，第一介电材料201可以充分地凹陷以在鳍107之间形成第一隔离结构901、第二隔离结构903和第三隔离结构905。如此，第一介电材料201可以具有在约60nm与约70nm之间的第六高度H6。然而，可以利用任何合适的高度。
通过第一介电材料201的凹陷，在第一区域102内形成第一隔离结构901。在一种实施例中，第一隔离结构901包括第一介电材料201、阻挡层203和衬垫层109。此外，第一隔离结构901的单个第一宽度等于第一区域102内的第一间隔S1。
此外，凹陷还在第二区域104内形成第二隔离结构903。在一种实施例中，第二隔离结构包括第一介电材料201、第二介电材料301、第三介电材料401、阻挡层203和衬垫层109。此外，第二隔离结构903的第二宽度W2等于第二间隔S2，并且第三宽度W3在约11nm与约13nm之间。如此，第二隔离结构903可以被视为与鳍107一样高并且可以用于将一个鳍107的结构与另一个鳍107分离的隔离鳍或隔离鳍结构。
最后，凹陷还在第三区域106内形成第三隔离结构905，使得第三隔离结构905包括第一介电材料201、第四介电材料501、第五介电材料601、第六介电材料801、阻挡层203和衬垫层109中的每一个。此外，第三隔离结构905的第四宽度W4等于第三间隔S3，并且第五宽度W5大于第三宽度W3，诸如在约120nm与约大于145nm之间。然而，可以利用任何合适的宽度。
通过利用本文所描述的间隙填充方法，当存在鳍间距(例如，在约50nm与约52nm之间，鳍间隔在42nm与约46nm之间)时，纳米器件结构可以避免相邻源极/漏极区之间的短路(下文进一步描述)。间隙填充方法可以用于在无空隙金属氧化物膜中形成无缝结构。进一步地，这可以避免对阻挡层203造成额外损伤，同时简化流程，并且降低生产成本。
图10A-图10B示出了使用上述间隙填充方法形成的半导体器件100的不同截面图，其中，图10A示出了穿过半导体器件100的栅极电极1005部分的截面图，并且图10B示出了穿过半导体器件100的源极/漏极区1007的截面图。为了继续形成半导体器件100，可以在鳍107中的每个鳍上形成伪栅极电介质、伪栅极电介质上的伪栅极电极以及第一间隔件。在一种实施例中，可以通过热氧化、化学气相沉积、溅射或本领域中已知和使用的用于形成栅极电介质的任何其它方法来形成伪栅极电介质。取决于栅极电介质形成的技术，鳍107的顶部上的伪栅极电介质厚度可以不同于鳍107的侧壁上的栅极电介质厚度。
伪栅极电介质可以包括诸如二氧化硅或氮氧化硅等材料，其厚度范围为约3埃至约100埃，诸如约10埃。伪栅极电介质可以由高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、或氧化锆(ZrO2)、或其组合，具有约0.5埃至约100埃(诸如约10埃或更小)的等效氧化物厚度。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于伪栅极电介质。
伪栅极电极可以包括导电或非导电材料并且可以选自包括以下各项的组：多晶硅、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些的组合等。可以通过化学气相沉积(CVD)、溅射沉积或本领域中已知和使用的用于沉积导电材料的其它技术来沉积伪栅极电极。伪栅极电极的厚度可以在约
Figure BDA0002957756220000111
至约
Figure BDA0002957756220000112
的范围内。伪栅极电极的顶表面可以具有非平面顶表面，并且可以在图案化伪栅极电极或栅极蚀刻之前被平面化。此时，离子可以被引入或不被引入到伪栅极电极中。例如，可以通过离子注入技术引入离子。
一旦被形成，就可以对伪栅极电介质和伪栅极电极进行图案化以在鳍107上形成一系列堆叠件。堆叠件限定了位于伪栅极电介质下面的鳍107的每一侧上的多个沟道区。可以通过使用例如本领域中已知的沉积和光刻技术在伪栅极电极上沉积并图案化栅极掩模(图10A中未单独示出)来形成堆叠件。栅极掩模可以结合通常使用的掩模和牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅，并且可以沉积到约
Figure BDA0002957756220000113
与约
Figure BDA0002957756220000114
之间的厚度。可以使用干法蚀刻工艺蚀刻伪栅极电极和伪栅极电介质以形成图案化的堆叠件。
一旦堆叠件已经被图案化，就可以形成第一间隔件(图10A-图10B中未单独示出)。可以在堆叠件的相对侧上形成第一间隔件。通常通过在先前形成的结构上毯覆式沉积(blanket depositing)间隔件层来形成第一间隔件。间隔件层可以包含SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的方法来形成，诸如化学气相沉积(CVD)、等离子体增强CVD、溅射以及本领域中已知的其它方法。间隔件层可以包括与第一隔离结构901内的介电材料具有不同蚀刻特性的不同材料或相同材料。然后，例如通过一次或多次蚀刻可以使第一间隔件图案化，以从结构的水平表面去除间隔件层，以形成第一间隔件。
在一些实施例中，可以进行从不受堆叠件和第一间隔件保护的那些区域去除鳍107以及再生长源极/漏极区。从不受堆叠件和第一间隔件保护的那些区域去除鳍107可以通过使用堆叠件和第一间隔件作为硬掩模的反应离子蚀刻(RIE)来进行，或者通过任何其它适当的去除工艺来进行。可以持续去除，直到鳍107与第一隔离结构901的表面共面或在其下方。
一旦鳍107的这些部分已经去除，就放置硬掩模(未单独示出)并对其进行图案化以覆盖伪栅极电极从而防止生长，并且可以再生长源极/漏极区1007(见图10B)以与鳍107中的每个鳍107接触。在一种实施例中，可以再生长源极/漏极区1007，并且在一些实施例中，可以再生长源极/漏极区1007以形成应激源，应激源将向位于堆叠件下面的鳍107的沟道区施加应力。在鳍107包括硅并且FinFET为p型器件的实施例中，可以通过选择性外延工艺用诸如硅等材料或具有与沟道区不同的晶格常数的诸如硅锗等材料再生长源极/漏极区1007。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等前驱物，并且可以持续约5分钟至约120分钟之间，诸如约30分钟。
在一种实施例中，源极/漏极区1007可以被形成为具有约
Figure BDA0002957756220000121
与约
Figure BDA0002957756220000122
之间的厚度，以及在第一隔离结构901上的约
Figure BDA0002957756220000123
与约
Figure BDA0002957756220000124
之间(诸如约
Figure BDA0002957756220000125
)的高度。在该实施例中，源极/漏极区1007可以被形成为在第一隔离结构901的上表面上方的高度在约5nm与约250nm之间，诸如约100nm。然而，可以利用任何合适的高度。
一旦形成了源极/漏极区1007，就可以通过注入适当的掺杂剂将掺杂剂注入到源极/漏极区1007中以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等p型掺杂剂以形成PMOS器件。在其它实施例中，可以注入诸如磷、砷、锑等n型掺杂剂以形成NMOS器件。可以使用堆叠件及第一间隔件作为掩模来注入这些掺杂剂。应注意，本领域的普通技术人员将认识到，可以使用许多其它工艺、步骤等来注入掺杂剂。例如，本领域的普通技术人员将认识到，可以使用间隔件和衬垫的各种组合来进行多种注入，以形成具有适合于特定目的的特定形状或特性的源极/漏极区1007。这些工艺中的任一种工艺均可以用于注入掺杂剂，并且以上描述并不意味着将本实施例限于上文所呈现的步骤。
另外，这时去除在形成源极/漏极区1007期间覆盖伪栅极电极的硬掩模。在一种实施例中，可以使用例如对硬掩模的材料具有选择性的湿法或干法蚀刻工艺来去除硬掩模。然而，可以利用任何合适的去除方法。
在图10B中可以看到层间介电(ILD)层1003的形成。ILD层1003可以包含诸如硼磷硅酸盐玻璃(BPSG)等材料，但是可以使用任何合适的电介质。可以使用诸如PECVD等工艺形成ILD层1003，但是可以替代地使用诸如LPCVD等其它工艺。ILD层1003可以形成为厚度在约
Figure BDA0002957756220000131
与约
Figure BDA0002957756220000132
之间。一旦被形成，便可以使用例如平面化工艺(诸如化学机械抛光工艺)通过第一间隔件使ILD层1003平面化，但是可以利用任何合适的工艺。
一旦ILD层1003被形成，就可以去除伪栅极电极和伪栅极电介质的材料。在一种实施例中，可以使用例如利用对伪栅极电极和伪栅极电介质的材料具有选择性的蚀刻剂的一种或多种湿法或干法蚀刻工艺来去除伪栅极电极和伪栅极电介质。然而，可以利用任何适合的一种或多种去除工艺。
一旦伪栅极电极和伪栅极电介质已经去除，就可以通过沉积一系列层来开始用于替换伪栅极电极和伪栅极电介质的工艺，以形成栅极堆叠件1005(见图10A)。在一种实施例中，一系列层可以包括可选的界面层、第一栅极介电材料以及第一p金属功函数层。
可选地，可以在形成第一栅极介电材料之前形成界面层。在一种实施例中，界面层可以是通过诸如原位蒸汽生成(ISSG)等工艺形成的诸如二氧化硅等材料。在另一实施例中，界面层可以是高k材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等，第一厚度在约
Figure BDA0002957756220000141
与约
Figure BDA0002957756220000142
之间，诸如约
Figure BDA0002957756220000143
然而，可以利用任何适合的材料或形成工艺。
一旦形成界面层，就可以在界面层上形成第一栅极介电材料。在一种实施例中，第一栅极介电材料是通过诸如原子层沉积、化学气相沉积等工艺沉积的高k材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些的组合等。第一栅极介电材料可以被沉积至第二厚度在约
Figure BDA0002957756220000144
与约
Figure BDA0002957756220000145
之间，但是可以利用任何合适的材料和厚度。
可以邻近第一栅极介电材料形成第一p金属功函数层。在一种实施例中，可以由金属材料形成第一p金属功函数层，诸如掺杂硅的氮化钛(TSN)，TiN、Ti、TiAlN、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、Al、Mo，MoSi2、WN、其它金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物，过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些的组合等。此外，可以使用诸如原子层沉积、化学气相沉积、溅射等沉积工艺沉积第一p-金属功函数层至第四厚度在约
Figure BDA0002957756220000146
与约
Figure BDA0002957756220000147
之间，但是可以利用任何合适的沉积工艺或厚度。
此外，一旦第一p-金属功函数层已经形成，则可以沉积第一n-金属功函数层。在一种实施例中，第一n-金属功函数层可以是诸如W、Cu、AlCu、TiAlC、TiAlN、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n-型功函数材料或其组合等材料。例如，可以利用原子层沉积(ALD)工艺、CVD工艺等将第一n-金属功函数层沉积至第六厚度在约
Figure BDA0002957756220000148
与约
Figure BDA0002957756220000149
之间，诸如约
Figure BDA00029577562200001410
然而，可以利用任何合适的材料和工艺来形成第一n-金属功函数层。
在第一栅极堆叠件1005内还沉积粘合层和填充材料。一旦第一n-金属功函数层已经形成，就可以形成粘合层，以便帮助将上面的填充材料与下面的第一n-金属功函数层粘附，以及提供用于形成填充材料的成核层。在一种实施例中，粘合层可以是诸如氮化钛等材料，或者另外可以是与第一n-金属功函数层类似的材料，并且可以使用诸如ALD等类似工艺形成为第七厚度在约
Figure BDA0002957756220000151
与约
Figure BDA0002957756220000152
之间，诸如约
Figure BDA0002957756220000153
然而，可以利用任何合适的材料和工艺。
一旦粘合层已经形成，则沉积填充材料以使用粘合层填充开口的其余部分。在一种实施例中，填充材料可以是诸如钨、Al、Cu、AlCu、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、以及这些的组合等材料，可以使用诸如电镀、化学气相沉积、原子层沉积、物理气相沉积、这些的组合等沉积工艺来形成。另外，填充材料可以沉积至厚度在约
Figure BDA0002957756220000154
与约
Figure BDA0002957756220000155
之间，诸如约
Figure BDA0002957756220000156
然而，可以利用任何合适的材料。
在已经沉积填充材料以填充和过填充开口之后，可以对材料进行平面化以形成第一栅极堆叠件1005。在一种实施例中，可以使用例如化学机械抛光工艺来使材料平面化，但是可以利用任何合适的工艺，诸如研磨或蚀刻。虽然为了清楚起见未明确示出，但是沿着第一栅极堆叠件1005的底表面，界面层可以是平面的；第一介电材料、第一金属材料、第一p金属功函数层、第一n金属功函数层和粘合层可以具有“U”形；并且填充材料可以填充第一栅极堆叠件1005的空间的其余部分。然而，任何合适的形状或形状的组合都可以用于第一栅极堆叠件1005的各个层。
通过利用本文中所描述的工艺和结构，可以基于鳍107之间的间隔形成适当的隔离结构。例如，可以在具有小间隔(例如，第一间隔S1)的区域中形成第一隔离结构901，可以在具有较大间隔(例如，第二间隔S2)的区域中形成第二隔离结构903，并且可以在具有甚至更大的间隔(例如，第三间隔S3)的区域中形成第三隔离结构905。隔离结构的这种微调允许以越来越小的间隔来形成器件，同时仍保持充分的隔离。
还可以包括其它部件和工艺。例如，可以包括测试结构以帮助3D封装或3DIC器件的验证测试。测试结构可以包括例如在再分布层中或衬底上形成的测试焊盘，测试焊盘允许3D封装或3DIC的测试、探针和/或探针卡的使用等。可以在中间结构以及最终结构上进行验证测试。此外，本文所公开的结构和方法可以结合测试方法来使用，测试方法结合已知的良好管芯的中间验证，以增加产量并降低成本。
图11A-图11B示出了其中上述隔离区用于形成与第二半导体器件1103相邻的第一半导体器件1101的特定实施例，其中，图11A示出了通过源极/漏极区1007的截面图。在一种实施例中，第一半导体器件1101和第二半导体器件1103可以是静态随机存取存储器件、逻辑器件、I/O器件、其它存储器件、功率控制器件、这些的组合等中的一个或多个。然而，可以利用任何合适的器件或器件的组合。
在图11A-图11B中所示的特定实施例中，第一半导体器件1101是SRAM器件并且第二半导体器件1103是逻辑器件。另外，第一半导体器件1101可以形成有三个鳍107(在该截面图中可见)，其中，鳍107中的两个鳍之间的空间位于第一区域102之一内，并且鳍107中的另两个鳍之间的空间位于第二区域104之一内。
如此，在一种实施例中，第一区域内的鳍107中的第一鳍和鳍107中的第二鳍被第一隔离区901分开。另外，鳍107中的第二鳍和鳍107中的第三鳍被不同类型的隔离区(诸如，第二隔离区903)分开。然而，可以利用第一半导体器件1101的鳍107之间的隔离结构的任何合适的组合。
另外，第一半导体器件1101(例如，SRAM器件)可以与第二半导体器件1103(例如，逻辑器件)分离。在一些实施例中，第一半导体器件1101与第二半导体器件1103被具有例如第三间隔S3的第三区域106分开。在该实施例中，第一半导体器件1101可以通过第三隔离结构905与第二半导体器件1103分开。然而，可以利用任何合适的隔离结构。
此外，如在图11B中可以看到的，由于鳍107被第一隔离区901和第二隔离区903分开，源极/漏极区1007将生长得与各个隔离区所允许的一样多。例如，在一种实施例中，位于第二隔离区903与第一隔离区901之间的源极/漏极区1007将向外生长，直到源极/漏极区1007与第二隔离区903接触并且被第二隔离区903物理地阻止。然而，在其它方向上，源极/漏极区1007将生长以在第一隔离区901上延伸，并且如果存在另一源极/漏极区1007，则将与相邻的源极/漏极区1007合并。
另外，观察被第二隔离结构903和第三隔离结构905分开的鳍107，源极/漏极区1007将生长得与隔离区和生长工艺所允许的一样多。例如，在一种实施例中，位于第二隔离区903与第三隔离区905之间的源极/漏极区1007将向外生长，直到源极/漏极区1007与第二隔离结构903和第三隔离结构905两者接触并且被第二隔离结构903和第三隔离结构905阻挡。
如此，第二隔离结构903和第三隔离结构905用于约束源极/漏极区1007的形成，同时仍确保不同的源极/漏极区1007彼此物理地且电力地隔离。如此，在其上形成源极/漏极区1007的鳍107可以被放置得更靠近在一起，而不引起不同源极/漏极区1007之间的短路。
现在返回到图11A，并且观察第二半导体器件1103，形成另外三个鳍107(在该截面图中可见)，其中鳍107中的两个鳍被第一隔离结构901分开，并且鳍107中的另外两个鳍被第二隔离结构903分开。另外，如可以看到的，第二半导体器件1103的一侧被第三隔离结构905界定。
类似于第一半导体器件1101，第二半导体器件1103内的源极/漏极区1007至少部分地被第二隔离结构903和第三隔离结构905限制。例如，第二隔离结构903与第三隔离结构905之间的鳍107上的源极/漏极区1007被第二隔离结构903和第三隔离结构905的存在限制。
然而，此外，形成在鳍107上的源极/漏极区1007被第一隔离结构901分开，源极/漏极区1007的生长可能在第一方向上被第二隔离结构401限制。在另一方向上，源极/漏极区1007在生长上可能不受限制，使得源极/漏极区1007在第一隔离结构901上延伸。然而，在第二半导体器件1103中，第一区域102中的鳍107之间的间隔可以大于第一半导体器件1101内的间隔(同时仍然在第一区域102的第一间隔S1的范围内)。如此，可以在源极/漏极区1007在第一隔离结构901上延伸得如此远以至于其与相邻的源极/漏极区1007合并之前结束生长工艺。
此外，在一些实施例中，不同器件内的不同隔离区可以具有类似的组成，即使当隔离区中的每个隔离区都是无缝的和/或无空隙时。例如，第一半导体器件1101内的第二隔离结构903可以与第二半导体器件1103内的第二隔离结构903的组成类似(如果不相同的话)。此外，第二隔离结构903的组成与位于第一半导体器件1101与第二半导体器件1103之间的第三隔离结构905的组成不同。然而，可以利用任何合适的组成的组合。
图12示出了可以与第一隔离结构901、第二隔离结构903和/或第三隔离结构905中的一个或多个组合使用的第四隔离结构1201。在该实施例中，可以在第四区域1203中形成第四隔离结构1201，其中，第四区域1203内的鳍107可以具有鳍107之间的第四间隔S4，第四间隔S4可以在约55nm与约120nm之间，诸如约80nm。然而，可以利用任何合适的间隔。
在该实施例中，可以在沉积第一介电材料201之后将第七介电材料1205沉积到第四区域1203中，以便填充和/或过填充第四区域1203内的鳍107之间的第一沟槽108。在一种实施例中，第七介电材料1205可以类似于第四介电材料501(例如，SiOCN)，并且可以使用诸如原子层沉积等沉积工艺(在空隙或接缝可以是可接受的情况下)或者使用旋涂工艺(在空隙或接缝是不可接受的情况下)来沉积。然而，可以利用任何合适的沉积工艺。
一旦就位，并且一旦用于隔离结构的其余部分的材料(如果有的话)已经被沉积或以其它方式被放置，第七介电材料1205的材料就可以被平面化并且第一介电材料201就可以被凹陷。在一种实施例中，可以如以上参照图9所描述的那样进行第七介电材料1205的平面化和第一介电材料201的凹陷。例如，可以使用化学机械抛光工艺来使第七介电材料1205平面化，并且可以使用湿法蚀刻来使第一介电材料201凹陷。然而，可以利用任何合适的工艺。
通过使用第一隔离区901、第二隔离区903、第三隔离区905和第四隔离区1201的不同组合，可以基于待形成的器件的间隔和类型来选择最佳类型的隔离区。例如，在其中鳍到鳍间隔是第一间隔(例如，在42nm与46nm之间)的SRAM器件中，可以形成第二隔离区903。然而，在利用2F2C或3F2C布局并且鳍到鳍间隔在约55nm与约80nm之间的另一SRAM器件中，可以利用第四隔离区1201。另外，在利用2F3C或者3F3C布局并且鳍到鳍间隔在约80nm与约120nm之间的又一SRAM器件中，仍然可以利用第四隔离区1201。然而，在较大的器件中，诸如具有2F5C布局(鳍到鳍间隔为150nm)的SRAM器件或具有2F8C布局(鳍到鳍间隔为170nm或更大)的SRAM器件，可以利用第三隔离区905。可以利用间隔和隔离结构的所有这种组合，并且间隔和隔离结构的所有这种组合(以及通常隔离结构的所有这种组合)完全旨在被包括在当前实施例的范围内。
图13示出了在其形成具有纳米结构1303(诸如纳米片或纳米线)的全环栅(GAA)器件的实施例中并入第一隔离结构901、第二隔离结构903和第三隔离结构905。在这种实施例中，形成第一半导体材料层和第二半导体材料层的交替堆叠件。
根据一些实施例，可以使用具有第一晶格常数的第一半导体材料，诸如，SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、这些的组合等，形成第一层。在一些实施例中，使用诸如外延生长、气相外延(VPE)、分子束外延(MBE)等沉积技术来外延生长第一半导体材料(例如，SiGe)的第一层，但是还可以利用其它沉积工艺，诸如化学气相沉积(CVD)、低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)及其组合等。在一些实施例中，第一层被形成为厚度在约
Figure BDA0002957756220000191
与约
Figure BDA0002957756220000192
之间。然而，可以利用任何合适的厚度，但是保持在实施例的范围内。
在已经形成第一层中的每个第一层之后，可以在第一层上形成第二层中的相应第二层。根据一些实施例，可以使用诸如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、这些的组合等第二半导体材料来形成第二层，第二半导体材料的第二晶格常数不同于第一层的第一晶格常数。在其中第一层是硅锗的特定实施例中，第二层是诸如硅等材料。然而，材料的任何合适的组合都可以用于第一层和第二层。
在一些实施例中，使用类似于用于形成第一层的沉积技术的沉积技术在第一层上外延生长第二层。然而，第二层可以使用如上所述的适于形成第一层的沉积技术中的任一种或任何其它合适的技术。根据一些实施例，第二层被形成为厚度与第一层的厚度类似。然而，第二层也可以形成为厚度不同于第一层。根据一些实施例，第二层可以形成为厚度在约
Figure BDA0002957756220000193
与约
Figure BDA0002957756220000194
之间。然而，可以使用任何合适的厚度。
一旦形成了堆叠件，堆叠件就被图案化成例如交替半导体材料的鳍1305。鳍1305可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化结构，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，从而允许产生例如间距比使用单一直接光刻工艺可获得的间距小的图案。例如，在一个实施例中，在衬底上形成牺牲层并且使用光刻工艺对牺牲层进行图案化。使用自对准工艺在被图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用其余的间隔件来对GAA结构进行图案化。
一旦已经形成鳍1305，则基于各个鳍1305之间的间隔来形成隔离结构。例如，如图13所示，在第一区域102中以第一间隔S1形成第一隔离结构901，在第二区域104中以第二间隔S2形成第二隔离结构901，并且在第三区域106中以第三间隔S3形成第三隔离结构905。另外，在其它实施例中，第四隔离结构1201也可以与第一隔离结构901、第二隔离结构903和第三隔离结构905结合地形成。可以利用隔离结构的任何合适的组合。
图14示出，一旦鳍1305已经被图案化并且已经形成期望的隔离结构以分开鳍1305，就形成栅极堆叠件1005。然而，在形成栅极堆叠件1005之前，形成伪栅极堆叠件(在图14中未单独示出)，并且去除被伪栅极堆叠件暴露的部分鳍1305。形成间隔件并且使用例如外延生长工艺来生长源极/漏极区。在源极/漏极区上沉积层间介电层，并且去除伪栅极以再次暴露鳍1305。一旦鳍1305已经被暴露，则去除材料(例如，硅或硅锗)的交替堆叠件之一以形成在源极/漏极区之间延伸的纳米结构1303(由例如硅或硅锗制成)的堆叠件。
一旦纳米结构的堆叠件已经被形成并且被暴露，可以沉积栅极堆叠件1005。在一种实施例中，可以如以上参照图10所描述的沉积栅极堆叠件1005，但是可以利用用于栅极堆叠件的任何合适的材料。然而，考虑到纳米结构1303的存在，用于栅极堆叠件1005的不同材料的沉积工艺将沉积材料以包围纳米结构1303的堆叠件中的单个堆叠件。如此，在位于纳米结构1303内的沟道区域周围形成栅极堆叠件1005。
通过形成具有例如第一隔离结构901、第二隔离结构903、第三隔离结构905和第四隔离结构1201等隔离结构的全环栅结构，利用全环栅结构也可以实现使用不同隔离结构的益处(例如，无空隙形成、鳍之间的间隔减小、损坏减小等)。
此外，虽然已经详细描述了上述用途以阐述具体实施例，但实施例旨在是说明性的并且并非旨在是限制性的。而是，这些实施例可以用在多种多样的工艺和结构中。例如，实施例可以施加于不同层上，不同层可受益于改善的间隙填充性能或更高产量，诸如在栅极电极形成期间的高k介电沉积、各种硬掩模的施加以及在图案化膜中使用实施例。
根据一种实施例，一种半导体器件包括：在衬底上突出的多个半导体鳍；覆盖多个半导体鳍的底部的隔离层；覆盖隔离层的至少一部分的阻挡层；以及位于多个半导体鳍中的第一个半导体鳍与多个半导体鳍中的第二个半导体鳍之间的绝缘鳍结构，其中，绝缘鳍结构包括由共形氮化物材料制成的底部以及由氧化物材料制成的无缝顶部。在一种实施例中，无缝顶部包括高k介电材料。在一种实施例中，无缝顶部包括金属碳化物。在一种实施例中，无缝顶部包括氧化铪。在一种实施例中，半导体器件还包括位于多个半导体鳍中的第一个半导体鳍的与绝缘鳍结构相对的侧上的浅沟槽隔离部，浅沟槽隔离部包含不含氮化物材料的上层部分且不含氧化物材料的上层部分的第一材料。在一种实施例中，半导体器件还包括位于多个半导体鳍中的第二个半导体鳍的与隔离鳍结构相对的侧上的隔离结构，隔离结构包括第一材料、第二介电材料、嵌入在第二介电材料内的第三介电材料以及第四介电材料。在一种实施例中，半导体鳍中的第一个半导体鳍是静态随机存取存储器件的一部分。
根据另一实施例，一种半导体器件包括：与绝缘鳍物理接触的第一源极/漏极区，绝缘鳍包括：与半导体衬底相邻的第一介电材料；在第一介电材料上的第二介电材料，第二介电材料不同于第一介电材料，第二介电材料与第一介电材料共形；以及第三介电材料，其中，第三介电材料没有接缝和空隙，其中，第一源极/漏极区与第三介电材料物理接触；以及与绝缘鳍物理接触的第二源极/漏极区，第二源极/漏极区位于绝缘鳍的与第一源极/漏极区相对的侧上。在一种实施例中，半导体器件还包括与第二源极/漏极区物理接触的第二绝缘鳍，第二绝缘鳍包括：第一介电材料；在第一介电材料上的第四介电材料，第四介电材料不同于第一介电材料；嵌入在第四介电材料内的第五介电材料，第五介电材料不同于第四介电材料；以及覆盖第五介电材料的第六介电材料，第六介电材料不同于第五介电材料。在一种实施例中，第一源极/漏极区是静态随机存取存储器件的一部分。在一种实施例中，半导体器件还包括位于第二绝缘鳍的与静态随机存取存储器件相对的侧上的逻辑器件，逻辑器件的一部分与第二绝缘鳍物理接触。在一种实施例中，第一源极/漏极区与第一鳍接触，并且第二源极/漏极区与第二鳍接触，并且其中，第一鳍与第二鳍之间的间隔在约42nm与约46nm之间。在一种实施例中，第三介电材料是金属氧化物。在一种实施例中，第三介电材料是金属碳化物。
根据又一实施例，一种制造半导体器件的方法，方法包括：在半导体衬底上形成第一鳍和第二鳍，第一区域位于第一鳍与第二鳍之间；用第一介电材料填充第一区域的第一部分；用第二介电材料填充第一区域的第二部分，其中，填充第一区域的第二部分至少部分地通过可流动工艺进行；以及使第一介电材料凹陷以暴露第一鳍的侧壁、第二鳍的侧壁和第二介电材料的侧壁。在一种实施例中，方法还包括：在填充第一区域的第二部分之前用第三介电材料填充第一区域的第三部分，第三介电材料不同于第一介电材料和第二介电材料。在一种实施例中，可流动工艺是旋涂工艺。在一种实施例中，可流动工艺是可流动原子层沉积工艺。在一种实施例中，第二介电材料包括金属氧化物。在一种实施例中，方法还包括：在使第一介电材料凹陷之前，用第三介电材料填充第二区域的第一部分，第二区域位于第二鳍的与第一区域相对的侧上，第三介电材料不同于第二介电材料；用与第一介电材料不同的第四介电材料填充第二区域的第二部分；使第四介电材料凹陷；以及用与第四介电材料不同的第五介电材料填充第二区域的第三部分。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
多个半导体鳍，在衬底上突出；
隔离层，覆盖所述多个半导体鳍的底部；
阻挡层，覆盖所述隔离层的至少一部分；以及
绝缘鳍结构，位于所述多个半导体鳍中的第一个半导体鳍与所述多个半导体鳍中的第二个半导体鳍之间，其中，所述绝缘鳍结构包括由共形氮化物材料制成的底部以及由氧化物材料制成的无缝顶部。
2.根据权利要求1所述的半导体器件，其中，所述无缝顶部包括高k介电材料。
3.根据权利要求1所述的半导体器件，其中，所述无缝顶部包括金属碳化物。
4.根据权利要求1所述的半导体器件，其中，所述无缝顶部包括氧化铪。
5.根据权利要求1所述的半导体器件，还包括浅沟槽隔离部，位于所述多个半导体鳍中的第一个半导体鳍的与所述绝缘鳍结构相对的侧上的，所述浅沟槽隔离部包括不含所述氮化物材料的上层部分且不含所述氧化物材料的上层部分的第一材料。
6.根据权利要求5所述的半导体器件，还包括隔离结构，位于所述多个半导体鳍中的第二个半导体鳍的与绝缘鳍结构相对的侧上，所述隔离结构包括第一材料、第二介电材料、嵌入在所述第二介电材料内的第三介电材料以及第四介电材料。
7.根据权利要求6所述的半导体器件，其中，所述半导体鳍中的第一个半导体鳍是静态随机存取存储器件的一部分。
8.一种半导体器件，包括：
第一源极/漏极区，与绝缘鳍物理接触，所述绝缘鳍包括：
第一介电材料，与半导体衬底相邻；
第二介电材料，在所述第一介电材料上，所述第二介电材料不同于所述第一介电材料，所述第二介电材料与所述第一介电材料共形；以及
第三介电材料，其中，所述第三介电材料没有接缝和空隙，其中，所述第一源极/漏极区与所述第三介电材料物理接触；以及
第二源极/漏极区，与所述绝缘鳍物理接触，所述第二源极/漏极区位于所述绝缘鳍的与所述第一源极/漏极区相对的侧上。
9.根据权利要求8所述的半导体器件，还包括与所述第二源极/漏极区物理接触的第二绝缘鳍，所述第二绝缘鳍包括：
第一介电材料；
第四介电材料，在所述第一介电材料上，所述第四介电材料不同于所述第一介电材料；
第五介电材料，嵌入在所述第四介电材料内，所述第五介电材料不同于所述第四介电材料；以及
覆盖所述第五介电材料的第六介电材料，所述第六介电材料不同于所述第五介电材料。
10.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上形成第一鳍和第二鳍，第一区域位于所述第一鳍与所述第二鳍之间；
用第一介电材料填充所述第一区域的第一部分；
用第二介电材料填充所述第一区域的第二部分，其中，填充所述第一区域的所述第二部分至少部分地通过可流动工艺进行；以及
使所述第一介电材料凹陷以暴露所述第一鳍的侧壁、所述第二鳍的侧壁和所述第二介电材料的侧壁。
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