CN113540220A - 半导体装置的形成方法 - Google Patents

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李家庆
蔡昕翰
邱诗航
汤宗达
吴仲强
锺鸿钦
李显铭
李达元
陈建豪
游国丰
陈嘉伟
许智育
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Abstract

本公开实施例提供一种半导体装置的形成方法。半导体装置的形成方法包括移除虚置栅极与虚置栅极介电层以形成凹陷于相邻的多个栅极间隔物之间。沉积栅极介电层于凹陷中，并沉积阻挡层于栅极介电层上。沉积第一功函数层于阻挡层上。形成第一抗反应层于第一功函数层上，而第一抗反应层减少第一功函数层的氧化。沉积填充材料于第一抗反应层上。

Description

半导体装置的形成方法
技术领域
本发明实施例关于金属栅极，更特别关于金属功函数层所用的抗反应层。
背景技术
半导体产业持续减少最小结构尺寸以改善多种电子构件(如晶体管、二极管、电阻、电容器或类似物)的集成密度，以让更多构件整合至给定面积中。然而随着最小结构尺寸缩小，产生需解决的额外问题。
发明内容
本公开实施例的目的在于提供一种半导体装置的形成方法，以解决上述至少一个问题。
一实施例的半导体装置的形成方法移除虚置栅极与虚置栅极介电层以形成凹陷于相邻的多个栅极间隔物之间。沉积栅极介电层于凹陷中，并沉积阻挡层于栅极介电层上。沉积第一功函数层于阻挡层上。形成第一抗反应层于第一功函数层上，第一抗反应层减少第一功函数层的氧化，且第一抗反应层与第一功函数层包含的材料不同。沉积填充材料于第一抗反应层上。
另一实施例的半导体装置的形成方法包括形成第一栅极堆叠的第一栅极材料于第一装置区中，并形成第二栅极堆叠的第二栅极材料于第二装置区中，其中形成第一栅极材料与第二栅极材料的步骤包括：沉积栅极介电层于第一装置区与第二装置区上；沉积阻挡层于栅极介电层上；沉积第一功函数层于阻挡层上；以及形成第一抗反应层于第一功函数层上的第一装置区与第二装置区上。第一抗反应层包括一或多层的氮化钛、碳氮化钨、硅化物、氮化硅、氮化钛硅、钴或钨。方法还包括掩模第一装置区，并形成第二栅极堆叠的额外第二栅极材料于第二装置区中。形成额外第二栅极材料的步骤包括：沉积第二功函数层于第二装置区的第一抗反应层上，以及沉积第二抗反应层于第二功函数层上。方法亦包括沉积填充材料于第一装置区与第二装置区上，第一栅极堆叠形成第一临界电压的第一晶体管，而第二栅极堆叠形成第二临界电压的第二晶体管。
另一实施例的半导体装置包括第一栅极堆叠，位于第一半导体鳍状物上，且第一栅极堆叠包括第一功函数金属，以及直接位于第一功函数金属上的第一抗反应层。装置亦包括第二栅极堆叠，位于第二半导体鳍状物上，且第二栅极堆叠包括第一功函数金属、直接位于第一功函数金属上的第一抗反应层、第二功函数金属、与直接位于第二功函数金属上的第二抗反应层。第一栅极堆叠具有第一临界电压，第二栅极堆叠具有第二临界电压，且第一临界电压与第二临界电压不同。
附图说明
图1为一些实施例中，形成半导体鳍状物的透视图。
图2为一些实施例中，形成源极/漏极区的附图，
图3为一些实施例中，形成栅极堆叠材料的附图。
图4为一些实施例中，提供额外抗反应层的工艺。
图5为一些实施例中，提供额外栅极堆叠材料的工艺。
图6为一些实施例中，提供第二抗反应层的工艺。
图7为一些实施例中，沉积粘着层与填充材料的附图。
图8为一些实施例中，平坦化工艺的附图。
图9为一些实施例中，形成盖层的附图。
附图标记如下：
H1,H2,H3:高度
T1,T2,T3,T4,T5,T6,T7,T8:厚度
W1,W2,W3:宽度
3-3':剖线
100:半导体装置
101:基板
103:第一沟槽
105:第一隔离区
107:鳍状物
109:虚置栅极介电层
111:虚置栅极
113:第一间隔物
115:堆叠
150:源极/漏极区
153:层间介电层
202:第一区
204:第二区
206:第三区
301:界面层
303:第一介电材料
305:第一金属材料
307:第一金属功函数层
309:第一抗反应层
401:第一光刻胶
409:第二抗反应层
501:第二光刻胶
507:第二金属功函数层
601:第一n型金属功函数层
609:第三抗反应层
703:粘着层
705:填充材料
901:盖层
902:第一栅极堆叠
903:第一晶体管
904:第二栅极堆叠
905:第二晶体管
906:第三栅极堆叠
907:第三晶体管
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或例子可实施本发明实施例的不同结构。特定构件与排列的实施例是用以简化本公开而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本发明的多种实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“下侧”、“上方”、“上侧”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
实施例将搭配5nm或3nm技术节点所用的含有多个临界电压的鳍状场效晶体管装置的具体例子说明。然而实施例不限于此处提供的例子，其概念亦可实施于广泛的实施例。
本发明实施例能达到不同晶体管装置所用的不同临界电压。临界电压取决于栅极中的金属功函数层的功函数。随着装置尺寸减少，形成金属功函数层的可用空间减少。然而减少金属功函数层的厚度会负面影响金属功函数层的功函数。随着金属功函数层厚度的减少，金属功函数层的氧化比例增加而减少能带边缘效能。实施例提供一或多个抗反应薄层或抗氧化薄层于金属功函数层上，以消除或减少金属功函数层的氧化。采用抗反应层可允许金属功函数层的厚度减少，因此抗反应层与金属功函数层的总厚度小于单用金属功函数层的厚度且具有类似的能带边缘效能。通过薄化金属功函数层并维持能带边缘效能，抗反应层能调整相同基板上的不同晶体管所用的临界电压，并可让后续沉积金属填充层所用的宽度较大。这可增进形成金属填充层所用的关键尺寸的工艺容许范围。
图1为半导体装置100如鳍状场效晶体管装置的透视图。在一实施例中，半导体装置100包括基板101与第一沟槽103。基板101可为硅基板，但亦可采用其他基板如绝缘层上半导体基板、应变的绝缘层上半导体或绝缘层上硅锗。基板101可为p型半导体，但其他实施例的基板101可为n型半导体。
形成第一隔离区105的初始步骤可为形成第一沟槽103。第一沟槽103的形成方法可采用掩模层(未图示于图1)以及合适的蚀刻工艺。举例来说，掩模层可为化学气相沉积所形成的含氮化硅的硬掩模，但亦可采用其他工艺如等离子体辅助化学气相沉积或低压化学气相沉积所形成的其他材料如氧化物、氮氧化物、碳化硅、上述的组合或类似物，甚至是形成氧化硅之后氮化的产物。一旦形成掩模层，即可由合适的光刻工艺图案化掩模层，以露出基板101将移除以形成第一沟槽103的部分。
然而本技术领域中技术人员应理解形成掩模层的上述工艺与材料，并非保护基板101的部分并露出基板101的其他部分以形成第一沟槽103的唯一方法。可采用任何合适工艺如图案化与显影光刻胶，露出基板101将移除以形成第一沟槽103的部分。所有这些方法完全包含于本发明实施例的范畴中。
一旦形成与图案化掩模层，即形成第一沟槽103于基板101中。可由合适工艺如反应性离子蚀刻移除露出的基板101，以形成第一沟槽103于基板101中，但亦可采用任何合适工艺。在一实施例中，第一沟槽103自基板101的表面的深度小于约
Figure BDA0003001130180000051
比如约
Figure BDA0003001130180000052
然而本技术领域中技术人员应理解形成第一沟槽103的上述工艺仅为可能的工艺之一，而非唯一实施例。相反地，可采用任何合适工艺形成第一沟槽103，包括采用任何数目的掩模与移除步骤。
举例来说，可采用一或多道光刻工艺图案化鳍状物，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，且保留的间隔物可用于图案化鳍状物。
除了形成第一沟槽103，掩模与蚀刻工艺可自基板101维持未移除的这些部分额外形成鳍状物107。为了方便显示，鳍状物107与基板101隔有虚线，但两者之间可或可不存在物理分隔。这些鳍状物107可用于形成多栅极鳍状场效晶体管的通道区。虽然图1只显示三个鳍状物107自基板101形成，但可采用任何数目的鳍状物107。
鳍状物107在基板101的表面的宽度可介于约5nm至约80nm之间，比如约30nm。此外，鳍状物107彼此分开的距离可介于约10nm至约100nm之间，比如约50nm。以此方式分隔鳍状物107，可使鳍状物107各自形成分开的通道区，但仍近到足以共用共同栅极(如下述)。
一旦形成第一沟槽103与鳍状物107，即可将介电材料填入第一沟槽103，并使第一沟槽103中的介电材料凹陷以形成第一隔离区105。介电材料可为氧化物材料、高密度店将氧化物或类似物。在视情况清洁与衬垫第一沟槽103之后可形成介电材料，其形成方法可采用化学气相沉积法(如高深宽比工艺)、高密度等离子体化学气相沉积法或本技术领域已知的其他合适形成方法。
可将介电材料超填第一沟槽103与基板101，接着以合适工艺如化学机械研磨、蚀刻、上述的组合或类似方法移除第一沟槽103与鳍状物107之外的多余材料。在一实施例中，移除工艺可移除鳍状物107上的任何介电材料，使移除介电材料的方法露出鳍状物107的表面以进行后续工艺步骤。
一旦将介电材料填入第一沟槽103，即可使介电材料凹陷以远离鳍状物107的表面。可进行凹陷步骤以露出与鳍状物107的上表面相邻的鳍状物107的侧壁的至少一部分。使介电材料凹陷的方法可采用湿蚀刻，比如将鳍状物107的上表面浸入蚀刻剂如氢氟酸，但亦可采用其他蚀刻剂如氢气，或采用其他方法如反应性离子蚀刻、采用蚀刻剂如氨与三氟化氮的干蚀刻、化学氧化物蚀刻或干式化学清洁。介电材料自鳍状物107的表面凹陷的距离可介于约
Figure BDA0003001130180000061
至约
Figure BDA0003001130180000062
之间，比如约
Figure BDA0003001130180000063
此外，凹陷步骤亦可移除鳍状物107上的任何残留介电材料，以确保露出鳍状物107以用于后续工艺。
然而本技术领域中技术人员应理解，上述步骤仅为将介电材料填入凹陷的整体工艺流程的部分。举例来说，亦可采用衬垫步骤、清洁步骤、退火步骤、填隙步骤、上述的组合、与类似步骤以形成第一沟槽103并将介电材料填入第一沟槽103。所有这些可能的工艺步骤完全包含于本发明实施例的范畴中。
在形成第一隔离区105之后，可形成虚置栅极介电层109、栅极介电层109上的虚置栅极111、与第一间隔物113于每一鳍状物107上。在一实施例中，虚置栅极介电层109的形成方法可为热氧化、化学气相沉积、溅镀或本技术领域已知形成栅极介电层所用的任何其他方法。依据栅极介电层的形成技术，虚置栅极介电层109在鳍状物107的顶部上的厚度，与栅极介电层109在鳍状物107的侧壁上的厚度可不同。
虚置栅极介电层109包含的材料可为氧化硅或氮氧化硅，其厚度可为约
Figure BDA0003001130180000071
至约
Figure BDA0003001130180000072
比如约
Figure BDA0003001130180000073
虚置栅极介电层109的组成可为高介电常数(介电常数大于约5)的材料如氧化镧、氧化铝、氧化铪、氮氧化铪、氧化锆或上述的组合，且其有效氧化物厚度为约
Figure BDA0003001130180000074
至约
Figure BDA0003001130180000075
比如小于或等于约
Figure BDA0003001130180000076
此外，可采用氧化硅、氮氧化硅及/或高介电常数材料的任何组合作为虚置栅极介电层109。
虚置栅极111可包含导电或非导电材料，其可为多晶硅、钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合或类似方法。虚置栅极111的沉积方法可为化学气相沉积、溅镀沉积或本技术领域已知用于沉积导电材料的其他技术。虚置栅极111的厚度可为约
Figure BDA0003001130180000077
至约
Figure BDA0003001130180000078
虚置栅极111可具有不平坦的上表面，且可在图案化虚置栅极111或蚀刻栅极之前平坦化虚置栅极111的上表面。此时可或可不将离子导入虚置栅极111。举例来说，导入离子的方法可为离子注入技术。
一旦形成虚置栅极介电层109与虚置栅极111，即可图案化上述两者以形成一系列的堆叠115于鳍状物107上。堆叠115可定义多个通道区于虚置栅极介电层109之下的鳍状物107的每一侧上。堆叠115的形成方法可为沉积与图案化栅极掩模(未图示)于虚置栅极111上，比如采用本技术领域已知的沉积与光刻技术。栅极掩模可结合一般常用的掩模材料与牺牲材料，比如但不限于氧化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅及/或氮化硅，且其沉积厚度可介于约
Figure BDA0003001130180000079
至约
Figure BDA00030011301800000710
之间。可采用干蚀刻工艺蚀刻虚置栅极111与虚置栅极介电层109，以形成图案化的堆叠115。
一旦图案化堆叠115，即可形成第一间隔物113。第一间隔物113可形成于堆叠115的两侧上。第一间隔物113的形成方法通常为毯覆性沉积间隔物层(未图示于图1)于之前形成的结构上。间隔物层可包含氮化硅、氮氧化物、碳化硅、氮氧化硅、碳氮氧化硅、碳氧化硅、氧化物或类似物，且其形成方法可采用化学气相沉积、等离子体辅助化学气相沉积、溅镀或本技术领域已知用于形成此层的其他方法。间隔物层的材料与第一隔离区105的介电材料可采用相同材料，或不同蚀刻特性的不同材料。接着可图案化间隔物层，比如由一或多道蚀刻自结构的水平表面移除间隔物层，以形成第一间隔物113。
在一实施例中，第一间隔物113的厚度介于约
Figure BDA0003001130180000081
至约
Figure BDA0003001130180000082
之间。此外，一旦形成第一间隔物113，则与一堆叠115相邻的第一间隔物113以及与另一堆叠115相邻的第一间隔物113分开的距离介于约5nm至约200nm之间，比如约20nm。然而可采用任何合适的厚度与距离。
图2显示自堆叠115与第一间隔物113未保护的区域移除鳍状物107，并再成长源极/漏极区150。自堆叠115与第一间隔物113未保护的区域移除鳍状物107的方法可为反应性离子蚀刻，其采用堆叠115与第一间隔物113作为硬掩模。此外亦可采用任何其他合适的移除工艺。可持续移除直到鳍状物107与第一隔离区105的表面齐平(如图所示)，或低于第一隔离区105的表面。
一旦移除鳍状物107的这些部分，可放置并图案化硬掩模(未图示)，使其覆盖虚置栅极111以避免成长，并可再成长虚置栅极111以接触每一鳍状物107。在一实施例中，可再成长源极/漏极区150。在一些实施例中，可再成长源极/漏极区150以形成应力体，其可施加应力至堆叠115之下的鳍状物107的通道区。在一实施例中，鳍状物107包含硅而鳍状场效晶体管为p型装置，而源极/漏极区150可为选择性外延工艺再成长的材料如硅，或晶格常数与通道区不同的材料如硅锗。外延成长工艺可采用前驱物如硅烷、二氯硅烷、锗烷或类似物，且工艺可持续约5分钟至约120分钟，比如约30分钟。
在一实施例中，源极/漏极区150的厚度可介于约
Figure BDA0003001130180000083
至约
Figure BDA0003001130180000084
之间，且在第一隔离区105上的高度介于约
Figure BDA0003001130180000085
至约
Figure BDA0003001130180000086
之间，比如约
Figure BDA0003001130180000087
在此实施例中，源极/漏极区150高于第一隔离区105的上表面的高度介于约5nm至约250nm之间，比如约100nm。然而可采用任何合适高度。
一旦形成源极/漏极区150，即可注入合适掺杂至鳍状物107中的源极/漏极区150中。举例来说，可注入p型掺杂如硼、镓、铟或类似物以形成p型金属氧化物半导体装置。在其他实施例中，可注入n型掺杂如磷、砷、锑或类似物以形成n型金属氧化物半导体装置。可采用堆叠115与第一间隔物113作为掩模，并注入这些掺杂。值得注意的是，本技术领域中技术人员应理解可采用其他工艺、步骤或类似方法注入掺杂。举例来说，本技术领域中技术人员应理解可采用多种间隔物与衬垫层的组合进行多道注入，以形成适用于特定目的的特定形状或特性的源极/漏极区。可采用这些工艺以注入掺杂，且上述内容并非用以局限这些实施例至上述步骤。
此外，这时移除在形成源极/漏极区150时覆盖虚置栅极111的硬掩模。在一实施例中，硬掩模的移除方法可采用湿蚀刻工艺或干蚀刻工艺，其对硬掩模的材料具有选择性。然而可采用任何合适的移除工艺。
如图2所示，亦形成层间介电层153(在图2中以虚线表示，以更清楚显示下方结构)于堆叠115与源极/漏极区150上。层间介电层153的材料可包含硼磷硅酸盐玻璃，但亦可采用任何合适的介电层。层间介电层153的形成工艺可为等离子体辅助化学气相沉积，但亦可改用其他工艺如低压化学气相沉积。层间介电层153的厚度可介于约
Figure BDA0003001130180000091
至约
Figure BDA0003001130180000092
之间。一旦形成层间介电层153，即可平坦化层间介电层153与第一间隔物113，且平坦化工艺可采用化学机械研磨工艺，但亦可采用其他合适工艺。
图3为沿着图2的剖线3-3'的剖视图，以利显示移除虚置栅极111与虚置栅极介电层109的材料并置换为第一栅极堆叠902的多层(未显示于图3但显示于图9)。虽然图9的第一栅极堆叠902位于基板101的第一区202中，其亦可位于基板101的第二区204中(以用于第二栅极堆叠904)与第三区206中(以用于第三栅极堆叠906)。第一区202、第二区204、与第三区206用于说明多种实施例。这些实施例可结合或或改为其他变化，其均属于本发明实施例的范畴。
在采用第一区202、第二区204、与第三区206的实施例中，第一栅极堆叠902可为具有第一临界电压Vt1的第一晶体管903(见图9，比如第一n型金属氧化物半导体或p型金属氧化物半导体的鳍状场效晶体管)所用的栅极堆叠，而第二栅极堆叠904可为具有第二临界电压Vt2的第二晶体管905(见图9，比如第二n型金属氧化物半导体或p型金属氧化物半导体的鳍状场效晶体管)所用的栅极堆叠，且第一临界电压Vt1与第二临界电压Vt2不同。此外，第三栅极堆叠906可为具有第三临界电压Vt3的第三晶体管907(见图9，比如第三n型金属氧化物半导体或p型金属氧化物半导体的鳍状场效晶体管)所用的栅极堆叠。然而，可采用任何合适装置。
在一实施例中，虚置栅极111与虚置栅极介电层109的移除方法可采用一或多道湿蚀刻工艺或干蚀刻工艺，其采用的蚀刻剂对虚置栅极111与虚置栅极介电层109的材料具有选择性。然而可采用任何合适的移除工艺。
一旦移除虚置栅极111与虚置栅极介电层109，可沉积一系列的层状物以开始形成第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的工艺。在一实施例中，一系列的层状物可包含界面层301、第一介电材料303、第一金属材料305、第一金属功函数层307、与第一抗反应层309。
在形成第一介电材料303之前，可视情况形成界面层301。在一实施例中，界面层301的材料可为氧化硅，其形成工艺可为原位蒸气产生工艺。在另一实施例中，界面层301可为高介电常数的材料如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化镧、氧化锆、氧化钽、上述的组合或类似物，其顺应性沉积的厚度T1介于约
Figure BDA0003001130180000101
至约
Figure BDA0003001130180000102
之间，比如约
Figure BDA0003001130180000103
然而可采用任何合适材料或形成工艺。
一旦形成界面层301，可形成第一介电材料303作为界面层301上的盖层。在一实施例中，第一介电材料303为高介电常数的材料如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化镧、氧化锆、氧化钽、上述的组合或类似物，且其沉积工艺可为原子层沉积、化学气相沉积或类似工艺。第一介电材料303的厚度T2介于约
Figure BDA0003001130180000104
至
Figure BDA0003001130180000105
之间，但可采用任何合适的材料与厚度。
第一金属材料305可与第一介电材料303相邻以作为阻挡层，且其组成可为金属材料如氮化钽、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钌、钼、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、上述的组合或类似物。第一金属材料305的沉积工艺可为原子层沉积、化学气相沉积、溅镀或类似方法，且其厚度T3可介于约
Figure BDA0003001130180000106
至约
Figure BDA0003001130180000107
之间，但亦可采用任何合适的沉积工艺或厚度。
可形成第一金属功函数层307以与第一金属材料305相邻。在具体实施例中，第一金属功函数层307为p型金属时，第一金属功函数层307的材料可为氮化物为主的材料如氮化钛、氮化钛硅、氮化钨、碳氮化钨或氮化钼。第一金属功函数层307的p型金属材料亦可为金属层如钨、钼、金、铂、钯、上述的组合的合金或类似物。在其他具体实施例中，当第一金属功函数层307为n型金属层时，第一金属功函数层的材料可为铝为主的材料(如氮化钛铝、氮化钽铝或类似物)或硅化物(如钛硅化物、钽硅化物或类似物)。然而可采用任何合适材料。此外，第一金属功函数层307的沉积工艺可采用原子层沉积、化学气相沉积、溅镀或类似方法，且沉积的厚度T4可介于约
Figure BDA0003001130180000111
至约
Figure BDA0003001130180000112
之间，比如介于约
Figure BDA0003001130180000113
至
Figure BDA0003001130180000114
之间，但亦可采用任何合适的沉积工艺或厚度。
第一抗反应层309可与第一金属功函数层307相邻，且可保护第一金属功函数层307免于氧化。第一抗反应层309的材料可与第一金属功函数层307的材料不同。在一些实施例中，第一抗反应层309的材料可包含氮化物(如氮化钛或碳氮化钨)、硅化物(如硅、氮化硅或氮化钛硅)、金属(如钴或钨)或上述的多层(如氮化钛/硅、氮化钛/硅/氮化钛、碳氮化钨/氮化硅或任何上述单层的其他组合)。然而可采用任何合适材料。第一抗反应层309的形成方法可采用沉积工艺如原子层沉积、化学气相沉积、溅镀或类似方法，其沉积的厚度T5介于约
Figure BDA0003001130180000115
至约
Figure BDA0003001130180000116
之间，比如介于约
Figure BDA0003001130180000117
至
Figure BDA0003001130180000118
之间，但亦可采用任何合适的沉积工艺或厚度。第一抗反应层309的厚度T5可为第一金属功函数层307的厚度T4的10％至50％。此比例可节省空间，且仍有效避免或减少第一金属功函数层307氧化。在采用硅化物时可沉积并退火硅，以与第一金属功函数层307或第一抗反应层309的第一层反应形成硅化物。在采用多层的第一抗反应层309时，第二层及/或第三层可减少第一金属功函数层307的氧化量，以进一步增进第一金属功函数层307的能带边缘效能。
在一些实施例中，可在形成第一金属功函数层307之后原位形成第一抗反应层309，而不移动形成的中间装置。因此第一抗反应层309可形成于第一金属功函数层307上，而不使工具或设备如工艺腔室破真空。在其他实施例中，形成的中间装置可移动至相同工具中的另一工艺腔室而不破真空。由于维持真空，可消除或明显减少第一金属功函数层307的氧化。
在一些实施例中，第一金属功函数层307不产生氧化。在其他实施例中，第一金属功函数层307的氧化量减少。在这些实施例中，采用单层的第一抗反应层309，而第一抗反应层309之下的第一金属功函数层307的氧化厚度可介于约1nm至约3nm之间。采用多层的第一抗反应层309时，第一金属功函数层307的氧化厚度可介于约0.5nm至约1.5nm之间。在破真空而重新导入氧气时，抗反应层不易氧化而不会明显氧化。
采用第一抗反应层309而非较厚的金属功函数层的好处之一，第一抗反应层309具有有效的能带边缘效能以用于调整较薄的功函数层的临界电压，使后续沉积金属填充层所用的空间较大。举例来说，一些实施例的厚度T4与厚度T5的总和，可为具有相同或类似能带边缘效能但无第一抗反应层309的相同材料的金属功函数层的厚度的50％至80％。
在图3所示的实施例中，第一区202、第二区204及第三区的每一者所用的第一抗反应层309具有相同结构，比如单层结构。在之后的工艺中，可形成第一抗反应层309的第二层或第三层于第二区204中的第一层上，以选择性改善第二区204中的能带边缘效能，进而提供第一区202与第二区204之间的差异，使第二临界电压Vt2与第一临界电压Vt1(及第三临界电压Vt3)不同，如下详述。
如图4所示，沉积额外的第二抗反应层409以与第二区204中的第一抗反应层309结合。额外的第二抗反应层409可与第一抗反应层309有效结合，以进一步改善第二区204中的能带边缘效能。在一实施例中，形成额外的第二抗反应层409的方法可先将第一光刻胶401置于第一区202、第二区204、与第三区206上。一旦放置第一光刻胶401，即可图案化第一光刻胶401以露出第二区204而不露出第一区202与第三区206。图案化的方法可由图案化的能量曝光第一光刻胶401，以调整第一光刻胶401的物理特性，接着施加显影剂以移除第二区204上的第一光刻胶401的部分，并保留第一光刻胶401的部分以保护第一区202与第三区206。
一旦第二区204中露出第一抗反应层309，即可沉积厚度T6的额外的第二抗反应层409于第二区204中，其采用的材料与工艺与图3的第一抗反应层309的上述材料与工艺类似。在一实施例中，移除第一光刻胶401的工艺可采用灰化，其增加第一光刻胶401的温度直到第一光刻胶401热分解而可移除。然而可采用任何其他合适工艺移除第一光刻胶401。在一些实施例中，可保留第一光刻胶401。
应理解的是可重复形成光刻胶、图案化光刻胶、与沉积层状物或自露出区域移除层状物，以客制化第一区202、第二区204、与第三区206的每一者所用的功函数金属与抗反应层。在一些区域中可采用第一抗反应层309，而其他区域中可省略第一抗反应层309。在一些区域中，可采用多种功函数金属，且每一种功函数金属可视情况具有相关的抗反应层。举例来说，图5显示在第三区206中采用的第二功函数金属。
如图5所示，沉积第二金属功函数层507于第三区206中。在一实施例中，形成第二金属功函数层507的方法可先放置第二光刻胶501于第一区202、第二区204、与第三区206上。一旦放置第二光刻胶501，即可图案化第二光刻胶501以露出第三区206而不露出第一区202与第二区204。可由图案化能量源照射第二光刻胶501进行图案化，以调整第二光刻胶501的物理特性。接着施加显影剂以移除第三区206上的第二光刻胶501的部分，并保留第二光刻胶501以保护第一区202与第二区204。
一旦第三区206中露出第一抗反应层309，可沉积第二金属功函数层507于第三区206中，且其沉积的材料与工艺可与图3的第一金属功函数层307的上述材料与工艺类似。第二功函数层507的厚度T7可介于约
Figure BDA0003001130180000131
至约
Figure BDA0003001130180000132
之间，旦可采用其他厚度。
如图6所示，一旦沉积第二金属功函数层507于第三区206中，即可沉积第三抗反应层609于第二金属功函数层507上。第三抗反应层609的沉积工艺与材料可与前述第一抗反应层309的上述沉积工艺与材料类似，且第三抗反设层609的厚度T8介于约
Figure BDA0003001130180000133
至约
Figure BDA0003001130180000134
之间，但亦可采用任何合适的沉积工艺或厚度。第二金属功函数层507与第三抗反应层609可用于使第三区206中的第三临界电压Vt3不同于第一区202中的第一临界电压Vt1与第二区204中的第二临界电压Vt2。
如图7所示，可移除第二光刻胶501(与第一光刻胶401，若未完全移除)，且移除工艺可为灰化，其可与灰化第一光刻胶401的上述内容类似。然而可采用任何其他合适工艺以移除第二光刻胶501。
如图7所示，沉积粘着层703与填充材料705。一旦形成第一n型金属功函数层601，即可形成粘着层703以助粘着上方的填充材料705与下方的第一n型金属功函数层601，并提供形成填充材料705所用的成核层。在一实施例中，粘着层703的材料可为氮化钛或与第一金属功函数层307类似的材料，且其形成方法可为类似工艺如原子层沉积，而沉积厚度介于约
Figure BDA0003001130180000141
至约
Figure BDA0003001130180000142
之间，比如约
Figure BDA0003001130180000143
然而可采用任何合适材料与工艺。
一旦形成粘着层703，可沉积填充材料705以填入采用粘着层703的开口的其余部分。然而采用第一抗反应层309时，则须采用薄层的金属功函数层以调整所需的临界电压，且之后将沉积填充材料的宽度维持大于其他方式的宽度。举例来说，第一区202中沉积粘着层703之后的开口的保留部分的宽度W1介于约
Figure BDA0003001130180000144
至约
Figure BDA0003001130180000145
之间，比如约
Figure BDA0003001130180000146
类似地，第二区204中沉积粘着层703之后的开口的保留部分的宽度W2介于约
Figure BDA0003001130180000147
至约
Figure BDA0003001130180000148
之间，比如约
Figure BDA0003001130180000149
在第三区206中，沉积粘着层703之后的开口的保留部分的宽度W3介于约
Figure BDA00030011301800001410
至约
Figure BDA00030011301800001411
之间，比如约
Figure BDA00030011301800001412
此外，由于第一区202、第二区204、与第三区206的每一者中的层状物数目不同，在沉积填充材料705时的开口可各自具有不同高度。举例来说，沉积粘着层703之后的第一区202中的开口的其余部分的高度H1可介于约60nm至约150nm之间，比如约80nm。类似地，在沉积粘着层703之后的第二区204中的开口的其余部分的高度H2可介于约60nm至约150nm之间，比如介于约70nm至约90nm之间。在第三区206中，沉积粘着层703之后的开口的其余部分的高度H3可介于约60nm至约130nm之间，比如介于约70nm至约90nm之间。
在一实施例中，填充材料705的材料可为钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合或类似物，且其形成方法可采用沉积工艺如电镀、化学气相沉积、原子层沉积、物理气相沉积、上述的组合或类似方法。此外，填充材料705的沉积厚度可介于约
Figure BDA00030011301800001413
至约
Figure BDA00030011301800001414
之间，比如介于约
Figure BDA00030011301800001415
至约
Figure BDA00030011301800001416
之间。然而可采用任何合适材料与厚度。
然而采用此处所述的实施例，每一开口的深宽比(如深度与宽度的比例)可维持低到不阻碍沉积填充材料705。具体而言，若深宽比过大，沉积填充材料705的工艺会形成空洞于填充材料705中，而空洞在制造或操作时会造成不想要的复杂度。然而采用较薄的第一抗反应层309搭配第一金属功函数层307以调整多种栅极堆叠时，可维持较低深宽比，造成空洞形成的可能性与其负面效果降低。
如图8所示，在沉积填充材料705以超填开口之后，可平坦化第一区202、第二区204、与第三区206的每一开口中的材料。在一实施例中，可平坦化材料以与第一间隔物113的上表面齐平，且平坦化方法可采用化学机械研磨工艺，但亦可采用任何合适工艺如研磨或蚀刻。值得注意的是为了方便，图8及9未显示粘着层703。
图9显示一些实施例中，形成并平坦化第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的材料之后，第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的材料的垂直部分可凹陷并覆盖盖层901。在一实施例中，使第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的材料凹陷的方法可采用湿蚀刻工艺或干蚀刻工艺，其采用的蚀刻剂对第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的材料具有选择性。在一实施例中，第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906的凹陷距离可介于约5nm至约150nm之间，比如约120nm。然而可采用任何合适工艺与距离。在其他实施例中，第一栅极堆叠902、第二栅极堆叠904、与第三栅极堆叠906未凹陷，比如填充材料705为薄层时。
在第一栅极堆叠902、第二栅极堆叠904。与第三栅极堆叠906凹陷的实施例中，上述堆叠凹陷之后可沉积盖层901并平坦化盖层901与第一间隔物113。在一实施例中，盖层901的材料可为氮化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅、上述的组合或类似物，且其沉积工艺可为原子层沉积、化学气相沉积、溅镀或类似工艺。盖层901的沉积厚度可介于约
Figure BDA0003001130180000151
至约
Figure BDA0003001130180000152
之间。接着可采用平坦化工艺如化学机械研磨平坦化盖层901，使盖层901与第一间隔物113齐平。
采用此处所述的实施例，多个实施例可具有分开调整的临界电压而不需减少多种制造工艺的容许范围。举例来说，第一区202中的第一晶体管903可具有第一栅极堆叠902，其包含界面层301、第一介电材料303、第一金属材料305、第一金属功函数层307、第一抗反应层309、粘着层703、与填充材料705。如此一来，对第一p型金属氧化物半导体装置或n型金属氧化物半导体装置而言，第一晶体管903可具有第一临界电压Vt1。
类似地，第二区204中的第二晶体管905可具有第二栅极堆叠904，其包括界面层301、第一介电材料303、第一金属材料305、第一金属功函数层307、第一抗反应层309、额外的第二抗反应层409、粘着层703、与填充材料705。如此一来，对第二p型金属氧化物半导体装置或n型金属氧化物半导体装置而言，第二晶体管905可具有第二临界电压Vt2。
此外，第三区206中的第三晶体管907可具有第三栅极堆叠906，其包括界面层301、第一介电材料303、第一金属材料305、第一金属功函数层307、第一抗反应层309、第二金属功函数层507、第三抗反应层609、粘着层703、与填充材料705。如此一来，对第三p型金属氧化物半导体装置或n型金属氧化物半导体装置而言，第三晶体管907可具有第三临界电压Vt3。
第一临界电压Vt1、第二临界电压Vt2、与第三临界电压Vt3的每一者彼此不同，且彼此具有电压差距。第一临界电压Vt1取决于第一栅极堆叠902的材料与材料厚度，包括第一金属功函数层307与第一抗反应层309的组合。第二临界电压Vt2与第一临界电压Vt1不同，因为含有额外的第二抗反应层409。第二临界电压Vt2比第一临界电压Vt1高出约0.1V至约0.4V。换言之，Vt2＝Vt1+Vtdiff1，其中Vtdiff1介于约0.1V至约0.4V之间。第三临界电压Vt3与第二临界电压Vt2不同，因为第三栅极堆叠906中进一步含有第一抗反应层309。第三临界电压Vt2比第二临界电压Vt2高出约0.1V至约0.4V。换言之，Vt3＝Vt2+Vtdiff2，其中Vtdiff2介于约0.1V至约0.4V之间。此外，第三临界电压Vt3亦可表示为Vt3＝Vt1+Vtdiff1+Vtdiff2。
采用此处所述的实施例，可实施多种不同材料与抗反应薄层以调整装置的临界电压。采用功函数金属搭配抗反应薄层，可减少功函数金属氧化以增加能带边缘效能与临界电压稳定性。与此同时，较薄的功函数金属层与抗反应薄层的组合可减少整体厚度，且与不具有抗反应层的功函数层具有相同或类似的能带隙性质。如此一来，可减少层状物的总厚度，并增加较低成本的后续层状物的填隙工艺容许范围。减少厚度亦可达较佳的临界电压稳定性，比如形成较少空洞且可将金属栅极完全填入开口。如此一来，可在更狭小的关键尺寸(如5nm与3nm的技术节点)调整多个临界电压，而不牺牲n型及/或p型图案化与金属栅极填隙的工艺容许范围。
一实施例的半导体装置的形成方法移除虚置栅极与虚置栅极介电层以形成凹陷于相邻的多个栅极间隔物之间。沉积栅极介电层于凹陷中，并沉积阻挡层于栅极介电层上。沉积第一功函数层于阻挡层上。形成第一抗反应层于第一功函数层上，第一抗反应层减少第一功函数层的氧化，且第一抗反应层与第一功函数层包含的材料不同。沉积填充材料于第一抗反应层上。
在一些实施例中，第一功函数层包括p型金属材料，其包括氮化钛、氮化钛硅、氮化钨、碳氮化钨、氮化钼、钨、钼、金、铂或钯。
在一些实施例中，第一功函数层包括n型金属材料，其包括氮化钛铝、氮化钽铝、钛硅化物或钽硅化物。
在一些实施例中，第一抗反应层包括氮化钛、碳氮化钨、硅、氮化硅、氮化钛硅、钴或钨，其中第一抗反应层的材料组成与第一功函数层的材料组成不同。
在一些实施例中，第一抗反应层包括多层结构，其包括两或三层的至少两者的氮化钛、硅、碳氮化钨或氮化硅。
在一些实施例中，方法还包括：在沉积填充材料之前，沉积第二功函数层于第一抗反应层上；以及沉积粘着层于第二功函数层上。
在一些实施例中，方法还包括：在沉积粘着层之前，沉积第二抗反应层于第二功函数层上。
在一些实施例中，第一功函数层的第一厚度介于
Figure BDA0003001130180000171
至
Figure BDA0003001130180000172
之间，而第一抗反应层的第二厚度介于
Figure BDA0003001130180000173
至
Figure BDA0003001130180000174
之间。
在一些实施例中，方法还包括：在真空中沉积第一功函数层；以及在真空中形成第一抗反应层，其中沉积第一功函数层的工艺与形成第一抗反应层的工艺之间维持真空。
另一实施例的半导体装置的形成方法包括形成第一栅极堆叠的第一栅极材料于第一装置区中，并形成第二栅极堆叠的第二栅极材料于第二装置区中，其中形成第一栅极材料与第二栅极材料的步骤包括：沉积栅极介电层于第一装置区与第二装置区上；沉积阻挡层于栅极介电层上；沉积第一功函数层于阻挡层上；以及形成第一抗反应层于第一功函数层上的第一装置区与第二装置区上。第一抗反应层包括一或多层的氮化钛、碳氮化钨、硅化物、氮化硅、氮化钛硅、钴或钨。方法还包括掩模第一装置区，并形成第二栅极堆叠的额外第二栅极材料于第二装置区中。形成额外第二栅极材料的步骤包括：沉积第二功函数层于第二装置区的第一抗反应层上，以及沉积第二抗反应层于第二功函数层上。方法亦包括沉积填充材料于第一装置区与第二装置区上，第一栅极堆叠形成第一临界电压的第一晶体管，而第二栅极堆叠形成第二临界电压的第二晶体管。
在一些实施例中，形成第一抗反应层的步骤包括：沉积第一材料层，且第一材料层包括氮化钛或碳氮化钨；沉积第二材料层，且第二材料层包括硅；以及退火第一抗反应层使第二材料层的硅与第一材料层反应形成硅化物。
在一些实施例中，阻挡层包括氮化钽。
在一些实施例中，方法还包括在沉积填充材料之前，沉积粘着层于第一装置区与第二装置区上。
在一些实施例中，第一抗反应层的厚度为第一功函数层的厚度的50％至80％。
另一实施例的半导体装置包括第一栅极堆叠，位于第一半导体鳍状物上，且第一栅极堆叠包括第一功函数金属，以及直接位于第一功函数金属上的第一抗反应层。装置亦包括第二栅极堆叠，位于第二半导体鳍状物上，且第二栅极堆叠包括第一功函数金属、直接位于第一功函数金属上的第一抗反应层、第二功函数金属、与直接位于第二功函数金属上的第二抗反应层。第一栅极堆叠具有第一临界电压，第二栅极堆叠具有第二临界电压，且第一临界电压与第二临界电压不同。
在一些实施例中，第一功函数金属包括氮化钛、氮化钛硅、氮化钨、碳氮化钨、氮化钼、钨、钼、金、铂或钯。
在一些实施例中，第一功函数金属包括氮化钛铝、氮化钽铝、钛硅化物或钽硅化物。
在一些实施例中，第一抗反应层包括氮化钛、碳氮化钨、硅、氮化硅、氮化钛硅、钴或钨，其中第一抗反应层的材料组成与第一功函数金属的材料组成不同。
在一些实施例中，第一栅极堆叠还包括粘着层以及粘着层上的导电填充层，且其中第二栅极堆叠还包括粘着层以及粘着层上的导电填充层，其中导电填充层不含空洞。
在一些实施例中，第一抗反应层的厚度为第一功函数金属的厚度的50％至80％。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换或更动。

Claims (1)

1.一种半导体装置的形成方法，包括：
移除一虚置栅极与一虚置栅极介电层以形成一凹陷于相邻的多个栅极间隔物之间；
沉积一栅极介电层于该凹陷中；
沉积一阻挡层于该栅极介电层上；
沉积一第一功函数层于该阻挡层上；
形成一第一抗反应层于该第一功函数层上，该第一抗反应层减少该第一功函数层的氧化，且该第一抗反应层与该第一功函数层包含的材料不同；以及
沉积一填充材料于该第一抗反应层上。
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