CN112420611A - 半导体装置的形成方法 - Google Patents

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gate
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吴仲强
锺鸿钦
李显铭
陈建豪
苏庆煌
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开实施例提供一种半导体装置的形成方法。在栅极置换工艺中，移除与置换个别栅极堆叠的每一个中的不同材料，可调整个别半导体装置的临界电压。移除与置换步骤有助于保持填充材料所用的整体工艺容许范围大到足以完整填充。

Description

半导体装置的形成方法
技术领域
本公开实施例涉及半导体装置，尤其涉及调整个别半导体装置的临界电压的方法。
背景技术
半导体装置用于多种电子应用如个人电脑、手机、数字相机与其他电子设备。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层与半导体层的材料于半导体基板上，并采用光刻图案化多种材料层以形成电子构件与单元于基板上。
半导体产业持续缩小最小结构尺寸以改善多种电子构件(如晶体管、二极管、电阻、电容或类似物)的集成密度，以让更多构件整合至给定面积中。然而随着最小结构尺寸缩小，需要解决额外产生的问题。
发明内容
本公开实施例的目的在于提供一种半导体装置的形成方法，以解决上述至少一个问题。
本公开一实施例提供的半导体装置的形成方法，包括：沉积栅极介电层于第一区、第二区与第三区上；沉积第一金属材料于第一区、第二区与第三区上；沉积第一功函数层于第一区、第二区与第三区上；形成第一盖层于第一功函数层上的第一区、第二区与第三区上，且第一盖层包括绝缘材料；自第二区移除第一盖层；自第一区移除第一盖层与第一功函数层；以及在自第一区移除第一功函数层之后，沉积填充材料于第一区、第二区与第三区上。
本公开一实施例提供的半导体装置的形成方法，包括：形成第一栅极堆叠的第一栅极材料于第一装置区中，其中形成第一栅极材料的步骤包括：沉积栅极介电层于第一装置区上；沉积阻挡层于第一装置区上；沉积第一功函数层于第一装置区上；形成第一盖层于第一功函数层上的第一装置区上，且且第一盖层包括硅为主的介电材料；以及形成第二功函数层于第一装置区中的第一盖层上；以及沉积填充材料于第一装置区上，且第一栅极堆叠形成具有第一临界电压的第一晶体管。
本公开一实施例提供的半导体装置，包括：第一栅极堆叠，位于第一半导体鳍状物上，且第一栅极堆叠包括第一金属材料；第二栅极堆叠，位于第二半导体鳍状物上，第二栅极堆叠包括第一金属材料与第一金属材料上的第一p型金属材料，且第一金属材料与第一p型金属材料不同；以及第三栅极堆叠，位于第三半导体鳍状物上，第三栅极堆叠包括第一金属材料、第一p型金属材料与第一介电盖层，其中第一栅极堆叠、第二栅极堆叠与第三栅极堆叠包括n型金属材料，第一栅极堆叠中的n型金属材料物理接触第一金属材料，第二栅极堆叠中的n型金属材料物理接触第一p型金属材料，且第三栅极堆叠中的n型金属材料物理接触第一介电盖层。
附图说明
图1为一些实施例中，形成半导体鳍状物的透视图。
图2为一些实施例中，形成源极/漏极区的附图。
图3为一些实施例中，形成栅极堆叠所用材料的附图。
图4为一些实施例中，移除第一盖层的工艺的附图。
图5为一些实施例中，移除第一盖层的另一工艺的附图。
图6为一些实施例中，移除第一p型金属功函数层的工艺的附图。
图7为一些实施例中，沉积第一n型金属功函数层的附图。
图8为一些实施例中，沉积填充材料的附图。
图9为一些实施例中，形成盖的附图。
附图标记如下：
H1:第一高度
H2:第二高度
H3:第三高度
T1:第一厚度
T2:第二厚度
T3:第三厚度
T4:第四厚度
T5:第五厚度
T6:第六厚度
T7:第七厚度
W1:第一宽度
W2:第二宽度
W3:第三宽度
3-3’:剖线
100:半导体装置
101:基板
103:第一沟槽
105:第一隔离区
107:鳍状物
109:虚置栅极介电层
111:虚置栅极
113:第一间隔物
115:堆叠
201:源极/漏极区
203:层间介电层
301:界面层
302:第一区
303:第一介电材料
304:第二区
305:第一金属材料
306:第三区
307:第一p型金属功函数层
309:第一盖层
401:第一光刻胶
501:第二光刻胶
601:第一n型金属功函数层
603:粘着层
605:填充材料
901:第二盖层
902:第一栅极堆叠
903:第一晶体管
904:第二栅极堆叠
905:第二晶体管
906:第三栅极堆叠
907:第三晶体管
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件与排列的实施例用以简化本公开内容而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本公开实施例的结构形成于另一结构上、连接至另一结构及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，本公开的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
将以特定例子说明实施例，这些例子包括的鳍状场效晶体管装置具有多个临界电压以用于5nm或3nm的技术节点。然而实施例不限于此处提供的例子，且可在多种实施例中实施此概念。
实施例可达不同晶体管装置所用的不同临界电压。实施例提供薄盖层于功函数层之间(比如在p型功函数层与n型功函数层之间)，而非简单沉积额外的功函数层以达一些晶体管所用的不同临界电压。薄盖层可为氧化硅或氮化硅层。盖层可改变临界电压，其厚度可介于下方功函数层厚度的10％至80％之间，进而提供较大的可行宽度以用于后续沉积的金属填充层。这可增进形成金属填充层的关键尺寸容许范围。
图1为半导体装置100如鳍状场效晶体管装置的透视图。在一实施例中，半导体装置100包括基板101与第一沟槽103。基板101可为硅基板，但亦可采用其他基板如绝缘层上半导体、应变的绝缘层上半导体或绝缘层上硅锗。基板101可为p型半导体，但其他实施例的基板101可为n型半导体。
在形成第一隔离区105时，一开始可形成第一沟槽103。第一沟槽103的形成方法可采用掩膜层(未图示于图1中)与合适的蚀刻工艺。举例来说，掩膜层可为硬掩膜如氮化硅，其形成工艺为化学气相沉积，但亦可为其他材料如氧化物、氮氧化物、碳化硅、上述的组合或类似物，其形成方法为其他工艺如等离子体辅助化学气相沉积或低压化学气相沉积，甚至是形成氧化硅后进行氮化工艺。一旦形成掩膜层，可由合适的光刻工艺图案化掩膜层，露出基板101即将移除以形成第一沟槽103的部分。
然而如本技术领域中技术人员所知，上述形成掩膜层的工艺与材料，并非保护基板101的部分并露出基板101的其他部分以形成第一沟槽103的唯一方法。可采用任何合适工艺如图案化与显影光刻胶，露出基板101即将移除以形成第一沟槽103的部分。所有的这些方法完全包含于此实施例的范畴中。
一旦形成与图案化掩膜层，即形成第一沟槽103于基板101中。移除露出的基板101以形成第一沟槽103于基板101中的合适工艺可为反应性离子蚀刻，但亦可采用任何合适工艺。在一实施例中，第一沟槽103自基板101的表面的第一深度可小于约
Figure BDA0002443774360000051
比如约
Figure BDA0002443774360000052
然而如本技术领域中技术人员所知，形成第一沟槽103的上述工艺仅为一可能工艺而非唯一实施例。相反地，可采用任何合适工艺形成第一沟槽103，包括可采用任何数目的掩膜与移除步骤。
举例来说，鳍状物的图案化方法可采用一或多道光刻工艺，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。接着采用自对准工艺沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，且可采用保留的间隔物图案化鳍状物。
掩膜与蚀刻工艺除了形成第一沟槽103，还可自基板101保留而未移除的部分额外形成鳍状物107。为了方便图示鳍状物107，鳍状物107与基板101之间隔有虚线，但两者之间可或可不存在物理分别。这些鳍状物107可用于形成多栅极鳍状场效晶体管的通道区，如下所述。虽然图1仅显示三个自基板101形成的鳍状物107，但可采用任何数目的鳍状物107。
鳍状物107在基板101的表面处的宽度可介于约5nm至约80nm之间(比如约30nm)。此外，鳍状物107彼此之间相隔的距离可介于约10nm至约100nm之间(比如约50nm)。以此方式分隔的鳍状物107，可各自形成分开的通道区，其接近到可共用共同栅极(说明如下)。
一旦形成第一沟槽103与鳍状物107，可将介电材料填入第一沟槽103，并使第一沟槽103中的介电材料凹陷，以形成第一隔离区105。介电材料可为氧化物材料、高密度等离子体氧化物或类似物。在视情况清洁与衬垫第一沟槽103之后可形成介电材料，其形成方法可采用化学气相沉积法(如高深宽比工艺)、高密度等离子体化学气相沉积法或本技术领域已知的其他合适形成方法。
可将介电材料填入第一沟槽103或超填第一沟槽103与基板101，接着由合适工艺如化学机械研磨、蚀刻、上述的组合或类似工艺移除第一沟槽103与鳍状物107之外的多余材料。在一实施例中，移除工艺可移除位于鳍状物107上的任何介电材料，以露出鳍状物107的表面至后续工艺步骤。
一旦将介电材料填入第一沟槽103，即可使介电材料凹陷以与鳍状物107的表面隔有一段距离。使介电材料凹陷的步骤，可露出与鳍状物107的上表面相邻的鳍状物107的侧壁的至少一部分。使介电材料凹陷的方法可采用湿蚀刻，比如将鳍状物107的上表面浸入蚀刻剂如氢氟酸或其他蚀刻剂(如氢气)。使介电材料凹陷的方法亦可采用其他方法，比如反应性离子蚀刻、干蚀刻(其蚀刻剂可为氨与三氟化氮)、化学氧化物移除或干式化学清洁。介电材料自鳍状物107的表面凹陷的距离可介于约
Figure BDA0002443774360000061
至约
Figure BDA0002443774360000062
之间，比如约
Figure BDA0002443774360000063
此外，凹陷步骤亦可移除位于鳍状物107上的任何介电材料，确保露出鳍状物107以用于后续工艺。
然而如本技术领域中技术人员所知，上述步骤仅为填充介电材料与使介电材料凹陷所用的整体工艺流程的部分。举例来说，亦可采用衬垫步骤、清洁步骤、退火步骤、填隙步骤、上述的组合或类似步骤以形成第一沟槽103并将介电材料填入第一沟槽103。所有可能的工艺步骤完全包含于本公开实施例的范畴中。
在形成第一隔离区105之后，可形成虚置栅极介电层109、虚置栅极介电层109上的虚置栅极111、以及第一间隔物113于鳍状物107的每一个上。在一实施例中，虚置栅极介电层109的形成方法可为热氧化、化学气相沉积、溅镀或本技术领域已知用于形成栅极介电层的任何其他方法。虚置栅极介电层109在鳍状物107的顶部上的厚度，可与虚置栅极介电层109在鳍状物107的侧壁上的厚度不同，端视形成栅极介电层的技术而定。
虚置栅极介电层109的材料可包含氧化硅或氮氧化硅，其厚度为约
Figure BDA0002443774360000071
至约
Figure BDA0002443774360000072
(比如约
Figure BDA0002443774360000073
)。虚置栅极介电层109的组成可为高介电常数的材料(其介电常数大于约5)，比如氧化镧、氧化铝、氧化铪、氮氧化铪、氧化锆或上述的组合，其等效氧化物厚度为约
Figure BDA0002443774360000074
至约
Figure BDA0002443774360000075
(比如小于或等于约
Figure BDA0002443774360000076
)。此外，亦可采用氧化硅、氮氧化硅及/或高介电常数的介电材料的任何组合作为虚置栅极介电层109。
虚置栅极111可包含导电或非导电材料，其可择自多晶硅、钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合或类似物。虚置栅极111的沉积方法可为化学气相沉积、溅镀或本技术领域已知用于沉积导电材料的其他技术。虚置栅极111的厚度可为约
Figure BDA0002443774360000077
至约
Figure BDA0002443774360000078
虚置栅极111的上表面可为非平面的上表面，且可在图案化虚置栅极111或蚀刻栅极之前，先平坦化虚置栅极111的上表面。此时可或可不将离子导入虚置栅极111。举例来说，导入离子的方法可为离子注入技术。
一旦形成虚置栅极介电层109与虚置栅极111，即可图案化两者以形成一系列的堆叠115于鳍状物107上。堆叠115定义多个通道区于虚置栅极介电层109之下的鳍状物107的每一侧上。堆叠115的形成方法，可采用本技术领域已知的沉积与光刻技术，沉积与图案化栅极掩膜(未图示于图1)于虚置栅极111上。栅极掩膜可结合一般使用的掩膜与牺牲材料，比如但不限于氧化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅及/或氮化硅，且其沉积厚度可介于约
Figure BDA0002443774360000081
至约
Figure BDA0002443774360000082
之间。可采用干蚀刻工艺蚀刻虚置栅极111与虚置栅极介电层109，以形成图案化的堆叠115。
一旦图案化堆叠115，即可形成第一间隔物113。第一间隔物113可形成于堆叠115的两侧上。第一间隔物113的形成方法通常为顺应性地沉积间隔物层(未图示于图1)在之前形成的结构上。间隔物层可包含氮化硅、氮氧化物、碳化硅、氮氧化硅、碳氮氧化硅、碳氧化硅、氧化物或类似物，且其形成方法可采用化学气相沉积、等离子体辅助化学气相沉积、溅镀或本技术领域已知的其他方法。间隔物层与第一隔离区105中的介电材料可为相同材料，或具有不同蚀刻特性的不同材料。接着可图案化第一间隔物113，比如由一或多道蚀刻自结构的水平表面移除间隔物层以形成第一间隔物113。
在一实施例中，第一间隔物113的厚度可介于约
Figure BDA0002443774360000083
至约
Figure BDA0002443774360000084
之间。此外，一旦形成第一间隔物113，与一堆叠115相邻的第一间隔物113以及与另一堆叠115相邻的第一间隔物113相隔的距离可介于约5nm至约200nm之间，比如约20nm。然而可采用任何合适厚度与距离。
如图2所示，自堆叠115与第一间隔物113未保护的区域移除鳍状物107，并再成长源极/漏极区201。自堆叠115与第一间隔物113未保护的区域移除鳍状物107的方法，可采用反应性离子蚀刻并采用堆叠115与第一间隔物113作为硬掩膜，或者采用任何其他合适的移除工艺。可持续移除步骤直到鳍状物107与第一隔离区105的表面共平面(如图示)，或鳍状物107低于第一隔离区105的表面。
一旦移除鳍状物107的这些部分，可放置并图案化硬掩膜(位图示)覆盖虚置栅极111以避免成长，并再成长源极/漏极区201以接触鳍状物107的每一个。在一实施例中，可再成长源极/漏极区201以形成应力源，其可施加应力至堆叠115之下的鳍状物107的通道区。在一实施例中，鳍状物107包括硅且鳍状场效晶体管为p型装置，则可由选择性外延工艺再成长源极/漏极区201的材料如硅或硅锗(其晶格常数不同于通道区)。外延成长工艺可采用前驱物如硅烷、乙硅烷、锗烷或类似物，且其可持续约5分钟至约120分钟(比如约30分钟)。
在一实施例中，源极/漏极区201的厚度可介于约
Figure BDA0002443774360000085
至约
Figure BDA0002443774360000086
之间，且在第一隔离区105上的高度可介于约
Figure BDA0002443774360000087
至约
Figure BDA0002443774360000088
之间(比如约
Figure BDA0002443774360000089
)。在此实施例中，源极/漏极区201高于第一隔离区105的上表面的高度可介于约5nm至约250nm之间，比如约100nm。然而可采用任何合适高度。
一旦形成源极/漏极区201，即可注入合适掺杂至源极/漏极区201以提供鳍状物107中的掺杂。举例来说，可注入p型掺杂如硼、镓、铟或类似物以形成p型金属氧化物半导体装置。在其他实施例中，可注入n型掺杂如磷、砷、锑或类似物以形成n型金属氧化物半导体装置。可采用堆叠115与第一间隔物113作为掩膜并注入这些掺杂。值得注意的是，本技术领域中技术人员应理解可采用许多其他工艺、步骤或类似方法以注入掺杂。举例来说，本技术领域中技术人员应理解，可采用间隔物与衬垫层的多种组合进行多道注入，以形成适用于特定目的的特定形状或特性的源极/漏极区。可采用这些工艺之一以注入掺杂，且这些说明并非用以局限此实施例至上述步骤。
此外，此时可移除在形成源极/漏极区201时覆盖虚置栅极111的硬掩膜。在一实施例中，可采用湿蚀刻或干蚀刻工艺移除硬掩膜，且蚀刻工艺对硬掩膜的材料具有选择性。然而可采用任何合适的移除工艺。
图2亦显示层间介电层203(在图2中以虚线表示，以更清楚地显示下方结构)于堆叠115及源极/漏极区201上。层间介电层203的材料可包含硼磷硅酸盐玻璃，但亦可采用任何合适的介电材料。层间介电层203的形成工艺可采用等离子体辅助化学气相沉积，但亦可改用其他工艺如低压化学气相沉积。层间介电层203的厚度可介于约
Figure BDA0002443774360000091
至约
Figure BDA0002443774360000092
之间。一旦形成层间介电层203，可采用平坦化工艺如化学机械研磨工艺平坦化层间介电层203与第一间隔物113，但亦可采用任何合适工艺进行平坦化工艺。
图3显示的剖面图沿着图2的剖线3-3’，以利显示移除虚置栅极111与虚置栅极介电层109，并置换成第一栅极堆叠902的多个层状物(未图示于图3中，但搭配图9说明如下)。此外，虽然图3显示基板101的第一区302中的第一栅极堆叠902，但亦显示基板101的第二区304(用于第二栅极堆叠904)与基板101的第三区306(用于第二栅极堆叠906)。在一实施例中，第一栅极堆叠902可用于具有第一临界电压Vt1的第一晶体管903(比如第一p型金属氧化物半导体鳍状场效晶体管)，而第二栅极堆叠904可用于具有第二临界电压Vt2的第二晶体管905(比如第二p型金属氧化物半导体鳍状场效晶体管)，且第一临界电压Vt1与第二临界电压Vt2不同。此外，第三栅极堆叠906可用于具有第三临界电压Vt3的第三晶体管907(比如第三p型金属氧化物半导体鳍状场效晶体管)。然而可采用任何合适装置(比如包含n型金属氧化物半导体鳍状场效晶体管)。
在一实施例中，虚置栅极111与虚置栅极介电层109的移除方法可采用一或多道湿蚀刻工艺或干蚀刻工艺，其采用的蚀刻剂对虚置栅极111与虚置栅极介电层109的材料具有选择性。然而可采用任何合适的移除工艺。
一旦移除虚置栅极111与虚置栅极介电层109，可沉积一系列的层状物以开始形成第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的工艺。在一实施例中，一系列的层状物可包含界面层301、第一介电材料303、第一金属材料305、第一p型金属功函数层307与第一盖层309。
在形成第一介电材料303之前，可视情况形成界面层301。在一实施例中，界面层301的材料可为氧化硅，其形成工艺可为原位蒸气产生法。在另一实施例中，界面层301可为高介电常数材料如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化镧、氧化锆、氧化钽、上述的组合或类似物，其顺应性沉积的第一厚度T1介于约
Figure BDA0002443774360000101
至约
Figure BDA0002443774360000102
之间(比如约
Figure BDA0002443774360000103
)。然而可采用任何合适材料或形成工艺。
一旦形成界面层301，可形成第一介电材料303如盖层于界面层301上。在一实施例中，第一介电材料303为高介电常数的材料如氧化铪、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、氧化镧、氧化锆、氧化钽、上述的组合或类似物，且其沉积工艺为原子层沉积、化学气相沉积或类似工艺。沉积的第一介电材料303的第二厚度T2可介于约
Figure BDA0002443774360000104
至约
Figure BDA0002443774360000105
之间，但亦可采用任何合适材料与厚度。
可形成第一金属材料305以与第一介电材料303相邻以作为阻挡层，其组成可为金属化材料如氮化钽、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钌、钼、氮化钨、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐、上述的组合或类似物。第一金属材料305的沉积工艺可为原子层沉积、化学气相沉积、溅镀或类似工艺，其第三厚度T3可介于约
Figure BDA0002443774360000106
至约
Figure BDA0002443774360000107
之间，但亦可采用任何合适的沉积工艺或厚度。
可形成第一p型金属功函数层307以与第一金属材料305相邻。在具体实施例中，第一p型金属功函数层307的材料可为钨为主的材料如钨、氮化钨、碳氮化钨、氧化钨、上述的组合或类似物。在另一实施例中，第一p型金属功函数层307可为钼为主的金属如钼、氮化钼、上述的组合或类似物。在另一实施例中，第一p型金属功函数层307的材料可为氮化钛。在另一实施例中，第一p型金属功函数层307的材料可为金、铂、钯、上述的组合或类似物。然而可采用任何合适材料。此外，第一p型金属功函数层307的沉积工艺可采用原子层沉积、化学气相沉积、溅镀或类似工艺，其第四厚度T4介于约
Figure BDA0002443774360000111
至约
Figure BDA0002443774360000112
之间，但亦可采用任何合适的沉积工艺或厚度。
第一盖层309可与第一p型金属功函数层307相邻，并保护第一p型金属功函数层307免于氧化。第一盖层309可为绝缘层如介电材料，包含氧化硅、氮化硅或类似物。第一盖层309的形成方法可为原位工艺，其将第一p型金属功函数层307的顶部浸入硅为主的气体，使第一盖层309的第五厚度T5介于约
Figure BDA0002443774360000113
至约
Figure BDA0002443774360000114
之间或介于约
Figure BDA0002443774360000115
至约
Figure BDA0002443774360000116
之间，但可采用任何合适的沉积工艺。采用第一盖层309而非额外的p型金属功函数层的优点之一，第一盖层309可由较薄的层状物有效调整临界电压，进而提供更多空间以沉积后续形成的金属填充层。举例来说，一些实施例的第一盖层309的第五厚度T5，可小于第一p型金属功函数层307的第四厚度T4的一半。第五厚度T5可介于第四厚度T4的约10％至80％之间。
在一些实施例中，原位浸入工艺可采用前驱物以形成第一盖层309，且前驱物包括硅烷、二氯硅烷、乙硅烷、三氯硅烷或类似物。在浸入工艺时，半导体装置的温度加热至高于反应物试剂(如硅为主的前驱物)的缩合温度但低于反应物试剂的热分解温度。接着可将半导体装置100暴露至或浸入反应物试剂中，使第一区302、第二区304与第三区306中的场效晶体管的第一p型金属功函数层307的表面上吸附反应物。反应物可形成反应物的一层或单层(如硅单层)于露出表面上。在一些实施例中，可在第一盖层309与第一p型金属功函数层307的界面形成薄的金属硅化物单层。在一些实施例中，接着将半导体装置100暴露至空气或氧化剂，以自发性地形成对应第一盖层309的氧化硅层。在另一实施例中，可采用化学气相沉积工艺(如化学气相沉积、低压化学气相沉积或等离子体辅助化学气相沉积)或其他合适工艺，结合硅为主的前驱物与氮为主的前驱物以形成对应第一盖层的氮化硅层。
在一例中，以浸入工艺形成氧化硅层于第一区302、第二区304与第三区306中的第一p型金属功函数层307上。浸入工艺一开始设定工艺腔室中的半导体装置100的温度为约300℃至约500℃，比如约350℃至约450℃。可将硅为主的前驱物如前述的硅烷或乙硅烷导入工艺腔室，使半导体装置100浸入硅为主的前驱物。硅烷或乙硅烷流入工艺腔室的流速可为约10sccm至约1000sccm，比如约50sccm至约600sccm，或约50sccm至约400sccm。半导体装置100可浸入硅烷或乙硅烷约10秒至约300秒，以形成硅层于第一p型金属功函数层307的表面上。一般而言，在硅烷或乙硅烷中浸入较长时间可产生较厚硅层直到发生饱和。之后增加浸入时间所增加的硅层厚度最小化。在较高的成长温度下浸入硅烷或乙硅烷亦产生较厚硅层。可调整浸入步骤的时间与温度，以得所需的硅层厚度。在一些例子中，半导体装置100浸入硅烷或乙硅烷约10秒至约180秒。在一些例子中，半导体装置100浸入硅烷或乙硅烷约5秒至约100秒。在一些例子中，半导体装置100浸入硅烷或乙硅烷约30秒至约120秒。在一实施例中，半导体装置100浸入硅烷约15秒至约120秒。在另一实施例中，半导体装置100浸入乙硅烷约15秒至约100秒。硅层厚度可为约
Figure BDA0002443774360000121
至约
Figure BDA0002443774360000122
比如约
Figure BDA0002443774360000123
至约
Figure BDA0002443774360000124
然而本技术领域中技术人员应理解，这些厚度仅用于举例且可采用其他合适厚度。
在第一区302、第二区304与第三区306中的第一p型金属功函数层307上吸附硅烷或乙硅烷之后，可中断或停止流向工艺腔室的硅烷或乙硅烷。使工艺腔室破真空，将氧化剂如氧气导向硅，使硅层自发性地转换成氧化硅层。导入氧会使氧结合至硅中，以增加层状物厚度。在一些实施例中，所有的硅层可转换成氧化硅层。在其他实施例中，硅层过厚而氧无法完全穿过，因此硅层的下侧部分维持未转换。在这些实施例中，随着第一盖层309自氧化硅转变至硅，其下侧硅部分与上侧氧化硅部分之间的界面可包括氧浓度渐变的区域。
在一些实施例中，可重复浸入工艺与破真空，直到第一盖层309达到所需厚度。最终的第一盖层309可包含氧化硅或硅与氧化硅两者，比如交错的硅层与氧化硅层。最终的第一盖层309其厚度可为约
Figure BDA0002443774360000125
至约
Figure BDA0002443774360000126
比如约
Figure BDA0002443774360000127
至约
Figure BDA0002443774360000128
然而本技术领域中技术人员应理解这些厚度仅用以举例，且可采用其他合适厚度。接着可将半导体装置100转移至另一工艺腔室，以进行后续沉积金属层的工艺。
在其他或额外实施例中，可采用两种或更多的反应物试剂以产生氧化硅。在这些例子中，半导体装置100之后交错地暴露至两种或更多反应物试剂的脉冲，且这些脉冲之间彼此隔有抽真空工艺腔室及/或净化工艺腔室的步骤。在一些例子中，在第一反应物试剂(如硅为主的前驱物)的单层吸附至第一区302、第二区304与第三区306中露出的第一p型金属功函数层307的表面上之后，半导体装置100暴露至第二反应物(如)气相水或其他氧化剂)。在暴露至第二反应物时，第二反应物吸附至第一反应物的可用分子上并与其反应，以形成单层等级的氧化硅。可重复此工艺，以成长一层接一层的单层为表面层，直到达到所需厚度。亦可采用其他合适工艺。
在另一例中，以原位工艺形成氮化硅层于第一区302、第二区304与第三区306中的第一p型金属功函数层307上，其采用上述硅烷或乙硅烷的任一者与氮为主的第二前驱物(如氨或其他合适材料)的组合。举例来说，可结合硅烷与氨以产生氮化硅与副产物氢气。在这些实施例中，在硅烷或乙硅烷流入工艺腔室并吸附至第一p型金属功函数层307上(如上述形成氧化硅层的内容)之后，氨流入工艺腔室的流速可介于约100sccm至约1000sccm之间(比如约450sccm)，历时约30秒，且温度介于约350℃至约500℃之间。然而本技术领域中技术人员应理解，这些工艺条件仅用以说明，且可采用任何合适的工艺条件导入第二前驱物，其仍属此实施例的范畴中。亦应理解的是，可采用任何合适的材料与工艺形成氮化硅层。可重复工艺数次，以形成所需厚度的氮化硅层。
在后续工艺中，可自第一区302与第二区304移除第一盖层309，以提供这些区域与第三区306之间的差异，进而使第三临界电压Vt3不同于第一临界电压Vt1与第二临界电压Vt2，如下详述。
如图4所示，自第二区304移除第一盖层309，但不自第一区302与第三区306移除第一盖层309。在一实施例中，移除步骤一开始先将第一光刻胶401置于第一区302、第二区304与第三区306上。一旦放置第一光刻胶401，即可图案化第一光刻胶401以露出第二区304，但不露出第一区302与第三区306。图案化步骤可采用图案化的能量源曝光第一光刻胶401，以调整第一光刻胶401的物理特性。接着施加显影剂以移除第二区304上的第一光刻胶401的部分，并保留第一光刻胶401的其他部分以保护第一区302与第三区306。
一旦露出第二区304中的第一盖层309，即移除第二区304中的第一盖层309。在一实施例中，可采用一或多道蚀刻工艺如湿蚀刻工艺或干蚀刻工艺移除第二区304中的第一盖层309，且蚀刻工艺对第一盖层309的材料(如氧化硅)具有选择性，其可停止于而不实质上移除第一p型金属功函数层307的材料(如氮化钨)。然而可采用任何合适的移除工艺。
图5显示一些实施例中，自第一区302与第二区304移除第一盖层309，但不自第三区306移除第一盖层309。与图4只自第二区304移除第一盖层309的工艺不同，图5亦自第一区302移除第一盖层309。自第一区302移除第一盖层309的工艺与材料，可与自第二区304移除第一盖层309的前述工艺与材料类似。可在相同工艺或分开工艺中，移除第一区302中的第一盖层309与第二区304中的第一盖层309。举例来说，若在相同工艺中移除第一区302与第二区304中的第一盖层309，则可图案化第一光刻胶401以同时露出第一区302与第二区304中的第一盖层309。接着可在相同蚀刻工艺中移除第一区302与第二区304中的第一盖层309。
如图6所示，一旦移除第二区304中的第一盖层309，即可自第一区302(若可行)与第三区306上移除第一光刻胶401。在一实施例中，第一光刻胶401的移除工艺可采用灰化，比如增加第一光刻胶401的温度直到热分解第一光刻胶401以移除第一光刻胶401。然而可采用任何其他的合适工艺以移除第一光刻胶401。
如图6所示，一旦移除第一光刻胶401，即自第一区302移除第一盖层309(若可行，如图4所示)与第一p型金属功函数层307。在一实施例中，移除步骤一开始可将第二光刻胶501置于第一区302、第二区304与第三区306上。一旦放置第二光刻胶501，接着可图案化第二光刻胶501以露出第一区302，而不露出第二区304与第三区306。图案化的方法可由图案化的能量源曝光第二光刻胶501以调整第二光刻胶501的物理性质，接着施加显影剂以移除第一区302上的第二光刻胶501的部分，并保留第二光刻胶501的其他部分以保护第二区304与第三区306。
若未移除第一区302中的第一盖层309(如图4所示)，一旦露出第一区302中的第一盖层309，则可移除第一区302中的第一盖层309。在一实施例中，移除第一区302中的第一盖层309所采用的工艺与材料，可与移除图4的第二区304中的第一盖层309所采用的上述工艺与材料类似。在另一实施例中，移除第一区302中的第一盖层309的方法可采用一或多道蚀刻工艺如湿蚀刻工艺或干蚀刻工艺，其对第一盖层309的材料或第一p型金属功函数层307的材料具有选择性，且止于第一金属材料305而不明显移除第一金属材料305的材料(如氮化钽)。然而可采用任何合适的移除工艺。
若完全移除第一区302中的第一盖层309(如图5所示)，一旦露出第一区302中的第一p型金属功函数层307，即可移除第一区302中的第一p型金属功函数层307。在一实施例中，移除第一区302中的第一p型金属功函数层307的方法可采用一或多种蚀刻工艺，比如湿蚀刻工艺或干蚀刻工艺，其对第一p型金属功函数层的材料具有选择性，并止于第一金属材料305且不明显移除第一金属材料305。然而可采用任何合适的移除工艺。在一实施例中，第一p型金属功函数层307的图案化方法采用湿蚀刻工艺，其采用湿蚀刻剂如氢氧化铵、臭氧化的去离子水或其他合适蚀刻剂，其中第一金属材料305为氮化钽，且第一p型金属功函数层307的材料的蚀刻选择性可大于约500。然而可采用任何合适的选择性。
如图7所示，一旦自第一区302移除第一p型金属功函数层307，即可自第二区304与第三区306移除第二光刻胶501。在一实施例中，可采用灰化等工艺移除第二光刻胶501，比如增加第二光刻胶501的温度直到热分解第二光刻胶501以移除第二光刻胶501。然而可采用任何其他合适工艺移除第二光刻胶501。
图7额外显示沉积第一n型金属功函数层601于第一区302、第二区304与第三区306的每一个中。在一实施例中，第一n型金属功函数层601的材料可为钛、银、铝、钽铝、碳化钽铝、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、其他合适的n型功函数材料或上述的组合。举例来说，可采用原子层沉积工艺、化学气相沉积工艺或类似工艺沉积第一n型金属功函数层601，其第六厚度T6介于约
Figure BDA0002443774360000151
至约
Figure BDA0002443774360000152
之间(如约
Figure BDA0002443774360000153
)。然而可采用任何合适的材料与工艺形成第一n型金属功函数层601。
如图8所示，沉积粘着层603与填充材料605。一旦形成第一n型金属功函数层601，即可形成粘着层603以帮助粘着上方的填充材料605与下方的第一n型金属功函数层601，并提供成核层以用于形成填充材料605。在一实施例中，粘着层603的材料可为氮化钛或与第一n型金属功函数层601类似的材料，其形成方法可采用类似工艺如原子层沉积，且其第七厚度T7可介于约
Figure BDA0002443774360000161
至约
Figure BDA0002443774360000162
之间(如约
Figure BDA0002443774360000163
)。然而可采用任何合适的材料与工艺。
一旦形成粘着层603，可沉积填充材料605以填入采用粘着层603的开口的其余部分。然而采用第一盖层309而非单纯沉积第一p型金属功函数层307的额外层，可采用较薄的层状物调整所需的临界电压(进一步说明如下)，且后续沉积的填充材料605所填充的宽度仍比其他方式大。举例来说，沉积粘着层603之后的第一区302中，开口的保留部分的第一宽度W1介于约
Figure BDA0002443774360000164
Figure BDA0002443774360000165
至约
Figure BDA0002443774360000166
之间，比如约
Figure BDA0002443774360000167
类似地，沉积粘着层603之后的第二区304中，开口的保留部分的第二宽度W2介于约
Figure BDA0002443774360000168
至约
Figure BDA0002443774360000169
之间，比如约
Figure BDA00024437743600001610
Figure BDA00024437743600001611
沉积粘着层603之后的第三区306中，开口的保留部分的第三宽度W3介于约
Figure BDA00024437743600001612
至约
Figure BDA00024437743600001613
之间，比如约
Figure BDA00024437743600001614
此外，由于第一区302、第二区304与第三区306的每一个的层状物数目不同，沉积填充材料605时的开口可具有不同高度。举例来说，在第一区302中沉积粘着层603之后，开口的其余部分的第一高度H1可介于约60nm至约100nm之间，比如约80nm。类似地，在第二区304中沉积粘着层603之后，开口的其余部分的第二高度H2可介于约60nm至约100nm之间，比如约80nm。在第三区306中沉积粘着层603之后，开口的其余部分的第三高度H3介于约60nm至约80nm之间(比如约100nm)。
在一实施例中，填充材料605可为钨、铝、铜、铝铜、钛、氮化钛铝、碳化钽、碳氮化钽、氮化钽硅、锰、锆、氮化钛、钽、氮化钽、钴、镍、上述的组合或类似物，且其形成方法可采用沉积工艺如电镀、化学气相沉积、原子层沉积、物理气相沉积、上述的组合或类似方法。此外，填充材料605的沉积厚度可介于约
Figure BDA00024437743600001615
至约
Figure BDA00024437743600001616
之间，比如约
Figure BDA00024437743600001617
然而可采用任何合适材料。
然而通过此处所述的实施例，每一开口的深宽比(比如高度对宽度的比例)可维持小到足以不会阻挡填充材料605的沉积步骤。具体而言，若深宽比过大，填充材料605的沉积工艺可能会造成空洞形成于填充材料605中，其会在后续工艺与步骤时导致不良的复杂性。然而通过较薄的第一盖层309调整多种栅极堆叠，可维持较低的深宽比，进而减少形成孔洞的可能性与负面的结果。
如图9所示，在沉积填充材料605以填入或超填开口之后，可平坦化第一区302、第二区304与第三区306的每一开口中的材料，以形成第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906。在一实施例中，可采用化学机械研磨工艺平坦化材料，使其与第一间隔物113的上表面齐平。但亦可采用任何合适工艺如研磨或蚀刻进行平坦化。
在形成与平坦化第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料之后，可使第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料的垂直部分凹陷，并覆盖第二盖层901于凹陷的材料上。在一实施例中，使第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料凹陷的方法采用湿蚀刻或干蚀刻工艺，其采用的蚀刻剂对第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料具有选择性。在一实施例中，第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料凹陷的距离可介于约5nm至约150nm之间，比如约120nm。然而可采用任何合适工艺与距离。
一旦第一栅极堆叠902、第二栅极堆叠904与第三栅极堆叠906的材料凹陷，可沉积第二盖层901并平坦化第二盖层901与第一间隔物113。在一实施例中，第二盖层901的材料为氮化硅、氮氧化硅、碳氮氧化硅、碳化硅、碳氧化硅、上述的组合或类似物，且其沉积工艺采用原子层沉积、化学气相沉积、溅镀或类似工艺。第二盖层901的沉积厚度可介于约
Figure BDA0002443774360000171
至约
Figure BDA0002443774360000172
之间。接着可采用平坦化工艺如化学机械研磨，使第二盖层901与第一间隔物113共平面。
通过此处所述的实施例，可分别调整多个晶体管的临界电压，而不需减少多种工艺容许范围。举例来说，在第一区302中的第一晶体管903可具有第一栅极堆叠902，其包括界面层301、第一介电材料303、第一金属材料305、第一n型金属功函数层601、粘着层603与填充材料605。如此一来，对第一p型金属氧化物半导体装置而言，第一晶体管903可具有第一临界电压Vt1。
类似地，第二区304中的第二晶体管905可具有第二栅极堆叠904，其包含界面层301、第一介电材料303、第一金属材料305、第一p型金属功函数层307、第一n型金属功函数层601、粘着层603与填充材料605。如此一来，对第二p型金属氧化物半导体装置而言，第二晶体管905可具有第二临界电压Vt2。
此外，在第三区306中的第三晶体管907可具有第三栅极堆叠906，其包括界面层301、第一介电材料303、第一金属材料305、第一p型金属功函数层307、第一盖层309、第一n型金属功函数层601、粘着层603与填充材料605。如此一来，对第三p型金属氧化物半导体装置而言，第三晶体管907可具有第三临界电压Vt3。
第一临界电压Vt1、第二临界电压Vt2与第三临界电压Vt3彼此不同，且彼此之间具有个别的电压差异。第一临界电压Vt1取决于第一栅极堆叠902的厚度与材料(含有第一n型金属功函数层601)而定。第二临界电压Vt2与第一临界电压Vt1的差异在于第二栅极堆叠904中含有第一p型金属功函数层307。第二临界电压Vt2比第一临界电压Vt1高约0.1V至约0.4V。换言之，Vt2＝Vt1+Vtdiff1，其中Vtdiff1介于约0.1V至约0.4V之间。第三临界电压Vt3与第二临界电压Vt2的差异在于第三栅极堆叠906中更含有第一盖层309。第三临界电压Vt3比第二临界电压Vt2高约0.1V至约0.4V。换言之，Vt3＝Vt2+Vtdiff2，其中Vtdiff2介于约0.1V至约0.4V之间。第三临界电压Vt3亦可由第一临界电压Vt1表示，比如Vt3＝Vt1+Vtdiff1+Vtdiff2。亦应注意的是Vt1<Vt2<Vt3。
举第一例来说但不限于此，若第一临界电压Vt1＝0.1V，第二临界电压Vt2可介于约0.2V至0.5V之间，而第三临界电压Vt3可介于约0.3V至约0.9V之间，以达Vt1<Vt2<Vt3。举第二例来说但不限于此，若第一临界电压Vt1＝0.2V，第二临界电压Vt2可介于约0.3V至0.6V之间，而第三临界电压Vt3可介于约0.4V至约1.0V之间，以达Vt1<Vt2<Vt3。举第三例来说但不限于此，若第一临界电压Vt1＝0.3V，第二临界电压Vt2可介于约0.4V至0.7V之间，而第三临界电压Vt3可介于约0.5V至约1.1V之间，以达Vt1<Vt2<Vt3。举第四例来说但不限于此，若第一临界电压Vt1＝0.4V，第二临界电压Vt2可介于约0.5V至0.8V之间，而第三临界电压Vt3可介于约0.6V至约1.2V之间，以达Vt1<Vt2<Vt3。举第五例来说但不限于此，若第一临界电压Vt1＝0.5V，第二临界电压Vt2可介于约0.6V至0.9V之间，而第三临界电压Vt3可介于约0.7V至约1.3V之间，以达Vt1<Vt2<Vt3。由这些例子可轻易理解其他例子。本技术领域中技术人员应理解，每一区中的具体临界电压取决于多种功函数层的厚度与材料。如上所述，第一区302中的第一临界电压Vt1小于第二区304中的第二临界电压Vt2，且第二区304中的第二临界电压Vt2小于第三区306中的第三临界电压Vt3。
在其他实施例中，第一晶体管903、第二晶体管905与第三晶体管907的任一者，可用于n型金属氧化物半导体装置且分别具有临界电压Vt1、Vt2与Vt3，其可各自与上述p型金属氧化物半导体装置的临界电压相同或不同。n型金属氧化物半导体装置中的临界电压Vt1、Vt2与Vt3的电压差距，可如前述的p型金属氧化物半导体装置中的临界电压差距。换言之，Vt2＝Vt1+Vtdiff1，其中Vtdiff1介于约0.1V至约0.4V之间。Vt3＝Vt2+Vtdiff2，其中Vtdiff2介于约0.1V至约0.4V之间。第三临界电压Vt3亦可由第一临界电压Vt1表示，比如Vt3＝Vt1+Vtdiff1+Vtdiff2。可结合p型金属氧化物半导体装置与n型金属氧化物半导体装置，使半导体装置100可具有p型金属氧化物半导体装置与n型金属氧化物半导体装置，其各自具有不同的临界电压。举例来说，第一晶体管903、第二晶体管905及第三晶体管907可用于p型金属氧化物半导体装置，而与第一晶体管903、第二晶体管905及第三晶体管907类似的另一组晶体管可用于n型金属氧化物半导体装置。
此处所述的实施例可采用多个不同材料与薄盖层，以调整装置的临界电压。采用多个不同金属与薄盖层可避免堆叠相同材料的多层，与采用相同材料相比可减少整体厚度。如此一来，减少层状物的总厚度，可增加填隙的工艺容许范围以降低形成后续层状物的成本。上述减少厚度的方法可得较佳的临界电压稳定性，形成较少空洞，且金属栅极可完全填入开口。如此一来，可在更窄的关键尺寸(比如5nm与3nm的技术节点)中调整多个临界电压，而不牺牲n型或p型的图案化与金属栅极填隙的工艺容许范围。
在一实施例中，方法包括沉积栅极介电层于第一区、第二区与第三区上；沉积第一金属材料于第一区、第二区与第三区上；沉积第一功函数层于第一区、第二区与第三区上；形成第一盖层于第一功函数层上的第一区、第二区与第三区上，且第一盖层包括绝缘材料；自第二区移除第一盖层；自第一区移除第一盖层与第一功函数层；以及在自第一区移除第一功函数层之后，沉积一填充材料于第一区、第二区与第三区上。在一实施例中，第一功函数层包括钨、氧化钨、氮化钨、钼或氮化钼。在一实施例中，第一盖层包括氧化硅或氮化硅。在一实施例中，形成第一盖层的步骤包括进行硅为主的气体浸入，以沉积硅为主的介电层。在一实施例中，形成第一盖层的步骤还包括使工艺腔室中破真空，以氧化硅为主的气体浸入所形成的硅层。在一实施例中，方法还包括平坦化填充材料，使第一金属材料第一功函数层、第一盖层与填充材料的垂直部分凹陷，形成盖层于第一区、第二区与第三区上，以及平坦化第二盖层。在一实施例中，第三区中的第一盖层的厚度小于第一功函数层的厚度的50％。在一实施例中，方法还包括：在沉积填充材料之前，沉积第二功函数层于第一区、第二区与第三区上；以及沉积粘着层于第一区、第二区与第三区上。
在另一实施例中，方法包括：形成第一栅极堆叠的第一栅极材料于第一装置区中，其中形成第一栅极材料的步骤包括：沉积栅极介电层于第一装置区上；沉积阻挡层于第一装置区上；沉积第一功函数层于第一装置区上；形成第一盖层于第一功函数层上的第一装置区上，且且第一盖层包括硅为主的介电材料；以及形成第二功函数层于第一装置区中的第一盖层上；以及沉积填充材料于第一装置区上，且第一栅极堆叠形成具有第一临界电压的第一晶体管。在一实施例中，方法还包括：形成第二栅极堆叠的第二栅极材料于第二装置区中，其中形成第二栅极材料的步骤依据形成第一栅极材料的步骤；掩膜第一栅极材料；移除第二装置区中的第一盖层，调整第二临界电压以对应自第二栅极堆叠形成的第二晶体管；移除第一栅极材料的掩膜；形成第二功函数层于第二装置区中的第一功函数层上；以及沉积填充材料于第二装置区上，其中第二临界电压不同于第一临界电压。在一实施例中，方法还包括形成第三栅极堆叠的第三栅极材料于第三装置区中，其中形成第三栅极材料的步骤依据形成第一栅极材料的步骤；掩膜第一栅极材料与第二栅极材料；移除第三装置区中的第一盖层与第一功函数层，调整第三临界电压以对应自第三栅极堆叠形成的第三晶体管；移除第一栅极材料与第二栅极材料的掩膜；形成第二功函数层于第三装置区中的阻挡层上；以及沉积填充材料于第三装置区上，其中第三临界电压不同于第一临界电压与第二临界电压。在一实施例中，阻挡层包括氮化钽。在一实施例中，形成第一盖层的步骤包括：将第一装置区浸入硅为主的气体以形成硅层；以及使工艺腔室中破真空，让硅层氧化成氧化硅。在一实施例中，形成第一栅极材料的步骤包括沉积界面层于半导体鳍状物上，以及沉积第二盖层于界面层上。在一实施例中，方法包括沉积粘着层于第二功函数层上。在一实施例中，第一盖层的厚度小于第一功函数层的厚度的一半。
在又一实施例中，半导体装置包括：第一栅极堆叠，位于第一半导体鳍状物上，且第一栅极堆叠包括第一金属材料；第二栅极堆叠，位于第二半导体鳍状物上，第二栅极堆叠包括第一金属材料与第一金属材料上的第一p型金属材料，且第一金属材料与第一p型金属材料不同；以及第三栅极堆叠，位于第三半导体鳍状物上，第三栅极堆叠包括第一金属材料、第一p型金属材料与第一介电盖层。第一栅极堆叠、第二栅极堆叠与第三栅极堆叠的每一个包括n型金属材料，第一栅极堆叠中的n型金属材料物理接触第一金属材料，第二栅极堆叠中的n型金属材料物理接触第一p型金属材料，且第三栅极堆叠中的n型金属材料物理接触第一介电盖层。在一实施例中，第一p型金属材料包括钨、氧化钨、氮化钨、钼或氮化钼。在一实施例中，第一介电盖层包括硅为主的材料。在一实施例中，第一栅极堆叠、第二栅极堆叠与第三栅极堆叠的每一个各自包含金属填充层于n型金属材料上，且金属填充层不含空洞。在一实施例中，第一栅极堆叠、第二栅极堆叠与第三栅极堆叠的每一个分别包含粘着层夹设于个别的n型金属材料与金属填充层之间。在一实施例中，第一介电盖层的厚度为第一p型金属材料的厚度的10％至80％之间。
上述实施例的特征有利于本技术领域中技术人员理解本公开。本技术领域中技术人员应理解可采用本公开作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换或更动。

Claims (1)

1.一种半导体装置的形成方法，包括：
沉积一栅极介电层于一第一区、一第二区与一第三区上；
沉积一第一金属材料于该第一区、该第二区与该第三区上；
沉积一第一功函数层于该第一区、该第二区与该第三区上；
形成一第一盖层于该第一功函数层上的该第一区、该第二区与该第三区上，且该第一盖层包括绝缘材料；
自该第二区移除该第一盖层；
自该第一区移除该第一盖层与该第一功函数层；以及
在自该第一区移除该第一功函数层之后，沉积一填充材料于该第一区、该第二区与该第三区上。
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