CN110957226A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN110957226A
CN110957226A CN201910921640.9A CN201910921640A CN110957226A CN 110957226 A CN110957226 A CN 110957226A CN 201910921640 A CN201910921640 A CN 201910921640A CN 110957226 A CN110957226 A CN 110957226A
Authority
CN
China
Prior art keywords
layer
gate
growth process
drain regions
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910921640.9A
Other languages
English (en)
Inventor
林资敬
林建智
朱峯庆
吴卓斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110957226A publication Critical patent/CN110957226A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在一实施例中，方法包括：形成第一栅极堆叠与第二栅极堆叠于鳍状物上；蚀刻鳍状物以形成凹陷于第一栅极堆叠与第二栅极堆叠之间的鳍状物中；以及形成外延的源极/漏极区于凹陷中，包括：配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第一层衬垫凹陷的侧部与底部，以及在成长第一层之后，配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第二层于第一层上，其中成长第一层时以第一流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者，而成长第二层时以第二流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者。

Description

半导体装置的形成方法
技术领域
本公开实施例关于半导体装置，更特别关于外延的源极/漏极区与其形成方法。
背景技术
半导体装置用于多种电子应用，比如个人电脑、手机、数字相机、与其他电子设备。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上，再采用微影图案化多种材料层以形成电路构件与元件于半导体基板上。
半导体产业持续缩小最小结构的尺寸，以持续改良多种电子构件(如晶体管、二极管、电阻、电容、或类似物)的集成密度，进而将更多构件整合至给定面积中。然而随着最小结构尺寸缩小，产生需解决的额外问题。
发明内容
本公开一实施例提供的半导体装置的形成方法包括：形成栅极堆叠于鳍状物上；蚀刻鳍状物以形成凹陷于与栅极堆叠相邻的鳍状物中；在第一成长制程时配送多个硅前驱物以形成源极/漏极区的第一层于凹陷中，且在第一成长制程时配送的硅前驱物具有第一组流速比例；以及在第二成长制程时配送硅前驱物以形成源极/漏极区的第二层于外延的源极/漏极区的第一层上，且在第二成长制程时配送的硅前驱物具有第二组流速比例，而第二组流速比例与第一组流速比例不同，其中第一成长制程的硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有一第一比例；以及其中第二成长制程的硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有第二比例，且第二比例大于第一比例。
本公开一实施例提供的半导体装置的形成方法包括：形成第一栅极堆叠与第二栅极堆叠于鳍状物上；蚀刻鳍状物以形成凹陷于第一栅极堆叠与第二栅极堆叠之间的鳍状物中；以及形成外延的源极/漏极区于凹陷中，包括：配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第一层衬垫凹陷的侧部与底部，以及在成长第一层之后，配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第二层于第一层上，其中成长第一层时以第一流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者，而成长第二层时以第二流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者。
本公开一实施例提供的半导体装置包括：自基板延伸的第一鳍状物与第二鳍状物；第一鳍状物与第二鳍状物中的源极/漏极区，源极/漏极区的侧部与第一鳍状物与第二鳍状物隔有平均的第一距离，且源极/漏极区包括：第一层，具有第一掺质浓度；以及第二层，位于第一层上，第二层具有第二掺质浓度，且第二掺质浓度大于第一掺质浓度，第二层具有凸起的上表面，且凸起的上表面与第一鳍状物与第二鳍状物的顶部隔有平均的第二距离；其中第二距离对第一距离的比例为约0.5至约6。
附图说明
图1一些实施例中，鳍状场效晶体管的三维图。
图2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、11、12、13、14、15A、15B、16A、16B、17A、17B、18A、18B、18C、19A、19B、20A、与20B一些实施例中，形成鳍状场效晶体管的中间阶段之剖视图。
【符号说明】
A-A、B-B、C-C 参考剖面
D1 深度
D2、D3 距离
H1、H2、H3 高度
TB 底部厚度
TS 侧壁厚度
W1 宽度
W2 整体宽度
10 区域
50 基板
50D 分隔区
50N、50P 区域
52 鳍状物
54 绝缘材料
56 浅沟槽隔离区
58 通道区
60 虚置介电层
62 虚置栅极层
64 掩模层
72 虚置栅极
74 掩模
76 栅极密封间隔物
78 栅极间隔物
80 源极/漏极区
80A 第一层
80B 第二层
82、94 凹陷
84 第一外延成长制程
86 第二外延成长制程
88 气隙
90 接点蚀刻停止层
92 第一层间介电层
96 栅极介电层
98 栅极
98A 衬垫层
98B 功函数调整层
98C 填充材料
100 栅极掩模
102 第二层间介电层
104 栅极接点
106 源极/漏极接点
108 硅化物
具体实施方式
下述内容提供的不同实施例或实例可实施本公开的不同结构。下述特定构件、与配置的实施例用以简化本公开内容而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。另一方面，本公开的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如「下方」、「其下」、「较下方」、「上方」、「较上方」、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90或其他角度，因此方向性用语仅用以说明图示中的方向。
在一些实施例中，以多个外延成长制程形成外延的源极/漏极区。在外延成长制程时，配送相同组的半导体材料前驱物。在不同的成长制程中，配送不同流速比例的前驱物。通过调整流速比例，可在外延成长开始时导入更多气相氯原子，并在外延成长结束时导入较少气相氯原子。最终外延的源极/漏极区的上侧层可具有较高或细长的轮廓，以减少最终鳍状场效晶体管的栅极与源极/漏极的寄生电容。
图1一些实施例中，鳍状场效晶体管的三维图。鳍状场效晶体管包括鳍状物52于基板50(如半导体基板)上。浅沟槽隔离区56位于基板50中，而鳍状物52自相邻的浅沟槽隔离区56之间向上凸起。虽然附图与说明中的浅沟槽隔离区56与基板50分开，但此处所述的用语「基板」可视作只有半导体基板，或含有隔离区的半导体基板。此外，虽然附图中的鳍状物52为单一连续的材料如基板50，但鳍状物52及/或基板50可包含单一材料或多种材料。在这些内容中，鳍状物52指的是延伸于相邻的浅沟槽隔离区56之间的部份。
栅极介电层96沿着鳍状物52的侧壁与上表面，而栅极98位于栅极介电层96上。源极/漏极区80位于相对于栅极介电层96与栅极98的鳍状物52的两侧中。图1亦显示后续附图所用的参考剖面。参考剖面A-A沿着栅极98的纵轴，并垂直于鳍状场效晶体管的源极/漏极区80之间的电流方向。参考剖面B-B垂直于参考剖面A-A，并沿着鳍状物52的纵轴且在鳍状场效晶体管的源极/漏极区80之间的电流方向中。参考剖面C-C平行于参考剖面A-A，并延伸穿过鳍状场效晶体管的源极/漏极区80。为清楚说明，后续附图参考这些参考剖面。
此处所述的一些实施例所述的内容，为采用栅极后制制程所形成的鳍状场效晶体管。在其他实施例中，可采用栅极优先制程。此外，一些实施例可用于平面装置如平面场效晶体管。
图2至20B一些实施例中，形成鳍状场效晶体管的中间阶段的剖视图。图2、3、4、5、6、7、8A、9A、10A、15A、16A、17A、18A、19A、与20A沿着图1中的参考剖面A-A，差别在多个鳍状物及/或鳍状场效晶体管。图8B、9B、10B、11、12、13、14、15B、16B、17B、18B、19B、与20B沿着图1中的参考剖面B-B。图14沿着图1中的参考剖面C-C。
在图2中，提供基板50。基板50可为半导体基板如基体半导体、绝缘层上半导体基板、或类似物，其可掺杂(如掺杂n型或p型掺质)或未掺杂。基板50可为晶片如硅晶片。一般而言，绝缘层上半导体基板为半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。可提供绝缘层于基板上，且基板通常为硅基板或玻璃基板。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。
基板50具有区域50N与50P。区域50N可用于形成n型装置如n型金氧半晶体管(例如n型鳍状场效晶体管)。区域50P可用于形成p型装置如p型金氧半晶体管(例如p型鳍状场效晶体管)。区域50N与区域50P可物理分开(比如隔有分隔区50D)，且任何数目的装置结构(如其他主动装置、掺杂区、隔离结构、类似物)亦可位于区域50N与区域50P之间。
在图3中，形成鳍状物52于基板50中。鳍状物52为半导体带状物。在一些实施例中，鳍状物52形成于基板50中的方法可为蚀刻沟槽于基板50中。蚀刻可为任何可接受的蚀刻制程，比如反应性离子蚀刻、中性束蚀刻、类似制程、或上述的组合。蚀刻可为非等向。
可由任何合适方法图案化鳍状物。举例来说，可采用一或多道光微影制程图案化鳍状物，包括双重图案化或多重图案化制程。一般而言，双重图案化或多重图案化制程结合光微影与自对准制程，其产生的图案间距可小于采用单一直接的光微影制程所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光微影制程图案化牺牲层。采用自对准制程，沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，再采用保留的间隔物以图案化鳍状物。
在图4中，绝缘材料54形成于基板50之上与相邻的鳍状物52之间。绝缘材料54可为氧化物如氧化硅、氮化物、类似物、或上述的组合，且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(如在远端等离子体系统中沉积化学气相沉积为主的材料，之后固化材料使其转换成另一材料如氧化物)、类似方法、或上述的组合。亦可采用任何可接受的制程所形成的其他绝缘材料。在所述实施例中，绝缘材料54为可流动的化学气相沉积制程所形成的氧化硅。一旦形成绝缘材料，可进行退火制程。在一实施例中，多余的绝缘材料54覆盖鳍状物52。虽然附图中的绝缘材料54为单层，一些实施例可采用多层的绝缘材料54。举例来说，一些实施例可先沿着基板50与鳍状物52的表面形成衬垫层(未图示)。之后可形成上述的填充材料于衬垫层上。
在图5中，对绝缘材料54进行移除制程，以移除鳍状物52上的多余绝缘材料54。在一些实施例中，可采用平坦化制程如化学机械研磨、回蚀刻制程、上述的组合、或类似制程。平坦化制程露出鳍状物52，因此平坦化制程完成后的鳍状物52的上表面与绝缘材料54的上表面齐平。
在图6中，使绝缘材料54凹陷以形成浅沟槽隔离区56。绝缘材料54凹陷，可使区域50N与区域50P中的鳍状物52自相邻的浅沟槽隔离区56之间凸起。在凹陷步骤之后，鳍状物52的露出部份延伸高于浅沟槽隔离区56的上表面的距离为高度H1。在一些实施例中，高度H1为约20nm至约70nm。鳍状物52的露出部份，包括将成为最终鳍状场效晶体管的通道区58的部份。
此外，浅沟槽隔离区56的上表面可为图示的平坦表面、凸起表面、凹陷表面(如碟化)、或上述的组合。通过合适蚀刻，可让浅沟槽隔离区56的上表面为平坦、凸起、及/或凹陷。使浅沟槽隔离区56凹陷的方法可采用可接受的蚀刻制程，比如对绝缘材料54的材料具有选择性的蚀刻制程(例如蚀刻绝缘材料54的材料的速率，高于蚀刻鳍状物52的材料的速率)。举例来说，以合适蚀刻制程进行的化学氧化物移除，可采用稀氢氟酸。
图2至6所示的制程仅为如何形成鳍状物52的一例。在一些实施例中，鳍状物的形成方法可为外延成长制程。举例来说，可形成介电层于基板50的上表面上，并蚀刻沟槽穿过介电层以露出下方的基板50。可外延成长同质外延结构于沟槽中，且介电层可凹陷以让同质外延结构自介电层凸起以形成鳍状物。此外，一些实施例可采用异质外延结构以用于鳍状物52。举例来说，可使图5中的鳍状物52凹陷，并外延成长不同于鳍状物52的材料于凹陷的鳍状物52上。在这些实施例中，鳍状物52包含凹陷料以及位于凹陷材料上的外延成长材料。在其他实施例中，介电层可形成于基板50上，而沟槽可蚀刻穿过介电层。接着可采用不同于基板50的材料，以外延成长异质外延结构于沟槽中，且介电层可凹陷以让异质外延结构自介电层凸起以形成鳍状物52。在外延成长同质外延结构或异质外延结构的一些实施例中，可在成长时原位掺杂外延成长的材料以省略之前或之后的注入，但原位掺杂与注入掺杂亦可搭配使用。
此外，在区域50N(如n型金氧半区)与区域50P(如p型金氧半区)中的外延成长材料不同是有利的。在多种实施例中，鳍状物52的上侧部份的组成为硅锗(SixGe1-x，其中x可为0至1)、碳化硅、纯锗或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。举例来说，形成III-V族半导体化合物所用的可行材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓、或类似物。
在图6中，可形成合适的井区(未图示)于鳍状物52及/或基板50中。在一些实施例中，p型井可形成于区域50N中，而n型井可形成于区域50P中。在一些实施例中，p型井或n型井均形成于区域50N中(或均形成于区域50P中)。
在具有不同型态的井区的实施例中，可采用光阻或其他掩模(未图示)以达区域50N与区域50P所用的不同注入步骤。举例来说，可形成光阻于区域50N中的鳍状物52与浅沟槽隔离区56上。图案化光阻以露出基板50的区域50P如p型金氧半区。可采用旋转涂布技术形成光阻，并采用可接受的光微影技术图案化光阻。一旦图案化光阻，可进行n型杂质注入于区域50P中，而光阻可作为掩模以实质上避免n型杂质注入至区域50n如n型金氧半区中。n型杂质可为磷、砷、锑、或类似物，其注入至区域中的浓度小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在注入之后可移除光阻，且移除方法可为可接受的灰化制程。
在注入区域50P之后，可形成光阻于区域50P中的鳍状物52与浅沟槽隔离区56上。图案化光阻以露出基板50的区域50N如n型金氧半区。可采用旋转涂布技术形成光阻，并采用可接受的光微影技术图案化光阻。一旦图案化光阻，可进行p型杂质注入于区域50N中，而光阻可作为掩模以实质上避免p型杂质注入至区域50P如p型金氧半区中。p型杂质可为硼、二氟化硼、铟、或类似物，其注入至区域中的浓度小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在注入之后可移除光阻，且移除方法可为可接受的灰化制程。
在注入区域50N与区域50P之后，可进行退火以活化注入的p型杂质及/或n型杂质。在一些实施例中，可在成长外延鳍状物的成长材料时进行原位掺杂以省略注入，但原位掺杂与注入掺杂可搭配使用。
在图7中，形成虚置介电层60于鳍状物52上。举例来说，虚置介电层60可为氧化硅、氮化硅、上述的组合、或类似物，且其形成方法可为依据可接受的技术的沉积或热氧化。虚置栅极层62形成于虚置介电层60上，而掩模层64形成于虚置栅极层62上。可沉积虚置栅极层于虚置介电层60上，再以化学机械研磨等制程平坦化虚置栅极层62。可沉积掩模层64于虚置栅极层62上。虚置栅极层62可为导电材料如非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、或金属。虚置栅极层62的沉积方法可为物理气相沉积、化学气相沉积、溅镀沉积、或本技术领域已知用于沉积导电材料的其他技术。虚置栅极层62的组成可为其他材料，其对蚀刻隔离区的制程具有高蚀刻选择性。举例来说，掩模层64可包括氮化硅、氮氧化硅、或类似物。在此例中，形成单一的虚置栅极层62与单一的掩模层64于整个区域50N及50P。值得注意的是，附图中只覆盖鳍状物52的虚置介电层60仅用以举例说明。在一些实施例中，可沉积虚置介电层60以覆盖浅沟槽隔离区56，以延伸于虚置栅极层62与浅沟槽隔离区56之间。
图8A至20B形成实施例的装置的多种额外步骤。图8A至20B显示区域50N与区域50P中的结构。举例来说，图8A至20B所示的结构可用于区域50N与50P。区域50N与区域50P中的结构差异(若存在)将搭配每一图说明。
在图8A与8B中，可采用可接受的光微影与蚀刻技术图案化掩模层64(见图7)以形成掩模74。接着可将掩模74的图案转移至虚置栅极层62。在一些未图示的实施例中，亦可由可接受的蚀刻技术，将掩模74的图案转移至虚置介电层60以形成虚置栅极72。虚置栅极72覆盖鳍状物52的个别通道区58。掩模74的图案可用于物理分隔每一虚置栅极72与相邻的虚置栅极。虚置栅极72的纵向亦可实质上垂直于个别外延鳍状物52的纵向。
在图9A与9B中，栅极密封间隔物76形成于虚置栅极72、掩模74、及/或鳍状物52的露出表面上。在热氧化或沉积之后进行非等向蚀刻，可形成栅极密封间隔物76。
在形成栅极密封间隔物76之后，可进行轻掺杂源极/漏极区(未图示)所用的注入。在具有不同装置型态的实施例中，与图6所示的上述布值类似，可形成掩模如光阻于区域50N上并露出区域50P，且可注入合适型态的掺质(如p型掺质)至区域50P的露出的鳍状物52中。接着可移除掩模。接着可形成掩模如光阻于区域50P上并露出区域50N，且可注入合适型态的掺质(如n型掺质)至区域50N的露出的鳍状物52中。接着可移除掩模。n型杂质可为任何前述的n型杂质，而p型杂质可为任何前述的p型杂质。轻掺杂的源极/漏极区的杂质浓度可为约1015cm-3至约1016cm-3。可采用退火以活化注入的杂质。
此外，在沿着虚置栅极72及掩模74的侧壁的栅极密封间隔物76上形成栅极间隔物78。栅极间隔物78的形成方法可为顺应性沉积绝缘材料，接着非等向蚀刻绝缘材料。栅极间隔物78的绝缘材料可为氮化硅、碳氮化硅、上述的组合、或类似物。
在图10A与10B中，形成外延的源极/漏极区80于鳍状物52中，可施加应力于个别通道区58中以改善效能。外延的源极/漏极区80形成于鳍状物52中，使每一虚置栅极72位于个别相邻的一对外延的源极/漏极区80之间。在一些实施例中，外延的源极/漏极区80可延伸至鳍状物52中，且亦可穿过鳍状物52。在一些实施例中，栅极间隔物78用于使外延的源极/漏极区80与虚置栅极72分隔一段合适的横向距离，以避免外延的源极/漏极区80短接至最终鳍状场效晶体管的后续形成的栅极。如下所述，外延的源极/漏极区为多层的外延区，其包含多个掺杂半导体层。
图11至14形成外延的源极/漏极区80之中间阶段的剖视图。如图所示，一个外延的源极/漏极区80形成于两个虚置栅极72之间。图示的外延的源极/漏极区80可形成于区域50N或区域50P中。可掩模区域50P如p型金氧半区，并进行图11至14所示的步骤以形成外延的源极/漏极区80于区域50N如n型金氧半区中。接着可移除掩模。接着可掩模区域50N如n型金氧半区，并进行图11至14所示的步骤以形成外延的源极/漏极区80于区域50P如p型金氧半区中。接着可移除第二掩模。如下所述，在成长外延的源极/漏极区80时可原位掺杂n型杂质及/或p型杂质，以形成源极/漏极区。源极/漏极区所用的n型及/或p型杂质可为前述的任何杂质。
在图11中，凹陷82形成于鳍状物52的源极/漏极区之间，并位于相邻的栅极间隔物78之间。凹陷82的形成方法可采用可街受的光微影与蚀刻技术。凹陷82可形成至宽度W1，其等于相邻的栅极间隔物78之间的距离。在一些实施例中，宽度W1介于约20nm至约35nm。凹陷82形成至深度D1。深度D1可大于高度H1(见图6)。在一些实施例中，深度D1为约35nm至约60nm。
在图12中，进行第一外延成长制程84以形成外延的源极/漏极区80的第一层80A于凹陷82中。在第一外延成长制程84时，凹陷82暴露至多种前驱物。前驱物包含多种半导体材料前驱物、掺质前驱物、与蚀刻前驱物。
半导体材料前驱物为沉积所需半导体材料所用的前驱物。举例来说，在外延的源极/漏极区80的组成为硅的实施例中，半导体材料前驱物可包含硅烷、二氯硅烷、乙硅烷、三氯硅烷、或类似物。值得注意的是，在第一外延成长制程84时，可同时配送相同的半导体材料的多种前驱物。如下所述，配送相同半导体材料的多个前驱物，可控制最终外延的源极/漏极区80的材料组成，以控制外延的源极/漏极区80的最终形状。在一些实施例中，半导体材料前驱物为硅烷、二氯硅烷、与三氯硅烷。
应理解的是，前驱物可用于任何可接受的半导体材料。在外延的源极/漏极区80用于n型鳍状场效晶体管的实施例中，半导体材料可为施加拉伸应力于通道区中的材料，比如硅。同样地，在外延的源极/漏极区80用于p型鳍状场效晶体管的实施例中，半导体材料可为施加压缩应力于通道区中的材料，比如硅锗。
掺质前驱物可为辅助半导体材料前驱物所需的导电型态的任何前驱物。举例来说，在外延的源极/漏极区80为掺杂磷的硅的实施例中，比如在形成p型装置时，掺质前驱物可为磷前驱物如膦。类似地，在外延的源极/漏极区80为掺杂硼的硅的实施例中，比如在形成n型装置时，掺质前驱物为硼前驱物如乙硼烷。
蚀刻前驱物可控制第一外延成长制程84时的成长。具体而言，蚀刻前驱物可增加成长选择性，使外延的源极/漏极区80的第一层80A成长于所需位置(比如鳍状物52的凹陷82中)，而不成长于不想要的位置(比如浅沟槽隔离区56上)。在一些实施例中，蚀刻前驱物为氯化氢。
在第一外延成长制程84时，中间结构同时暴露至半导体材料前驱物、掺质前驱物、与蚀刻前驱物。如下所述，可控制第一外延成长制程84的前驱物流速比例、温度、与压力，以影响外延的源极/漏极区80的第一层80A的材料组成。第一层80A具有低掺质浓度。在一些实施例中，第一层80A的掺质浓度为约5×1019cm-3至约2×1021cm-3。低掺质浓度的外延区对鳍状物52的黏着性较佳。
进行第一外延成长制程84，使外延的源极/漏极区80的第一层80A具有所需厚度。举例来说，可进行第一外延成长制程84一段第一预定时间，以产生所需厚度的层状物。在一些实施例中，第一外延成长制程84的时间为约30秒至约300秒。第一层80A可具有不一致的厚度。具体而言，第一层80A具有沿着凹陷82的侧壁的侧壁厚度TS，以及沿着凹陷82的底部的底部厚度TB。侧壁厚度TS可小于底部厚度TB。在一些实施例中，侧壁厚度TS为约1nm至约8nm，而底部厚度TB为约1nm至约10nm。第一层80A够厚以提供良好的黏着性至鳍状物52以用于后续形成的层状物，但第一层80A亦够薄以确保外延的源极/漏极区80主要包含后续形成的层状物(其有助于确保外延的源极/漏极区80充份掺杂)。
在图13中，进行第二外延成长制程86以形成外延的源极/漏极区80的第二层80B于凹陷82中。第二层80B填入凹陷82，使最终外延的源极/漏极区80包含第一层80A与第二层80B。
在第二外延成长制程86时，凹陷82暴露至与第一外延成长制程84相同的前驱物。如下所述，在第二外延成长制程86时控制前驱物流速比例、温度、与压力，以影响外延的源极/漏极区80的第二层80B的材料组成。第二层80B具有高掺质浓度。在一些实施例中，第二层80B的掺质浓度为约2×1021cm-3至约5×1021cm-3。高掺质浓度的外延区可提供最终鳍状场效晶体管所用的够多载子。
进行第二外延成长制程86，使外延的源极/漏极区80的第二层80B具有所需的高度H2。举例来说，可进行第二外延成长制程86一段第二预定时间，以产生所需高度H2的层状物。在一些实施例中，第二外延成长制程86的时间为约50秒至约500秒。所需的高度H2大于深度D1(见图11)，使外延的源极/漏极区80的上表面高于鳍状物52的上表面。在一些实施例中，高度H2为约30nm至约70nm。
图14显示形成外延的源极/漏极区80之一后的结构。外延的源极/漏极区80具有凸起的上表面，其可自鳍状物52的个别表面隆起。此外，相邻的外延的源极/漏极区80可合并，使最终外延的源极/漏极区80越过多个鳍状物(比如附图中的一对鳍状物52)，其为相同鳍状场效晶体管的部份。
外延的源极/漏极区80具有整体宽度W2。整体宽度W2取决于外延的源极/漏极区80的材料组成。在一些实施例中，控制第一外延成长制程84及/或第二外延成长制程86时的前驱物流速比例、温度、与压力，以减少外延的源极/漏极区80的整体宽度W2。在一些实施例中，整体宽度W2为约50nm至约60nm。
外延的源极/漏极区80的最顶点(尖端)比鳍状物52的最高点，高出平均距离D2。在一些实施例中，距离D2小于约15nm，比如约1nm至约15nm。此外，外延的源极/漏极区80自最靠近的鳍状物52延伸平均距离D3。在一些实施例中，距离D3小于约30nm。外延的源极/漏极区80的形状轮廓可表示为距离D2对距离D3的比例。距离D2对距离D3的比例亦取决于外延的源极/漏极区80的材料组成。在一些实施例中，控制第一外延成长制程84及/或第二外延成长制程86时的前驱物流速、温度、与压力，以增加距离D2对距离D3的比例。在一些实施例中，距离D2对距离D3的比例为约0.5至约6。
气隙形成于外延的源极/漏极区80之下，以及相邻的一对鳍状物52之间。在一些实施例中，浅沟槽隔离区56具有凸起的上表面。气隙88具有自一对鳍状物52之间的浅沟槽隔离区56的凸起上表面延伸的平均高度H3。高度H3亦取决于外延的源极/漏极区80的材料组成。一些实施例在第一外延成长制程84及/或第二外延成长制程86时，控制前驱物流速比例、温度、与压力以增加高度H3。在一些实施例中，高度H3为约15nm至约40nm。
外延的源极/漏极区80的整体宽度W2、距离D2对距离D3的比例、与高度H3取决于第一外延成长制程84与第二外延成长制程86时的前驱物流速比例。前驱物流速比可依据式1量化：
Figure BDA0002217770920000131
在式1中，NSi配送的前驱物中，键结至气相氢原子或气相氯原子的气相硅原子总数。NH配送的前驱物中，键结至气相硅原子或气相氯原子的气相氢原子总数。NCl配送的前驱物中，键结至气相硅原子或气相氢原子的气相氯原子总数。Γ为成长的外延层的预定形状的无单位量化值。具有高预期形状值Γ的外延成长制程，产生的外延源极/漏极区80会具有较小的整体宽度W2、较大的距离D2对距离D3的比例、以及较大的高度H3。
距离D2对距离D3的比例具有下限与上限。具体而言，若距离D2对距离D3的比例过小，则外延的源极/漏极区80形成晶面而不具有凸起的上表面。类似地，若距离D2对距离D3的比例过大，则外延的源极/漏极区80对鳍状物52的侧部的黏着性不足。如此一来，一些实施例中距离D2对距离D3的比例为约0.5至约6，其可让外延的源极/漏极区80具有所需的形状并对鳍状物具有足够黏着性。在这些实施例中，外延的源极/漏极区80的成长制程所具有的预期形状值Γ为约1.75至约7.1，其可让距离D2对距离D3的比例为约0.5至约6。
在成长制程时选择前驱物流速比例，以控制第一外延成长制程84与第二外延成长制程86的预期形状值Γ。在一些实施例中，第一外延成长制程84的预期形状值Γ，与第二外延成长制程86的预期形状值Γ不同。具体而言，在第一外延成长制程84时以第一流速配送前驱物，并在第二外延成长制程86时以第二流速配送相同的前驱物。在第二外延成长制程86时的前驱物流速，与第一外延成长制程84时的前驱物流速不同。如上所述，一些实施例的半导体材料前驱物为硅烷、二氯硅烷、与三氯硅烷。因此第二外延成长制程86可包括改变硅烷、二氯硅烷、与三氯硅烷的流速。在一些实施例中，增加硅烷流速、减少二氯硅烷流速、并视情况减少三氯硅烷流速。如上所述，外延成长制程的预期形状值Γ，与配送的前驱物中键结至气相氢原子或气相硅原子的气相氯原子的总数成反比。通过降低二氯硅烷(及视情况采用的三氯硅烷)的流速，在第二外延成长制程86时可导入较少氯，并在形成外延的源极/漏极区80的第二层80B时增加预期形状值Γ。因此在形成第二层80B时的预期形状值Γ，大于形成第一层80A时的预期形状值Γ。
在一些实施例中，第一外延成长制程84时的掺质前驱物流速，小于第二外延成长制程86时的掺质前驱物流速。如上所述，一些实施例的掺质前驱物可为膦(用于p型珠置)或乙硼烷(用于n型装置)。因此在进行第二外延成长制程86时可增加膦或胂的流速。
在一些实施例中，第一外延成长制程84时的蚀刻前驱物流速，小于第二外延成长制程86时的蚀刻前驱物流速。如上所述，一些实施例的蚀刻前驱物为氯化氢。第二外延成长制程86因此可包含增加氯化氢流速。
外延的源极/漏极区80的第一层80A比第二层80B薄。如此一来，第二外延成长制程86时的前驱物流速对预期形状值Γ的影响，大于第一外延成长制程84时的前驱物流速度预期形状值Γ的影响。表1显示来自外延成长实验的数据。在第二外延成长制程86时采用表1所列的前驱物流速，以成长多种外延区。前驱物流速的单位为sccm。掺质前驱物浓度不大幅影响外延成长实验的预期形状值Γ，因此实验中不调整或量测掺质前驱物的流速。成长的外延区所用的距离D2对距离D3的比例如图1所示。
表1
Figure BDA0002217770920000141
Figure BDA0002217770920000151
如表1所示，硅烷：二氯硅烷：三氯硅烷：氯化氢的流速比例为5：10：1：9.6时，造成外延成长制程的预期形状值Γ为2.04，使最终外延的源极/漏极区80的距离D2对距离D3的比例在所需范围内。
选择第一外延成长制程84与第二外延成长制程86的温度与压力，亦可控制最终外延的源极/漏极区80的距离D2对D3的比例。第一外延成长制程84与第二外延成长制程86的制程温度与压力可不同。第一外延成长制程84可在高温(如约400℃至约800℃)与低压(如约5Torr至约600Torr)下进行。第二外延成长制程86可在高温(如约450℃至约800℃)与低压(如约5Torr至约600Torr)下进行。在高温与低压下进行第一外延成长制程84与第二外延成长制程86，可增加距离D2对距离D3的比例。
在完成第一外延成长制程84与第二外延成长制程86之后，外延的源极/漏极区80具有较细长的形状轮廓，比如距离D2对距离D3的比例更大。此外，可降低气隙88的平均高度H3，并减少外延的源极/漏极区80的整体宽度W2。通过减少整体宽度W2，可减少最终鳍状场效晶体管的栅极与源极/漏极的电容。因此可增加最终鳍状场效晶体管的效能。
在图15A与15B中，第一层间介电层92沉积于中间结构上。第一层间介电层92的组成可为介电材料，且其沉积方法可为任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。介电材料可包含磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物。可采用任何可接受的制程所形成的其他绝缘材料。在一些实施例中，接点蚀刻停止层90位于第一层间介电层92与外延的源极/漏极区80、掩模74、及栅极间隔物78之间。接点蚀刻停止层90可包含介电材料如氮化硅、氧化硅、氮氧化硅、或类似物，其蚀刻速率与上方的第一层间介电层92的材料的蚀刻速率不同。
在图16A与16B中，进行平坦化制程如化学机械研磨，使第一层间介电层92的上表面与虚置栅极72或掩模74的上表面齐平。平坦化制程亦移除虚置栅极72上的掩模74，以及沿着掩模74的侧壁的栅极间隔物78与栅极密封间隔物76的部份。在平坦化制程之后，虚置栅极72、栅极密封间隔物76、栅极间隔物78、与第一层间介电层92的上表面齐平。综上所述，虚置栅极72的上表面由第一层间介电层92露出。在一些实施例中可保留掩模74，而此例中的平坦化制程使第一层间介电层92的上表面与掩模74的上表面齐平。
在图17A与17B中，在蚀刻步骤中移除虚置栅极72与掩模74(若存在)，以形成凹陷94。亦可移除凹陷94中的虚置介电层60的部份。在一些实施例中，只移除虚置栅极72，并保留凹陷94所露出的虚置介电层60。在一些实施例中，自晶粒的第一区(如核心逻辑区)中的凹陷94移除虚置介电层60，并保留晶粒的第二区(如输入/输出区)中的凹陷94中的虚置介电层60。在一些实施例中，以非等向干蚀刻制程移除虚置栅极72。举例来说，蚀刻制程可包含干蚀刻制程，其采用反应气体以选择性地蚀刻虚置栅极72，而不蚀刻第一层间介电层92或栅极间隔物78。每一凹陷露出个别鳍状物52的通道区58。每一通道区58位于相邻的一对外延的源极/漏极区80之间。在蚀刻移除虚置栅极72时，虚置介电层60可作为蚀刻停止层。在移除虚置栅极72之后，接着可视情况移除虚置介电层60。
在图18A与18B中，形成置换栅极所用的栅极介电层96与栅极98。图18C显示图19B中区域10的细节图。栅极介电层96顺应性地沉积于凹陷94中，比如沉积于鳍状物52的侧壁与上表面及栅极密封间隔物76及/或栅极间隔物78的侧壁上。栅极介电层96亦可形成于第一层间介电层92的上表面上。在一些实施例中，栅极介电层96包含氧化硅、氮化硅、或上述的多层。在一些实施例中，栅极介电层96包含高介电常数的介电材料。在这些实施例中，栅极介电层96的介电常数大于约7.0，且可包含铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的金属氧化物或硅酸盐。栅极介电层96的形成方法可包含分子束沉积、原子层沉积、等离子体辅助化学气相沉积、或类似方法。在虚置介电层60的部份保留于凹陷94中的实施例中，栅极介电层96可包含虚置介电层60的材料如氧化硅。
栅极98分别沉积于栅极介电层96上，并填入凹陷94的其余部份。栅极98可包括含金属材料如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述的组合、或上述的多层。举例来说，虽然图18B显示单层的栅极98，栅极98可包含任何数目的衬垫层98A、任何数目的功函数调整层98B、与填充材料98C，如图18C所示。在填入栅极98之后，可进行平坦化制程如化学机械研磨以移除栅极介电层96与栅极98的材料的多余部份，且多余部份位于第一层间介电层92的上表面上。因此栅极98与栅极介电层96的材料的保留部份形成最终鳍状场效晶体管的置换栅极。栅极98与栅极介电层96可一起视作栅极堆叠。栅极与栅极堆叠可沿着鳍状物52的通道区58的侧壁延伸。
可同时形成栅极介电层96于区域50N与区域50P中，使每一区域中的栅极介电层由相同材料组成。亦可同时形成栅极98于区域50N与50P中，使每一区域中的栅极98由相同材料组成。在一些实施例中，可由分开制程形成每一区域中的栅极介电层96，使每一区中的栅极介电层96可由不同材料组成。亦可由分开制程形成每一区域中的栅极98，使每一区中的栅极98可由不同材料组成。在采用分开制程时，可采用多种掩模步骤遮住与露出合适的区域。
在图19A与19B中，沉积第二层间介电层102于第一层间介电层92上。在一些实施例中，第二层间介电层102为可流动的化学气相沉积法所形成的可流动膜。在一些实施例中，第二层间介电层102的组成为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任何合适方法如化学气相沉积或等离子体辅助化学气相沉积。一些实施例在形成第二层间介电层102之前，使栅极堆叠(包含栅极介电层96与对应的上方栅极98)凹陷，因此凹陷直接形成于栅极堆叠之上及两侧的栅极间隔物78的部份之间，如图19A与19B所示。将栅极掩模100(包括一或多层的介电材料如氮化硅、氮氧化硅、或类似物)填入凹陷，接着以平坦化制程移除介电材料延伸于第一层间介电层92上的多余部份。后续形成的栅极接点104(见图20A与20B)穿过栅极掩模100，以接触凹陷的栅极98的上表面。
在图20A与20B所示的一些实施例中，栅极接点104与源极/漏极接点106穿过第二层间介电层102与第一层间介电层92。源极/漏极接点106所用的开口穿过第一层间介电层92与第二层间介电层102，而栅极接点104所用的开口穿过第二层间介电层102与栅极掩模100。可采用可接受的光微影与蚀刻技术形成开口。源极/漏极接点106所用的开口可具有任何深度。在一些实施例中，开口的深度为约5nm至约15nm。
可形成硅化物108于外延的源极/漏极区80上。在一些实施例中，在形成源极/漏极接点106之前，沉积导电材料于外延的源极/漏极区80上(比如源极/漏极接点106所用的开口中)。导电材料可为钛、钴、镍、或类似物，且可不同于源极/漏极接点106的导电材料。退火导电材料以形成硅化物108。硅化物108物理与电性耦接至外延的源极/漏极区80。在一些实施例中，硅化物108的厚度为约2nm至约20nm。
接着形成衬垫层如扩散阻障层、黏着层、或类似物，以及导电材料于开口中及硅化物108上。衬垫层可包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可进行平坦化制程如化学机械研磨，以自第二层间介电层102的表面移除多余材料。保留的衬垫层与导电材料形成源极/漏极接点106与栅极接点104于开口中。源极/漏极接点106物理与电性耦接至硅化物108，而栅极接点104物理与电性耦接至栅极98。可在不同制程中或相同制程中形成源极/漏极接点106与栅极接点104。虽然附图中的源极/漏极接点106与栅极接点104形成于相同剖面中，但应理解上述接点可形成于不同剖面中，以避免接点短路。
实施例可达一些优点。通过改变第二外延成长制程86时的半导体材料前驱物流速，可增加第二外延成长制程86的预期形状值Γ。在第二外延成长制程86减少气相氯原子，可让最终外延的源极/漏极区80具有更细长的形状轮廓，以及更小的整体宽度。通过减少整体宽度，可降低最终鳍状场效晶体管中的栅极至源极/漏极的电容。栅极至源极/漏极的电容减少对最终鳍状场效晶体管的一些应用特别有利，比如环形振荡器。
在一实施例中，方法包括：形成栅极堆叠于鳍状物上；蚀刻鳍状物以形成凹陷于与栅极堆叠相邻的鳍状物中；在第一成长制程时配送多个硅前驱物以形成源极/漏极区的第一层于凹陷中，且在第一成长制程时配送的硅前驱物具有第一组流速比例；以及在第二成长制程时配送硅前驱物以形成源极/漏极区的第二层于外延的源极/漏极区的第一层上，且在第二成长制程时配送的硅前驱物具有第二组流速比例，而第二组流速比例与第一组流速比例不同，其中第一成长制程的硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有一第一比例；以及其中第二成长制程的硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有第二比例，且第二比例大于第一比例。
在一些实施例中，第二比例为约1.75至约7.1。在一些实施例中，硅前驱物为硅烷、二氯硅烷、与三氯硅烷。在一些实施例中，第二成长制程时的硅烷流速，大于第一成长制程时的硅烷流速。在一些实施例中，第二成长制程时的二氯硅烷流速，小于第一成长制程时的二氯硅烷流速。在一些实施例中，第二成长制程时的三氯硅烷流速，小于第一成长制程时的三氯硅烷流速。在一些实施例中，第二成长制程时的三氯硅烷流速，等于第一成长制程时的三氯硅烷流速。在一些实施例中，第一成长制程的温度为约400℃至约800℃，而压力为约5Torr至约600Torr。在一些实施例中，第二成长制程的温度为约450℃至约800℃，而压力为约5Torr至约600Torr。在一些实施例中，第一成长制程更包括配送掺质前驱物与蚀刻前驱物，以形成外延的源极/漏极区的第一层于凹陷中。在一些实施例中，第二成长制程更包括：配送掺质前驱物与蚀刻前驱物以形成外延的源极/漏极区的第二层于外延的源极/漏极区的第一层上，其中第二成长制程时配送的掺质前驱物流速大于第一成长制程时配送的掺质前驱物流速，且其中第二成长制程时配送的蚀刻前驱物流速大于第一成长制程时配送的蚀刻前驱物流速。
在一实施例中，方法包括：形成第一栅极堆叠与第二栅极堆叠于鳍状物上；蚀刻鳍状物以形成凹陷于第一栅极堆叠与第二栅极堆叠之间的鳍状物中；以及形成外延的源极/漏极区于凹陷中，包括：配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第一层衬垫凹陷的侧部与底部，以及在成长第一层之后，配送硅烷、二氯硅烷、三氯硅烷、与氯化氢于凹陷中，以成长第二层于第一层上，其中成长第一层时以第一流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者，而成长第二层时以第二流速配送硅烷、二氯硅烷、三氯硅烷、与氯化氢的每一者。
在一些实施例中，在成长第二层时，硅烷、二氯硅烷、三氯硅烷、与氯化氢的配送比例为5:10:1:9.6。在一些实施例中，成长第一层包括配送硅烷、二氯硅烷、三氯硅烷、与氯化氢，且键结的气相硅原子与键结的气相氢原子的总量对键结的气相氯原子量为第一比例，其中成长第二层包括配送硅烷、二氯硅烷、三氯硅烷、与氯化氢，且键结的气相硅原子与键结的气相氢原子的总量对键结的气相氯原子量为第二比例，且第二比例大于第一比例。在一些实施例中，成长第一层的温度为约400℃至约800℃，而压力为约5Torr至约600Torr。在一些实施例中，成长第二层的温度为约450℃至约800℃，而压力为约5Torr至约600Torr。在一些实施例中，硅烷的第一流速小于硅烷的第二流速，二氯硅烷的第一流速大于二氯硅烷的第二流速、三氯硅烷的第一流速大于三氯硅烷的第二流速、且氯化氢的第一流速大于氯化氢的第二流速。
在一实施例中，装置包括：自基板延伸的第一鳍状物与第二鳍状物；第一鳍状物与第二鳍状物中的源极/漏极区，源极/漏极区的侧部与第一鳍状物与第二鳍状物隔有平均的第一距离，且源极/漏极区包括：第一层，具有第一掺质浓度；以及第二层，位于第一层上，第二层具有第二掺质浓度，且第二掺质浓度大于第一掺质浓度，第二层具有凸起的上表面，且凸起的上表面与第一鳍状物与第二鳍状物的顶部隔有平均的第二距离；其中第二距离对第一距离的比例为约0.5至约6。
在一些实施例中，第二距离为约1nm至约15nm。在一些实施例中，第一层具有沿着第二层侧部延伸的第一部份，以及沿着第二层底部延伸的第二部份，第一部份的第一厚度为约1nm至约8nm，而第二部份的第二厚度为约1nm至约10nm
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础，设计并变化其他制程与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解，这些等效置换并未脱离本公开精神与范畴，并可在未脱离本公开的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一栅极堆叠于一鳍状物上；
蚀刻该鳍状物以形成一凹陷于与该栅极堆叠相邻的该鳍状物中；
在一第一成长制程时配送多个硅前驱物以形成一源极/漏极区的一第一层于该凹陷中，且在该第一成长制程时配送的该些硅前驱物具有一第一组流速比例；以及
在一第二成长制程时配送该些硅前驱物以形成该源极/漏极区的一第二层于该外延的源极/漏极区的该第一层上，且在该第二成长制程时配送的该些硅前驱物具有一第二组流速比例，而该第二组流速比例与该第一组流速比例不同，
其中该第一成长制程的该些硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有一第一比例；以及
其中该第二成长制程的该些硅前驱物中，键结的气相硅原子与键结的气相氢原子总量对键结的气相氯原子量具有一第二比例，且该第二比例大于该第一比例。
CN201910921640.9A 2018-09-27 2019-09-27 半导体装置的形成方法 Pending CN110957226A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862737455P 2018-09-27 2018-09-27
US62/737,455 2018-09-27
US16/526,163 US10991630B2 (en) 2018-09-27 2019-07-30 Semiconductor device and method
US16/526,163 2019-07-30

Publications (1)

Publication Number Publication Date
CN110957226A true CN110957226A (zh) 2020-04-03

Family

ID=69946440

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910921640.9A Pending CN110957226A (zh) 2018-09-27 2019-09-27 半导体装置的形成方法

Country Status (3)

Country Link
US (1) US10991630B2 (zh)
CN (1) CN110957226A (zh)
TW (1) TW202013456A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489075B2 (en) 2020-06-29 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
DE102020126052A1 (de) 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und eine halbleitervorrichtung
US20220246611A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and methods of forming

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8828850B2 (en) * 2010-05-20 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing variation by using combination epitaxy growth
US9263339B2 (en) * 2010-05-20 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective etching in the formation of epitaxy regions in MOS devices
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US8877592B2 (en) * 2013-03-14 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial growth of doped film for source and drain regions
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10707328B2 (en) * 2016-11-30 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming epitaxial fin structures of finFET
US10840355B2 (en) * 2018-05-01 2020-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Increasing source/drain dopant concentration to reduced resistance
US10867861B2 (en) * 2018-09-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same

Also Published As

Publication number Publication date
US20200105621A1 (en) 2020-04-02
US10991630B2 (en) 2021-04-27
TW202013456A (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
US11133416B2 (en) Methods of forming semiconductor devices having plural epitaxial layers
TWI828806B (zh) 半導體裝置與其形成方法
US10867861B2 (en) Fin field-effect transistor device and method of forming the same
KR102341589B1 (ko) 반도체 디바이스 및 방법
US11171209B2 (en) Semiconductor device and method of manufacture
US11164944B2 (en) Method of manufacturing a semiconductor device
CN110875253A (zh) 半导体装置的形成方法
TWI813775B (zh) 半導體裝置及其製造方法
TWI725588B (zh) 半導體裝置的形成方法及半導體裝置
US11532750B2 (en) Semiconductor device and method of manufacture
US11152508B2 (en) Semiconductor device including two-dimensional material layer
CN110957226A (zh) 半导体装置的形成方法
US11211470B2 (en) Semiconductor device and method
US20220157991A1 (en) Semiconductor Device and Method
US20220367717A1 (en) Semiconductor Device and Method of Manufacture
US20210391456A1 (en) Source/drain regions of finfet devices and methods of forming same
US12002854B2 (en) Semiconductor device and method of manufacture
CN219457627U (zh) 半导体装置
US20230317785A1 (en) Source/Drain Regions of Semiconductor Device and Methods of Forming the Same
US20230163075A1 (en) Semiconductor Device and Method
US20230420520A1 (en) Transistor Source/Drain Regions and Methods of Forming the Same
CN115249651A (zh) 鳍式场效晶体管装置和形成鳍式场效晶体管装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20200403