CN110875253A - 半导体装置的形成方法 - Google Patents

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游政卫
周立维
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Abstract

半导体装置包括：第一半导体鳍状物，自基板延伸；第一介电鳍状物，自基板延伸并与第一半导体鳍状物的第一侧相邻；第二介电鳍状物，自基板延伸并与第一半导体鳍状物的第二侧相邻；第一栅极堆叠部，沿着第一半导体鳍状物、第一介电鳍状物及第二介电鳍状物的侧壁，并位于第一半导体鳍状物、第一介电鳍状物及第二介电鳍状物上；第一外延的源极/漏极区，位于第一半导体鳍状物中，并自第一介电鳍状物延伸至第二介电鳍状物；以及气隙，位于第一外延的源极/漏极区与基板之间，且该气隙延伸于第一介电鳍状物与第二介电鳍状物之间。

Description

半导体装置的形成方法
技术领域
本发明的实施例关于半导体装置，还特别关于与外延的源极/漏极区相邻的气隙。
背景技术
半导体装置用于多种电子应用，比如个人电脑、手机、数码相机、与其他电子设备。半导体装置的制作方法通常为在半导体基板上依序沉积绝缘或介电层、导电层、与半导体层的材料，再采用光刻图案化多种材料层，以在半导体基板上形成电路构件与单元。
半导体产业持续缩小最小结构尺寸以改善多种电子构件(如晶体管、二极管、电阻、电容、或类似物)的集成密度，以将更多构件整合至给定面积中。然而随着最小结构尺寸缩小，需解决额外产生的问题。
发明内容
本发明一实施例提供的半导体装置的形成方法，包括：形成半导体带于基板上；沉积牺牲层于半导体鳍状物上；沉积第一介电材料于牺牲层与基板上；移除牺牲层，并保留第一介电材料以形成第一介电鳍状物于基板上，其中第一介电鳍状物位于半导体鳍状物的第一侧上；形成第一隔离区，且第一隔离区延伸于半导体鳍状物与第一介电鳍状物之间；形成虚置栅极结构于半导体鳍状物的第一部分上；使与虚置栅极结构相邻的半导体鳍状物的第二部分凹陷，以形成第一凹陷；进行外延工艺，以形成外延的源极/漏极区于第一凹陷中，其中外延工艺形成气隙于外延的源极/漏极区与第一隔离区之间；以及沉积绝缘材料于外延的源极/漏极区上，其中沉积绝缘材料之后，保留气隙于外延的源极/漏极区与第一隔离区之间。
本发明一实施例提供的半导体装置的形成方法，包括：图案化基板，以形成半导体带；形成第一介电带与第二介电带于基板上，其中半导体带位于第一介电带与第二介电带之间；形成隔离区于半导体带与第一介电带之间以及半导体带与第二介电带之间，其中半导体带的上侧部分延伸高于隔离区的上表面；沿着半导体带的上侧部分的上表面与侧壁形成虚置结构；在半导体带的上侧部分上进行蚀刻工艺，以于半导体带中形成凹陷；以及外延成长源极/漏极区于凹陷中，其中源极/漏极区的第一部分在第一横向方向中延伸至第一介电带，而源极/漏极区的第二部分在第二横向方向中延伸至第二介电带，且第一气隙形成于源极/漏极区的第一部分与隔离区之间，而第二气隙形成于源极/漏极区的第二部分与隔离区之间。
本发明一实施例提供的半导体装置，包括：第一半导体鳍状物，自基板延伸；第一介电鳍状物，自基板延伸并与第一半导体鳍状物的第一侧相邻；第二介电鳍状物，自基板延伸并与第一半导体鳍状物的第二侧相邻；第一栅极堆叠部，沿着第一半导体鳍状物、第一介电鳍状物与第二介电鳍状物的侧壁，并位于第一半导体鳍状物、第一介电鳍状物与第二介电鳍状物上；第一外延的源极/漏极区，位于第一半导体鳍状物中，并自第一介电鳍状物延伸至第二介电鳍状物；以及气隙，位于第一外延的源极/漏极区与该基板之间，且气隙延伸于第一介电鳍状物与第二介电鳍状物之间。
图1为一些实施例中，鳍状场效晶体管的三维图
附图说明
图1为一些实施例中，鳍状场效晶体管的三维图。
图2与图3为一些实施例中，形成鳍状场效晶体管装置的半导体鳍状物的中间阶段的剖视图。
图4、图5、图6、图7、图8A、图8B、图9A与图9B为一些实施例中，形成鳍状场效晶体管装置的介电鳍状物的中间阶段的剖视图。
图10、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B与图14C为一些实施例中，形成鳍状场效晶体管装置的中间阶段的剖视图。
图15A、图15B、图15C与图15D为一些实施例中，形成鳍状场效晶体管装置的外延的源极/漏极区与气隙的中间阶段的剖视图。
图16A、图16B、图16C、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B与图22C为一些实施例中，形成鳍状场效晶体管装置的中间阶段的剖视图。
【附图标记说明】
A-A、B-B、C-C 参考剖面
A1 向上角度
D1、H1、H1’、H11 高度
D2、W1、W1’、W2、W2’、W3、W4 宽度
H2、H3、H4、H8、H9、H10 距离
H5、H6 垂直距离
H7 深度
S1 表面
20、74 遮罩
21 开口
30 介电材料
31 缝隙
32 介电鳍状物
50 基板
50N、50P 区域
51 分隔线
52 鳍状物
54 绝缘材料
56 浅沟槽隔离区
58 通道区
60 虚置介电层
62 虚置栅极层
64 遮罩层
72 虚置栅极
80 栅极密封间隔物
81、90 凹陷
82 源极/漏极区
85 间隔物层
86 栅极间隔物
87 接点蚀刻停止层
88、108 层间介电层
89 间隔物区
92 栅极介电层
94 栅极
94A 衬垫层
94B 功函数调整层
94C 填充材料
100 气隙
102、104 开口
110、112 接点
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件、与配置的实施例是用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。另一方面，本发明的多个实例可重复采用相同标号(附图标记)以求简洁，但多种实施例及/或设置中具有相同标号(附图标记)的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用之元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
一些实施例详细说明的具体内容为鳍状场效晶体管装置与其形成方法。实施例说明介电鳍状物可形成气隙，以部分地隔离外延的源极/漏极区。采用气隙隔离外延的源极/漏极区可降低鳍状场效晶体管装置的寄生电容，其可改善装置效能，特别在较高频的操作时更是如此。采用气隙隔离外延的源极/漏极区，可减少鳍状场效晶体管装置的寄生电容，其可改善装置效能，特别是在较高频的操作中更是如此。然而本技术领域中的一般技术人员应理解，这些技术虽以鳍状场效晶体管详述如下，但亦可用于其他内容。
下述内容中鳍状场效晶体管的实施例并非用于局限这些技术的应用。形成鳍状场效晶体管的内容，比如鳍状场效晶体管的源极/漏极区、栅极结构、与通道区仅为举例。改变这些工艺仍属此处说明的实施例的范畴。
图1显示一些实施例中，鳍状场效晶体管的三维图。鳍状场效晶体管包括鳍状物52于基板50(如半导体基板)上。浅沟槽隔离区56位于基板50中，而鳍状物52自相邻的浅沟槽隔离区56之间凸起高于浅沟槽隔离区56。虽然说明与图示中的浅沟槽隔离区56与基板50分开，但此处所述的用语“基板”可用于单指半导体基板，或含有浅沟槽隔离区的半导体基板。此外，虽然图示中的鳍状物52为单一的连续材料如基板50，鳍状物52及/或基板50可包含单一材料或多种材料。栅极介电层92沿着鳍状物52的侧壁与上表面，而栅极94位于栅极介电层92上。源极/漏极区82位于鳍状物52相对于栅极介电层92与栅极94的两侧中。
图1亦显示后续图示所用的参考剖面。参考剖面A-A沿着栅极94的纵轴，且垂直于鳍状场效晶体管的源极/漏极区82之间的电流方向。参考剖面B-B垂直于参考剖面A-A并沿着鳍状物52的纵轴，且在鳍状场效晶体管的源极/漏极区82之间的电流方向中。参考剖面C-C平行于参考剖面A-A，且延伸穿过鳍状场效晶体管的源极/漏极区。后续图示依据这些参考剖面以达到清楚说明之目的。
此处所述的一些实施例以鳍状场效晶体管说明，其形成方法采用栅极后制工艺。在其他实施例中，可采用栅极优先工艺。此外，一些实施例可用于平面装置如平面场效晶体管。
图2至图22C为一些实施例中，形成鳍状场效晶体管的中间阶段的剖视图。图2至图10沿着图1所示的参考剖面A-A，差别在于多个鳍状物及/或鳍状场效晶体管。在图11A至图19B与图20A至图22C中，图示末尾为“A”者沿着图1所示的参考剖面A-A，图示末尾为“B”者沿着图1所示的参考剖面B-B，而图示末尾为“C”者沿着图1所示的参考剖面C-C，差别在于多个鳍状物及/或鳍状场效晶体管。
在图2中，提供基板50。基板50可为半导体基板如基体半导体、绝缘层上半导体基板、或类似物，其可掺杂(如掺杂p型或n型掺质)或未掺杂。基板50可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板为半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。可提供绝缘层于基板上，且基板一般为硅基板或玻璃基板。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(如硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。
基板50具有区域50N与区域50P。区域50N可用于形成n型装置，比如n型金氧半晶体管(如n型鳍状场效晶体管)。区域50P可用于形成p型装置，比如p型金氧半晶体管(如p型鳍状场效晶体管)。区域50N与区域50P可物理分隔(如隔有图示的分隔线51)，而任何数目的装置结构(如其他主动装置、掺杂区、隔离结构、或类似物)可位于区域50N与区域50P之间。在一些实施例中，区域50N与区域50P均用于形成相同型态的装置，比如均用于形成n型装置，或均用于形成p型装置。
在图3中，鳍状物52形成于基板50中。鳍状物52可为半导体带。在一些实施例中，可蚀刻沟槽于基板50中以形成鳍状物52于基板50中。蚀刻可为任何可接受的蚀刻工艺，比如反应性离子蚀刻、中性束蚀刻、类似蚀刻、或上述的组合。蚀刻可为非等向性。
可由任何合适方法图案化鳍状物52。举例来说，可采用一道或多道光刻工艺图案化鳍状物，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距可小于采用单一直接的光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层的侧部形成间隔物。接着移除牺牲层，再采用保留的间隔物图案化鳍状物52。
如图4所示，遮罩20形成于基板50与鳍状物52上。遮罩20的形成方法可为形成光刻胶结构(未图示)于基板50与鳍状物52上，接着采用合适的光刻与蚀刻技术图案化光刻胶结构。图案化的光刻胶结构的保留部分可形成遮罩20，因此图案化的光刻胶结构的保留材料包括遮罩20的材料。图案化步骤可形成开口21，使遮罩20的材料的一些部分保留于鳍状物52的上表面与侧壁上，且遮罩20的材料亦可保留于与鳍状物52相邻的基板50的表面上。光刻胶结构可包含单层或多层的结构(如双层结构、三层结构、或超过三层结构)。举例来说，光刻胶结构(以及遮罩20的材料)可包含材料如光刻胶材料、氧化物材料、氮化物材料、其他介电材料、类似物、或上述的组合。在一些实施例中，光刻胶结构包括底抗反射涂层。光刻胶结构的层状物的形成方法可采用一或多种合适技术，比如旋转涂布、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、物理气相沉积、溅镀、类似技术、或上述的组合。可采用一或多道湿蚀刻工艺或非等向的干蚀刻工艺，蚀刻光刻胶结构。在一些实施例中，可采用双重图案化或多重图案化工艺以形成遮罩20。虽然图4未显示，但可图案化遮罩20，使覆盖基板50的部分的遮罩20的材料与鳍状物52分开，或者使遮罩20的材料完全延伸于一些相邻的鳍状物52的至少部分之间，而不存在开口21于相邻的鳍状物52的这些部分之间。在一些实施例中，可图案化遮罩20，使一或多个鳍状物52的部分不具有遮罩20的材料(未图示)。在一些实施例中，覆盖鳍状物52的遮罩20的一部分的宽度W1可介于约30nm至约100nm之间。在一些实施例中，鳍状物52之间的开口21的宽度W2可介于约5nm至约30nm之间。在一些实施例中，覆盖鳍状物52的遮罩20的一部分，自鳍状物52的一侧可比自鳍状物52的另一侧延伸的更远。
在图5中，介电材料30形成于基板50与遮罩20上。介电材料30填入开口21且延伸于遮罩20上，如图5所示。介电材料30可包含一或多层的材料如氮化物(比如氮化硅、金属氮化物、或类似物)、氧化物(比如氧化硅、氧化铝、氧化铪、氧化锆、或类似物)、氮氧化硅、碳氮氧化硅、碳氧化硅、另一介电材料、类似物、或上述的组合。介电材料30的形成方法可采用一或多种合适技术，比如旋转涂布技术、化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、物理气相沉积、溅镀、类似技术、或上述的组合。在一些实施例中，介电材料30的形成方法采用顺应性的沉积工艺。在一些例子中，采用顺应性的沉积工艺形成介电材料30，可能形成一或多个缝隙于介电材料30中。为了说明目的，图5显示缝隙31的例子。
在图6中，移除遮罩20，以自介电材料30形成介电鳍状物32。在此方式中，遮罩20可视作牺牲层。可沉积介电鳍状物32以与鳍状物52的一侧或另一侧相邻，及/或位于相邻的鳍状物52之间。介电鳍状物32的延伸方向可平行于鳍状物52的纵向，且可为带状物。在一些实施例中，先移除介电材料30的上侧部分以露出遮罩20。在一些实施例中，可进行平坦化工艺如化学机械研磨工艺，以在移除遮罩20之前移除介电材料30的上侧部分。在一些实施例中，可由分开的蚀刻工艺(如湿蚀刻工艺及/或干蚀刻工艺)移除介电材料30的上侧部分与遮罩20。蚀刻工艺对介电材料30的选择性可大于对遮罩20的材料。遮罩20的移除方法可采用一道或多道合适工艺，比如采用湿式工艺或干式工艺(如灰化工艺)。在移除遮罩20之后，介电鳍状物32高于基板50的高度可大于或约等于鳍状物52。
在其他实施例中，介电鳍状物32的形成方法可采用不同技术。举例来说，一些实施例的介电鳍状物32的形成方法可为沉积介电材料30的毯状层于基板50上。接着可形成遮罩于介电材料30的层状物上，再图案化遮罩。举例来说，遮罩可为光刻胶或光刻胶结构，且图案化遮罩的方法可采用合适的光刻与蚀刻工艺。接着可采用图案化的遮罩作为蚀刻遮罩，并采用非等向的干蚀刻工艺蚀刻介电材料30。介电材料30的保留部分形成介电鳍状物32。可采用合适工艺移除图案化的遮罩，比如灰化或蚀刻工艺。本发明考虑以这些与其他技术，形成介电鳍状物32。
如图6所示，介电鳍状物32高于基板50的高度H1介于约100nm至约300nm之间。在一些实施例中，介电鳍状物32的宽度W2’可介于约5nm至约30nm之间。在一些例子中，宽度W2’可与宽度W2大致相同(见图4)。在一些实施例中，鳍状物52的两侧上的介电鳍状物32之间相隔的宽度W1’可介于约30nm至约100nm之间。通过控制介电鳍状物32之间的宽度W1’，可控制外延的源极/漏极区82或气隙100的尺寸(见图15A至图15D)。在一些例子中，宽度W1’可与宽度W1大致相同(见图4)。介电鳍状物32的底部与鳍状物52的底部可隔有宽度W3，且宽度W3可介于约5nm至约30nm之间。在鳍状物52的一侧上的介电鳍状物32的宽度W3，可与鳍状物的另一侧上的另一介电鳍状物32的宽度W3不同。在一些实施例中，介电鳍状物32可具有笔直的侧壁，其可大致垂直于基板50的上表面，或与基板50的上表面之间具有斜角。在一些实施例中，介电鳍状物32的侧壁可为有角度的、弧状的、或不规则的轮廓。介电鳍状物32可具有实质上固定的宽度(如宽度W2’)，或可具有锥形轮廓、凹陷轮廓、凸起轮廓、或具有多种宽度的其他轮廓。
在图7中，形成绝缘材料54于基板50之上，与相邻的鳍状物52或介电鳍状物32之间。绝缘材料54可与鳍状物52或介电鳍状物32的材料不同，且绝缘材料54的材料可为氧化物如氧化硅、氮化物、类似物、或上述的组合，其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(比如在远端等离子体系统中沉积化学气相沉积为主的材料，之后固化材料使其转变为另一材料如氧化物)、类似方法、或上述的组合。亦可采用任何可接受的工艺形成的其他绝缘材料。可选择绝缘材料54的材料，以选择性地蚀刻绝缘材料54而非鳍状物52或介电鳍状物32的材料。一旦形成绝缘材料54，即可进行退火工艺。在一实施例中，形成绝缘材料54，使多余的绝缘材料54覆盖鳍状物52与介电鳍状物32，如图7所示。虽然图示中的绝缘材料54为单层，但一些实施例可采用多层的绝缘材料54。举例来说，一些实施例可先沿着基板50、鳍状物52、与介电鳍状物32的表面形成衬垫层(未图示)。之后可形成上述材料于衬垫层上。
在图8A与图8B中，可对绝缘材料54进行移除工艺，以移除鳍状物52上的多余绝缘材料54。为清楚说明，图8B显示图8A所示的结构的部分细节图，其可在区域50N或区域50P中。在一些实施例中，可采用平坦化工艺如化学机械研磨、回蚀刻工艺、上述的组合、或类似工艺。在一些实施例中，平坦化工艺亦可移除介电鳍状物32的一部分。平坦化工艺可露出鳍状物52，使平坦化工艺完成后的鳍状物52、介电鳍状物32、与绝缘材料54的上表面齐平，如图8A与8B所示。在此方式中，介电鳍状物32与鳍状物52可隔有绝缘材料54。在一些实施例中，介电鳍状物32的高度H1’可介于约100nm至约300nm之间。在一些例子中，高度H1’可与高度H1(见图4)大致相同。介电鳍状物32的上表面与鳍状物52的上表面之间相隔的宽度W4可介于约5nm至约30nm之间。在鳍状物52的一侧上的介电鳍状物32的宽度W4，可与在鳍状物52的另一侧上的另一介电鳍状物32的宽度W4不同。
在图9A与图9B中，使绝缘材料54凹陷以形成浅沟槽隔离区56。为了清楚说明，图9B显示图9A所示的结构部分的细节图，其可在区域50N或区域50P中。绝缘材料54凹陷后，使区域50N与区域50P中的鳍状物52的上侧部分自相邻的浅沟槽隔离区56之间凸起。此外，浅沟槽隔离区56的上表面可具有图9A与9B所示的凹陷(碟化)的表面、凸起表面、平坦表面、或上述的组合。可由合适的蚀刻法使浅沟槽隔离区56的上表面平坦、凸起、及/或凹陷。浅沟槽隔离区56的凹陷方法可采用可接受的蚀刻工艺，比如对绝缘材料54具有选择性的蚀刻工艺，其对绝缘材料的蚀刻速率大于对鳍状物52或介电鳍状物32的蚀刻速率。举例来说，可采用化学氧化物移除法，以及采用稀释氢氟酸的合适蚀刻工艺。在其他实施例中，干蚀刻工艺可用于使绝缘材料54凹陷。在一些实施例中，绝缘材料54可蚀刻至一深度，使浅沟槽隔离区56的上表面与介电鳍状物32的上表面之间的距离H2介于约20nm至约70nm之间。在一些实施例中，鳍状物52之间的浅沟槽隔离区56与介电鳍状物32可具有凹陷的形状，其中浅沟槽隔离区56与鳍状物52及/或介电鳍状物32相邻的部分，可高于(比如离基板50的上表面较远)浅沟槽隔离区56的其他部分。浅沟槽隔离区56与鳍状物52相邻的的一部分，可高于、低于、或大致齐平浅沟槽隔离区56与介电鳍状物32相邻的的一部分。在一些实施例中，浅沟槽隔离区56的最高表面与最低表面之间的垂直差异为距离H3，其可介于约3nm至约20nm之间。
图2至图9B所示的工艺仅为如何形成鳍状物52的一例。在一些实施例中，可由外延成长工艺形成鳍状物52。在一些实施例中，可采用异质外延结构作为鳍状物52。举例来说，可使图8A中的鳍状物52凹陷，并可外延成长不同于鳍状物52的材料于凹陷的鳍状物52上。在这些实施例中，鳍状物52包含凹陷的材料，与位于凹陷的材料上的外延成长的材料。在其他实施例中，可形成介电层于基板50的上表面上，再蚀刻沟槽穿过介电层。接着可外延成长材料不同于基板50的异质外延结构于沟槽中，并可使介电层凹陷，使异质外延结构自介电层凸起以形成鳍状物52。在一些实施例中，外延成长同质外延结构或异质外延结构。在外延成长材料时可原位掺杂材料，其可省略之前与之后的布植。不过亦可搭配采用原位掺杂与布植掺杂。
外延成长于区域50N(如n型金氧半区)中的材料不同于外延成长于区域50P(如p型金氧半区)中的材料可能有利。在多种实施例中，鳍状物52的上侧部分的组成可为硅锗(SixGe1-x，其中x可为0至1)、碳化硅、纯锗或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。举例来说，形成III-V族半导体化合物的可行材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓、或类似物。
在图2至图9B中，可形成合适的井区(未图示)于鳍状物52及/或基板50中。在一些实施例中，可形成p型井于区域50N中，并可形成n型井于区域50P中。在一些实施例中，p型井(或n型井)可形成于区域50N与区域50P中。
在不同型态的井区的实施例中，可采用光刻胶或其他遮罩(未图示)以达区域50N与区域50P所用的不同布植步骤。举例来说，可形成光刻胶于区域50N中的鳍状物52与浅沟槽隔离区56上。图案化光刻胶以露出基板50的区域50P如p型金氧半区。光刻胶的形成方法可采用旋转涂布技术，而光刻胶的图案化方法可采用可接受的光刻技术。一旦图案化光刻胶，可在区域50P中进行n型杂质布植，而光刻胶可作为遮罩以实质上避免n型杂质布植至区域50N(如n型金氧半区)中。n型杂质可为磷、砷、或类似物，其布植至区域中的浓度可小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后可移除光刻胶，且移除方法可为任何可接受的灰化工艺。
在布植区域50P之后，可形成光刻胶于区域50P中的鳍状物52与浅沟槽隔离区56上。图案化光刻胶以露出基板50的区域50N如n型金氧半区。光刻胶的形成方法可为旋转涂布技术，而光刻胶的图案化方法可采用可接受的光刻技术。一旦图案化光刻胶，可在区域50N中进行p型杂质布植，且光刻胶可作为遮罩以实质上避免p型杂质布植至区域50P(如p型金氧半区)中。P型杂质可为硼、二氟化硼、或类似物，其布植于区域中的浓度小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后可移除光刻胶，且移除方法可为可接受的灰化工艺。
在布植区域50N与区域50P之后，可进行退火以活化布植的p型杂质及/或n型杂质。在一些实施例中，在成长外延鳍状物的材料时可原位掺杂材料以省略布植，但可搭配采用原位掺杂与布植掺杂。
在图10所示的一些实施例中，虚置介电层60形成于鳍状物52与介电鳍状物32上。举例来说，虚置介电层60可为氧化硅、氮化硅、上述的组合、或类似物，且其形成方法可为依据可接受的技术的热成长或沉积。图10显示热成长的虚置介电层60。虚置栅极层62形成于虚置介电层60上，而遮罩层64形成于虚置栅极层62上。可沉积虚置栅极层62于虚置介电层60上，再以化学机械研磨等方法平坦化虚置栅极层62。遮罩层64可沉积于虚置栅极层62上。虚置栅极层62可为导电材料，比如非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、或金属。在一实施例中，沉积非晶硅后使其再结晶，以产生多晶硅。虚置栅极层62的沉积方法可为物理气相沉积、化学气相沉积、溅镀沉积、或本技术领域已知用于沉积导电材料的其他技术。虚置栅极层62的组成可为其他材料，其对蚀刻隔离区的工艺具有高蚀刻选择性。举例来说，遮罩层64可包含氮化硅、氮氧化硅、或类似物。在此例中，形成单一的虚置栅极层62与单一的遮罩层64于区域50N与区域50P。在一些实施例中，分开形成区域50N与区域50P中的虚置栅极层，且可分开形成区域50N与区域50P中的遮罩层。值得注意的是，图示中只覆盖鳍状物52的虚置介电层60仅用于说明目的。在一些实施例中，可沉积虚置介电层60，使虚置介电层60覆盖浅沟槽隔离区56及/或介电鳍状物32。
图11A至图22C为形成例示性装置的多种额外步骤。图11A至图22C显示区域50N与50P中的结构。举例来说，图示中的结构可实施于区域50N与区域50P中。区域50N与区域50P的结构中若具有任何差异，将搭配图示各自说明。图11A至22A等末尾为“A”的图示(如图11A)沿着图1所示的参考剖面A-A。图11B至22B等末尾为“B”的图示(如图11B)沿着图1所示的参考剖面B-B。图11C、图12C、图13C、图14C、图15C、图15D、图16C、图17C、图20C、图21C、与图22C沿着图1所示的参考剖面C-C。
在图11A至图11C中，可采用可接受的光刻与蚀刻技术图案化遮罩层64，以形成遮罩74。接着将遮罩74的图案转移至虚置栅极层62。在一些实施例中，亦可由可接受的蚀刻技术将遮罩74的图案转移至虚置介电层60，以形成虚置栅极72于虚置介电层60的保留部分上。在一些实施例中，虚置介电层60形成于浅沟槽隔离区56及/或介电鳍状物32上，且可以或可以不图案化虚置介电鳍状物60。虚置栅极72可覆盖鳍状物52的个别通道区58。遮罩74的图案可用于使相邻的虚置栅极72彼此分隔。虚置栅极72的长度方向亦可实质上垂直于个别外延的鳍状物52的长度方向。
如图11A至图11C所示，栅极密封间隔物80可形成于虚置栅极72、遮罩74、及/或鳍状物52的露出表面上。可进行热氧化或沉积，之后进行非等向蚀刻以形成栅极密封间隔物80。
在形成栅极密封间隔物80之后，可进行轻掺杂源极/漏极区(未图示)所用的布植。不同装置型态的实施例与图9A与图9B所示的上述布植类似，可形成遮罩如光刻胶于区域50N上并露出区域50P，并可布植合适型态(如n型或p型)的杂质至区域50P中露出的鳍状物52中。接着可移除遮罩。之后可形成遮罩如光刻胶于区域50P上并露出区域50N，并可将合适型态的杂质布植至区域50N中露出的鳍状物52中。接着可移除遮罩。N型杂质可为任何上述的n型杂质，而p型杂质可为任何上述的p型杂质。轻掺杂的源极/漏极区的杂质浓度可为约1015cm-3至约1016cm-3。可采用退火以活化布植的杂质。
在图12A至图12C中，间隔物层85形成于基板50、遮罩74、栅极密封间隔物80、浅沟槽隔离区56、鳍状物52、或介电鳍状物32的露出表面上。在一些实施例中，间隔物层85可包含一或多层的材料如低介电常数的介电材料、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟化硅酸盐玻璃、氧化硅、氮化硅、碳氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合。间隔物层85的形成方法可采用任何合适方法，比如化学气相沉积、等离子体辅助化学气相沉积、物理气相沉积、原子层沉积、溅镀、类似方法、或上述的组合。可顺应性地沉积间隔物层85。在一些实施例中，间隔物层85的材料或组成可与介电鳍状物32的材料或组成不同。在其他实施例中，间隔物层85与介电鳍状物32可包含相同材料。在一些实施例中，间隔物层85的厚度可介于约2nm至约20nm之间。
在图13A至图13C中，蚀刻间隔物层85的材料以形成栅极间隔物86与间隔物区89。举例来说，可蚀刻间隔物层85，使保留于遮罩74与虚置栅极72的侧壁上的间隔物层85的部分形成栅极间隔物86(见图13B)，而保留于鳍状物52与介电鳍状物32之间的间隔物层85的部分形成间隔物区89(见图13C)。在一些例子中，可在间隔物层85位于虚置栅极72与遮罩74的侧壁的垂直表面上之前，采用具有垂直偏电压的非等向干蚀刻工艺移除鳍状物52与遮罩74的水平表面上的间隔物层85的部分。举例来说，可在干蚀刻工艺时控制基板50的偏电压，以控制垂直偏电压。可采用蚀刻工艺如非等向干蚀刻工艺，以蚀刻间隔物层85。在一些实施例中，非等向干蚀刻工艺可为等离子体蚀刻工艺，其产生等离子体的功率介于约100瓦至约2000瓦之间。等离子体蚀刻工艺的压力可介于约10mTorr至约100mTorr之间，且温度可介于约20℃至约80℃之间。等离子体蚀刻工艺可包含一或多种工艺气体如四氟化碳、二氟甲烷、氟化甲烷、氟仿、氯气、氩气、氧气、另一种工艺气体、或上述的组合。在一些实施例中，等离子体蚀刻工艺可历时约30秒至约1000秒。在一些实施例中，可控制等离子体蚀刻工艺的工艺参数，以控制栅极间隔物86或间隔物区89的特性，比如厚度、形状、轮廓、高度、或其他特性。
在一些实施例中，可蚀刻间隔物层85，使间隔物区89形成于浅沟槽隔离区56上，如图13所示。间隔物区89可顺应性地对应浅沟槽隔离区56的形状，因此若间隔物区89形成于凹陷形状的浅沟槽隔离区56上，则间隔物区89可具有凹陷形状。在一些实施例中，间隔物区89可为厚度介于约3nm至约20nm之间的层状物。在一些实施例中，间隔物区89的最顶表面与间隔物区89的最底表面之间的距离H4，可介于约5nm至约30nm之间。间隔物区89可自鳍状物52延伸至介电鳍状物32，或部分地延伸于鳍状物52与介电鳍状物32之间。在一些实施例中，间隔物区89位于鳍状物52上的一部分，沿着鳍状物52延伸的垂直距离H5可介于约5nm至约30nm之间。在一些实施例中，间隔物区89位于介电鳍状物32上的一部分，沿着介电鳍状物32延伸的垂直距离H6可介于约2nm至约30nm之间。间隔物区89位于鳍状物52上的部分，可高于、低于、或大致齐平间隔物区89位于介电鳍状物32上的部分。
如图14A至图14C所示，凹陷81形成于鳍状物52中。接着形成外延的源极/漏极区82(见图15A至15C)于鳍状物52的凹陷81中，如下详述。在形成凹陷81于一区域(如区域50N或50P)之中时，可由遮罩(未图示)遮住其他区域。如此一来，n型装置(比如在区域50N中)所用的凹陷81，及/或p型装置(比如在区域50P中)所用的凹陷81的形成方法，可采用图14A至14C所述的技术。在一些实施例中，凹陷81的形成方法可采用虚置栅极72、栅极间隔物86、介电鳍状物32、及/或间隔物区89作为结合遮罩，并采用合适的非等向干蚀刻工艺。在一些实施例中，非等向干蚀刻工艺可为等离子体蚀刻工艺，其产生等离子体的功率可介于约100瓦至约2000瓦之间。等离子体蚀刻工艺的压力可介于约10mTorr至约100mTorr之间，且工艺温度可介于约20℃至约80℃之间。等离子体蚀刻工艺可包含一或多种的工艺气体如四氟化碳、二氟甲烷、氟化甲烷、氟仿、氯气、氩气、氧气、溴化氢、另一种工艺气体、或上述的组合。在一些实施例中，等离子体蚀刻工艺可历时约30秒至约1000秒。在一些实施例中，可控制等离子体蚀刻工艺的工艺参数，以控制凹陷81的特性如深度、形状、宽度、或其他特性。凹陷81的下表面可为平坦、凹陷、V形、晶面、或另一形状。在一些实施例中，凹陷81自鳍状物52的上表面向下的深度H7介于约20nm至约80nm之间。
如图14C所示，在形成凹陷81之后，保留介电鳍状物32与间隔物区89。在形成凹陷81之后，可露出浅沟槽隔离区56的侧壁及/或间隔物区89的侧壁。在一些实施例中，与凹陷81相邻的间隔物区89的一部分，可比凹陷81高出一段距离H8，且距离H8可介于约5nm至约30nm之间。间隔物区89及/或浅沟槽隔离区56的露出侧壁的垂直长度(如距离H8)取决于凹陷81的深度H7、间隔物区89的厚度、及/或形成浅沟槽隔离区56的蚀刻工艺的距离H2(见图9A与9B)。控制这些与其他结构，可控制外延的源极/漏极区82与气隙100的形状与尺寸(见图15A至15C)。
在图15A至15D中，外延的源极/漏极区82形成于鳍状物52的凹陷81中。外延的源极/漏极区82形成于鳍状物52中，使每一虚置栅极位于相邻的一对外延的源极/漏极区82之间。在一些实施例中，栅极间隔物86用于使外延的源极/漏极区82与虚置栅极隔有适当的横向距离，使外延的源极/漏极区82不会短接至最终鳍状场效晶体管中后续形成的栅极。
如图15C所示，可成长外延的源极/漏极区82，使其朝相邻的介电鳍状物32横向延伸。可控制间隔物区89及/或浅沟槽隔离区56的露出侧壁的垂直长度(如距离H8)，以控制外延的源极/漏极区82的横向成长在凹陷81的下表面上的起始高度，在一些实施例中，外延的源极/漏极区82可横向延伸，以接触相邻的介电鳍状物32，如图15C所示。在此方式中，可控制介电鳍状物32之间的空间(如图6所示的宽度W1’)，以控制外延的源极/漏极区82的尺寸。在一些实施例中，介电鳍状物32可提供支撑至外延的源极/漏极区82。在一些实施例中，外延的源极/漏极区82可横向延伸，以接触相邻的单一介电鳍状物32，或不接触相邻的介电鳍状物32。在一些实施例中，外延的源极/漏极区82的上表面可比鳍状物52的上表面高一段距离H9，其介于约
Figure BDA0002186119450000161
至约
Figure BDA0002186119450000162
之间。在一些实施例中，外延的源极/漏极区82的上表面可比鳍状物52的上表面低约
Figure BDA0002186119450000163
至约
Figure BDA0002186119450000164
(未图示)。在一些实施例中，外延的源极/漏极区82的上表面比介电鳍状物32的上表面高一段距离H10，其介于约
Figure BDA0002186119450000165
至约
Figure BDA0002186119450000166
之间。在一些实施例中，外延的源极/漏极区82的上表面可比介电鳍状物32的上表面(未图示)低约
Figure BDA0002186119450000168
至约
Figure BDA0002186119450000167
在一些实施例中，外延的源极/漏极区82的高度H11可介于约20nm至约100nm之间。
如图15C所示，外延的源极/漏极区82、介电鳍状物32、浅沟槽隔离区56、与间隔物区89的配置，可形成气隙100于外延的源极/漏极区82与浅沟槽隔离区56之间。外延的源极/漏极区82、介电鳍状物32、浅沟槽隔离区56、及/或间隔物区89的表面可定义气隙100。在一些实施例中，气隙100的高度D1可介于约10nm至约50nm之间，或宽度D2可介于约5nm至约30nm之间。图15D显示外延的源极/漏极区82的剖视图，其与图15C类似，差别在于相邻的鳍状物之间无介电鳍状物32。因此如图15D所示，成长于相邻的鳍状物52上的相邻的外延的源极/漏极区82可在成长时合并，而气隙100仍可形成。在一些实施例中，超过两个外延的源极/漏极区82可合并。在具有合并的外延的源极/漏极区82的一些实施例中，相邻的鳍状物52相隔的宽度可介于约5nm至约30nm之间。
在一些实施例中，形成气隙100可避免层间介电层88的材料(见图16A至16C)或其他材料，之后形成于外延的源极/漏极区82的横向延伸部分与浅沟槽隔离区56之间。此方式中的外延的源极/漏极区82的隔离部分采用气隙100而非介电材料(如层间介电层88的材料)，可降低鳍状场效晶体管装置的寄生电容。由于气隙100的介电常数可低至约1.0，而其他介电材料的介电常数可大于约1.0(比如氧化硅的介电常数为约3.9)，因此可降低寄生电容。因此以气隙100隔离至少部分的外延的源极/漏极区82，可降低装置的整体寄生电容。在一些例子中，较大的气隙100(比如较大的垂直高度、横向宽度、或总体积)可比较小的气隙100降低更多寄生电容。在一些实施例中，气隙100的存在可使装置的寄生电容降低约2％至约40％。
区域50N(如n型金氧半区)中的外延的源极/漏极区82的形成方法，可为遮罩区域50P(如p型金氧半区)，并蚀刻区域50N中的鳍状物52的源极/漏极区，以形成凹陷81于鳍状物52中。接着可外延成长区域50N中的外延的源极/漏极区82于凹陷81中。外延的源极/漏极区82可包含适用于n型鳍状场效晶体管的任何可接受的材料。举例来说，若鳍状物52为硅，则区域50N中的外延的源极/漏极区82可包含材料如硅、磷化硅、碳化硅、碳磷化硅、上述的组合、或类似物。在一些例子中，采用磷化硅作为n型鳍状场效晶体管的外延的源极/漏极区82，可让外延的源极/漏极区82成长为具有结晶取向的晶面(如下详述)，其有利于形成气隙100。在一些实施例中，区域50N中的外延的源极/漏极区82可包含磷化硅，其外延成长的方法可将硅前驱物与磷前驱物流入工艺腔室。硅前驱物可包含硅烷、乙硅烷、丙硅烷、二氯硅烷、三氯硅烷、类似物、或上述的组合。磷前驱物可包含磷化氢、三氯氧磷、类似物、或上述的组合。在一些实施例中，外延成长工艺时的硅前驱物流入工艺腔室中的流速，为磷前驱物流入工艺腔室中的流速的约1倍至约5倍。在一些实施例中，外延成长工艺的温度介于约550℃至约800℃之间，或压力介于约50torr至约600torr之间。区域50N中的外延的源极/漏极区82可具有自鳍状物52的个别表面隆起的表面，且可具有晶面。
区域50P(如p型金氧半区)中的外延的源极/漏极区82的形成方法，可为遮罩区域50N(如n型金氧半区)，并蚀刻区域50P中的鳍状物52的源极/漏极区，以形成凹陷81于鳍状物52中。接着外延成长区域50P中的外延的源极/漏极区82于凹陷81中。外延的源极/漏极区82可包含任何适用于p型鳍状场效晶体管装置的可接受的材料。举例来说，若鳍状物52为硅，则区域50P中的外延的源极/漏极区82可包含材料如硅、硅锗、硼化硅锗、锗、锗锡、或类似物。区域50P中的外延的源极/漏极区82亦可具有自鳍状物52的个别表面隆起的表面(比如具有高度如距离H8)，且可具有晶面。
如图15C所示，外延的源极/漏极区82可沿着结晶取向成长，使外延的源极/漏极区82的一或多个表面具有结晶取向的晶面。举例来说，可成长外延的源极/漏极区82，使表面具有(111)结晶取向或另一结晶取向。举例来说，外延的源极/漏极区82下方的表面(如下表面)可面对基板50，且具有(111)结晶取向。在图15C中，具有结晶取向的表面标示为表面S1。如图15C所示，由于表面S1的(111)结晶取向，表面S1相对于横向方向产生向上角度A1。向上角度A1可介于约25度至约70度之间。在此方式中，沿着结晶取向的外延成长可让外延的源极/漏极区82的横向成长方向，以一或多个向上角度(如向上角度A1)朝向介电鳍状物32。通过成长具有向上角度的晶面的外延的源极/漏极区82，可增加外延的源极/漏极区82与间隔物区89的下表面之间的距离。在此方式中，可形成较大体积或表面积的气隙100，其可降低装置的寄生电容如上述。
可布植外延的源极/漏极区82及/或鳍状物52以形成源极/漏极区，且布植方法可与上述形成轻掺杂的源极/漏极区的工艺类似。之后进行退火。源极/漏极区的杂质浓度可介于约1019cm-3至约1021cm-3之间。源极/漏极区所用的n型杂质及/或p型杂质可为任何前述杂质。在一些实施例中，可在成长外延的源极/漏极区82时，进行原位掺杂。
如图16A至图16C所示，沉积层间介电层88于区域50N与区域50P上。层间介电层88的组成可为介电材料或半导体材料，其沉积方法可为任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。介电材料可包含磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氧化硅、氮化硅、类似物、或上述的组合。半导体材料可包含非晶硅、硅锗(SixGe1-x，x可介于近似0至1之间)、纯锗、或类似物。亦可采用任何可接受的工艺所形成的其他绝缘材料或半导体材料。在一些实施例中，接点蚀刻停止层87可位于层间介电层88以及外延的源极/漏极区82、遮罩74、与栅极间隔物86之间。接点蚀刻停止层87可包含介电材料如氮化硅、氧化硅、氮氧化硅、类似物、或上述的组合。由于外延的源极/漏极区82延伸于介电鳍状物32之间，外延的源极/漏极区82可阻挡层间介电层88或接点蚀刻停止层87的材料形成于外延的源极/漏极区82下方的气隙100中。在此方式中，气隙100可维持密封于外延的源极/漏极区82之下，因此可避免之后沉积材料于气隙100中。
在图17A至图17C中，可进行平坦化工艺如化学机械研磨，使层间介电层88的上表面与虚置栅极72的上表面齐平。平坦化工艺亦移除虚置栅极72上的遮罩74，以及沿着遮罩74的侧壁的栅极密封间隔物80与栅极间隔物86。在平坦化工艺之后，虚置栅极72、栅极密封间隔物80、栅极间隔物86、与层间介电层88的上表面齐平。综上所述，经层间介电层88露出虚置栅极72的上表面。
在图18A与图18B中，以一或多道蚀刻步骤移除虚置栅极72与直接位于露出的虚置栅极72下方的虚置介电层60，以形成凹陷90。在一些实施例中，以非等向干蚀刻工艺移除虚置栅极72。举例来说，蚀刻工艺可包含干蚀刻工艺，其采用的一或多种工艺气体可选择性蚀刻虚置栅极72，而不蚀刻层间介电层88或栅极间隔物86。每一凹陷90露出个别鳍状物52的通道区58。每一通道区58位于相邻的一对外延的源极/漏极区82之间。在蚀刻移除虚置栅极72时，可采用虚置介电层60作为蚀刻停止层。在移除虚置栅极72之后，可视情况移除虚置介电层60。
在图19A至图19C所示的一些实施例中，形成置换栅极所用的栅极介电层92与栅极94。图19C显示图19B的细节图。栅极介电层92顺应性地沉积于凹陷90中，比如沉积于鳍状物的上表面与侧壁上以及栅极密封间隔物80的侧壁上。栅极介电层92亦可形成于层间介电层88的上表面上。在一些实施例中，栅极介电层92包括氧化硅、氮化硅、或上述的多层。在一些实施例中，栅极介电层92为高介电常数的介电材料。在这些实施例中，栅极介电层92的介电常数可大于约7.0，且可为铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的金属氧化物或硅酸盐。栅极介电层92的形成方法可包含分子束沉积、原子层沉积、等离子体辅助化学气相沉积、或类似方法。在保留虚置介电层60的部分于凹陷90中的实施例中，栅极介电层92包含虚置介电层60的材料(如氧化硅)。
栅极94分别沉积于栅极介电层92上，并填入凹陷90的其余部分。栅极94可为含金属的材料如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述的组合、或上述的多层。举例来说，虽然图19B显示单层的栅极94，但栅极94可包含任何数目的衬垫层94A、任何数目的功函数调整层94B、与填充材料94C，如图19C所示。在填入栅极94之后，可进行平坦化工艺如化学机械研磨，以移除层间介电层88上多余的栅极介电层92与栅极94的部分。因此栅极94与栅极介电层92的材料的保留部分，可形成最终鳍状场效晶体管的置换栅极。栅极94与栅极介电层92可一起称作“栅极堆叠部”。栅极与栅极堆叠部可沿着鳍状物52的通道区58的侧壁延伸。
可同时形成区域50N与50P中的栅极介电层92，使每一区中的栅极介电层92的组成为相同材料。可同时形成栅极94，使每一区中的栅极94的组成为相同材料。在一些实施例中，可由分开工艺形成每一区中的栅极介电层92，使每一区中的栅极介电层92可为不同材料；及/或可由分开工艺形成每一区中的栅极94，使每一区中的栅极94可为不同材料。在采用分开工艺时，可采用多种遮罩步骤遮罩与露出合适的区域。
在图20A至图20C中，沉积层间介电层108于层间介电层88上。在一实施例中，层间介电层108为可流动的化学气相沉积法所形成的可流动膜。在一些实施例中，层间介电层108的组成为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任何合适方法如化学气相沉积、等离子体辅助化学气相沉积、或类似方法。
在图21A至图21C中，开口102与104形成于层间介电层108与层间介电层88中，以分别露出栅极94与外延的源极/漏极区82。开口102与104的形成方法可采用合适的光刻与蚀刻工艺。举例来说，可形成图案化的遮罩于层间介电层108上，并采用合适的非等向干蚀刻工艺蚀刻层间介电层108与层间介电层88。可在形成开口104之前、同时、或之后形成开口102。
在图22A至图22C的一些实施例中，形成接点110与112以穿过层间介电层108与层间介电层88。可形成衬垫层(如扩散阻障层、黏着层、或类似物)与导电材料于开口102与104中。衬垫层包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可进行平坦化工艺如化学机械研磨，以自层间介电层108的表面移除多余材料。在一些实施例中，可在形成接点112之前，进行退火工艺以形成硅化物于外延的源极/漏极区82与接点112之间的界面。接点110物理与电性连接至栅极94，而接点112物理与电性连接至外延的源极/漏极区82。图22A与22B显示接点110与112位于相同剖面中，但其他实施例的接点110与112可位于不同剖面中。此外，图22A与22B中的接点110与112的位置仅用以举例而非局限本发明实施例。举例来说，接点110可垂直对准鳍状物52如图示，或位于栅极94上的不同位置。此外，可在形成接点110或开口102之前、同时、或之后，形成接点112或开口104。
此处所述的实施例可达一些优点。举例来说，通过形成介电鳍状物于半导体鳍状物的两侧上，可成长自一介电鳍状物延伸至另一介电鳍状物的外延的源极/漏极区，以形成一或多个气隙(如间隙或空洞)于外延的源极/漏极区下侧之下。在此方式中，外延的源极/漏极区可阻挡后续沉积的材料，沉积至外延的源极/漏极区下侧之下。因此气隙可部分地隔离外延的源极/漏极区，其可降低装置(如鳍状场效晶体管装置)的寄生电容。通过减少寄生电容，可改善装置效能。举例来说，装置可改善对信号的回应且杂信较少，特别是在较高频的操作时更是如此。
在一实施例中，方法包括：形成半导体带于基板上；沉积牺牲层于半导体鳍状物上；沉积第一介电材料于牺牲层与基板上；移除牺牲层，并保留第一介电材料以形成第一介电鳍状物于基板上，其中第一介电鳍状物位于半导体鳍状物的第一侧上；形成第一隔离区，且第一隔离区延伸于半导体鳍状物与第一介电鳍状物之间；形成虚置栅极结构于半导体鳍状物的第一部分上；使与虚置栅极结构相邻的半导体鳍状物的第二部分凹陷，以形成第一凹陷；进行外延工艺，以形成外延的源极/漏极区于第一凹陷中，其中外延工艺形成气隙于外延的源极/漏极区与第一隔离区之间；以及沉积绝缘材料于外延的源极/漏极区上，其中沉积绝缘材料之后，保留气隙于外延的源极/漏极区与第一隔离区之间。在一实施例中，方法还包括在进行外延工艺之前，沉积第二介电材料于第一隔离区上。在一些实施例中，使半导体鳍状物凹陷之后，第一凹陷的下表面比第二介电材料的上表面靠近基板。在一实施例中，第二介电材料沉积于半导体鳍状物的侧壁上。在一实施例中，第一介电材料与第二介电材料的组成不同。在一实施例中，方法还包括形成第二介电鳍状物于基板上，其中第一介电鳍状物与第二介电鳍状物位于半导体鳍状物的两侧上。在一实施例中，第一介电鳍状物与第二介电鳍状物之间的距离介于30nm至100nm之间。在一实施例中，第一隔离区具有凹陷的上表面。在一实施例中，外延的源极/漏极区物理接触第一介电鳍状物。在一实施例中，外延的源极/漏极区的下表面包括的晶面具有(111)结晶取向。
在一实施例中，方法包括：图案化基板，以形成半导体带；形成第一介电带与第二介电带于基板上，其中半导体带位于第一介电带与第二介电带之间；形成隔离区于半导体带与第一介电带之间以及半导体带与第二介电带之间，其中半导体带的上侧部分延伸高于隔离区的上表面；沿着半导体带的上侧部分的上表面与侧壁形成虚置结构；在半导体带的上侧部分上进行蚀刻工艺，以形成凹陷于半导体带中；以及外延成长源极/漏极区于凹陷中，其中源极/漏极区的第一部分在第一横向方向中延伸至第一介电带，而源极/漏极区的第二部分在第二横向方向中延伸至第二介电带，且第一气隙形成于源极/漏极区的第一部分与隔离区之间，而第二气隙形成于源极/漏极区的第二部分与隔离区之间。在一实施例中，方法还包括沉积间隔物材料于虚置结构的侧壁与隔离区上。在一实施例中，源极/漏极区包括磷化硅。在一实施例中，第一气隙延伸的垂直距离介于
Figure BDA0002186119450000221
至
Figure BDA0002186119450000222
之间。在一实施例中，第一气隙自第一介电带横向延伸至源极/漏极区，而第二气隙自第二介电带横向延伸至源极/漏极区。在一实施例中，半导体带中的凹陷的下表面，比隔离区的上表面靠近基板。在一些实施例中，半导体带与相邻的介电带之间的横向距离介于
Figure BDA0002186119450000223
至
Figure BDA0002186119450000224
之间。
在一实施例中，半导体装置包括：第一半导体鳍状物，自基板延伸；第一介电鳍状物，自基板延伸并与第一半导体鳍状物的第一侧相邻；第二介电鳍状物，自基板延伸并与第一半导体鳍状物的第二侧相邻；第一栅极堆叠部，沿着第一半导体鳍状物、第一介电鳍状物、与第二介电鳍状物的侧壁，并位于第一半导体鳍状物、第一介电鳍状物、与第二介电鳍状物上；第一外延的源极/漏极区，位于第一半导体鳍状物中，并自第一介电鳍状物延伸至第二介电鳍状物；以及气隙，位于第一外延的源极/漏极区与基板之间，且气隙延伸于第一介电鳍状物与第二介电鳍状物之间。在一实施例中，半导体装置还包括绝缘材料位于基板上，其中气隙自第一外延的源极/漏极区延伸至绝缘材料。在一实施例中，半导体装置还包括间隔物材料位于第一栅极堆叠部的侧壁与绝缘材料上。
上述实施例的特征有利于本技术领域中的一般技术人员理解本发明。本技术领域中的一般技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中的一般技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置的形成方法，包括：
在一基板上形成一半导体带；
在该半导体鳍状物上沉积一牺牲层；
在该牺牲层与该基板上沉积一第一介电材料；
移除该牺牲层，并保留该第一介电材料以在该基板上形成一第一介电鳍状物，其中该第一介电鳍状物位于该半导体鳍状物的第一侧上；
形成一第一隔离区，且该第一隔离区延伸于该半导体鳍状物与该第一介电鳍状物之间；
在该半导体鳍状物的一第一部分上形成一虚置栅极结构；
使与该虚置栅极结构相邻的该半导体鳍状物的一第二部分凹陷，以形成一第一凹陷；
进行一外延工艺，以在该第一凹陷中形成一外延的源极/漏极区，其中该外延工艺在该外延的源极/漏极区与该第一隔离区之间形成一气隙；以及
在该外延的源极/漏极区上沉积一绝缘材料，其中在沉积该绝缘材料之后，在该外延的源极/漏极区与该第一隔离区之间保留该气隙。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113178445A (zh) * 2020-03-31 2021-07-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886269B2 (en) * 2018-09-18 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10797049B2 (en) * 2018-10-25 2020-10-06 Globalfoundries Inc. FinFET structure with dielectric bar containing gate to reduce effective capacitance, and method of forming same
US11532502B2 (en) 2020-03-31 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd Reducing parasitic capacitance in field-effect transistors
CN113496894B (zh) * 2020-04-01 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
TWI787817B (zh) * 2020-05-28 2022-12-21 台灣積體電路製造股份有限公司 半導體元件的製造方法
US20220223743A1 (en) * 2021-01-13 2022-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Overhanging source/drain contact
US20220246611A1 (en) * 2021-01-29 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and methods of forming
US20220285491A1 (en) * 2021-03-02 2022-09-08 Qualcomm Incorporated Transistor source/drain epitaxy blocker
US20220320307A1 (en) * 2021-03-31 2022-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Source and Drain Enginering Process for Multigate Devices
US20220328647A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices with Air Gaps and the Method Thereof
US20220328648A1 (en) * 2021-04-09 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer Features For Nanosheet-Based Devices

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102575420B1 (ko) * 2016-10-05 2023-09-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102587891B1 (ko) * 2016-12-22 2023-10-12 삼성전자주식회사 반도체 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113178445A (zh) * 2020-03-31 2021-07-27 台湾积体电路制造股份有限公司 半导体结构及其形成方法

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