CN112086357A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN112086357A
CN112086357A CN202010424968.2A CN202010424968A CN112086357A CN 112086357 A CN112086357 A CN 112086357A CN 202010424968 A CN202010424968 A CN 202010424968A CN 112086357 A CN112086357 A CN 112086357A
Authority
CN
China
Prior art keywords
source
drain
region
fin
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010424968.2A
Other languages
English (en)
Inventor
李昆穆
丁姮彣
李彦儒
宋学昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112086357A publication Critical patent/CN112086357A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置的形成方法，包括在基板上方形成半导体鳍片，蚀刻半导体鳍片以形成凹陷，其中凹陷延伸到基板中，以及在凹陷中形成源极/漏极区，其中形成源极/漏极区的步骤包括在凹陷的侧壁上外延成长第一半导体材料，其中第一半导体材料包括硅锗，其中第一半导体材料具有第一锗浓度，在第一半导体材料上方外延成长第二半导体材料，第二半导体材料包括硅锗，其中第二半导体材料具有大于第一锗浓度的第二锗浓度，以及在第二半导体材料上方形成第三半导体材料，第三半导体材料包括硅锗，其中第三半导体材料具有小于第二锗浓度的第三锗浓度。

Description

半导体装置的形成方法
技术领域
本公开涉及一种半导体装置的形成方法，特别是可以改善半导体装置的导通电流的半导体装置的形成方法。
背景技术
半导体装置被用于各种电子应用中，例如个人电脑、手机、数码相机以及其他电子设备。半导体装置通常通过在半导体基板上依次地沉积材料的绝缘层或介电层、导电层以及半导体层，并且使用微影图案化各种材料层以在其上形成电路部件和元件来制造。
半导体企业通过不断减小最小特征尺寸来持续提高各种电子部件(例如：晶体管、二极管、电阻、电容等)的整合密度，这允许将更多的部件整合到给定区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。
发明内容
本公开提供一种半导体装置的形成方法。半导体装置的形成方法包括：在半导体基板上方形成半导体鳍片；蚀刻半导体鳍片，以形成凹陷，其中凹陷延伸到半导体基板中；以及在凹陷中形成源极/漏极区，其中形成源极/漏极区的步骤包括：在凹陷的多个侧壁中外延成长第一半导体材料，其中第一半导体材料包括硅锗，其中第一半导体材料具有10原子百分比至40原子百分比的的第一锗浓度；在第一半导体材料上方外延成长第二半导体材料，第二半导体材料包括硅锗，其中第二半导体材料具有大于第一锗浓度的第二锗浓度；以及在第二半导体材料上方形成第三半导体材料，第三半导体材料包括硅锗，其中第三半导体材料具有小于第二锗浓度的第三锗浓度。
本公开提供一种半导体装置。半导体装置包括从基板延伸的鳍片、在鳍片上方的栅极堆叠、以及在相邻于栅极堆叠的鳍片中和基板中的源极/漏极区。鳍片具有顶表面，顶表面与基板的顶表面相距第一高度。源极/漏极区的底表面在基板的顶表面下方，并且源极/漏极区的顶表面在鳍片的顶表面上方。源极/漏极区包括第一源极/漏极材料、在第一源极/漏极材料上方的第二源极/漏极材料、以及在第二源极/漏极材料上方的第三源极/漏极材料。第一源极/漏极材料包括具有第一浓度的锗和第一浓度的硼的硅锗。第二源极/漏极材料包括具有第二浓度的锗和第二浓度的硼的硅锗，其中第二浓度的锗大于第一浓度的锗，并且第二浓度的硼大于第一浓度的硼。第三源极/漏极材料包括具有第三浓度的锗和第三浓度的硼的硅锗。
本公开提供一种半导体装置的形成方法。半导体装置的形成方法包括形成从基板延伸的鳍片，鳍片在基板的表面上方具有第一高度；蚀刻鳍片以形成开口，其中开口具有大于鳍片的第一高度的深度；以及在开口中形成源极/漏极区，其中形成源极/漏极区的步骤包括：在开口中外延成长第一半导体材料，其中第一半导体材料的一部分在基板的表面下方延伸，其中第一半导体材料包括掺杂的硅锗；在第一半导体材料上方外延成长第二半导体材料，其中第二半导体材料包括比第一半导体材料具有更高掺杂浓度的锗和更高原子百分比的锗的掺杂的硅锗；以及在第二半导体材料上方外延成长第三半导体材料，其中第三半导体材料包括具有比第二半导体材料更低掺杂浓度的锗和更低原子百分比的锗的掺杂的硅锗。
附图说明
本公开的观点从后续实施例以及附图可以更佳理解。须知示意图为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1根据一些实施例显示了鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)的三维示意图。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图18C、图19A、图19B、图20A、图20B以及图20C是根据一些实施例的FinFET的制造中的中间站点的剖面图。
附图标记说明：
50：基板
52：鳍片
56：隔离区/浅沟槽隔离区
98：源极/漏极区
104：栅极介电层
106：栅极电极
50N,50P：区域
51：分隔器
54：绝缘材料
58：通道区
60：冗余介电层
62：冗余栅极层
64：掩模层
72：冗余栅极
74：掩模
80：栅极封闭间隔物
86：栅极间隔物
88：凹陷
D1：深度
D2：距离
90：第一源极/漏极层
T1：厚度
92：第二源极/漏极层
94：第三源极/漏极层
98A,98B：源极/漏极区
101：接点蚀刻停止层
100：第一层间介电质
95：凹陷
107：区域
106A：衬垫层
106B：功函数调整层
106C：填充材料
112：第二层间介电质
110：栅极掩模
114：栅极接点
116：源极/漏极接点
具体实施方式
本公开提供许多不同的实施例或范例以实施本公开的不同特征。以下的公开内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在……下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
本公开在特定的上下文中讨论了各种实施例，即在P型FinFET晶体管中形成外延源极/漏极区。然而，各种实施例可应用于其他半导体装置/工艺，例如平面晶体管。在一些实施例中，此处所述的外延源极/漏极区包括被掺杂具有硼的硅锗的底层。在一些情况下，底层中锗浓度的增加可以阻止其他掺杂物(例如：硼)扩散到FinFET的其他区域中，并且硼浓度的降低可以减少扩散到FinFET的其他区域中的硼量。以这种方式形成底层可以减小FinFET的漏电流。另外，减小的漏电流允许更深的源极/漏极凹陷被蚀刻，这增加了外延源极/漏极区的总体积。通过增加外延源极/漏极区的体积，可增加FinFET的导通电流。
图1根据一些实施例显示FinFET的三维示意图。FinFET包括在基板50(例如：半导体基板)上的鳍片52。隔离区56设置在基板50中，并且鳍片52从相邻的隔离区56之间突出并突出于相邻的隔离区56之上。尽管隔离区56被描述/显示为与基板50分开，但是如此处所使用的术语“基板”可以用于仅指代半导体基板或包括隔离区的半导体基板。另外，尽管鳍片52显示为与基板50一样的单一、连续材料，但是鳍片52及/或基板50可包括单一材料或多个材料。在本文中，鳍片52指的是在相邻隔离区56之间延伸的部分。
栅极介电层104沿着鳍片52的侧壁并在鳍片52的顶表面上方设置，并且栅极电极106在栅极介电层104上方。源极/漏极区98相对于栅极介电层104和栅极电极106设置在鳍片52的相对侧。图1进一步说明了在后面的附图中使用的参考截面。截面A-A沿着栅极电极106的纵轴并且在垂直于FinFET的源极/漏极区98之间的电流流动方向的方向上。截面B-B垂直于截面A-A，并且沿着鳍片52的纵轴并且在FinFET的源极/漏极区98之间的电流流动的方向。截面C-C平行于截面A-A，并且延伸穿过FinFET的源极/漏极区98。为了清楚起见，后续附图参考这些参考截面。
此处讨论的一些实施例是在使用栅极后(gate-last)工艺形成的FinFET的背景下讨论的。在其他实施例中，可以使用栅极前(gate-first)工艺。而且，一些实施例考虑了在平面装置(例如平面FET)中使用的方面。
图2至图20A到图20C是根据一些实施例的FinFET的制造中的中间站点的剖面图。图2至图7显示了图1中所示的参考截面A-A，除了为多个鳍片/FinFET。图8A、图9A、图10A、图15A、图16A、图17A、图18A、图19A以及图20A沿着图1中所示的参考截面A-A显示，并且图8B、图9B、图10B、图11A、图12A、图13A、图14A、图15B、图16B、图17B、图18B、图19B、图18C以及图20B沿着图1中所示的相似截面B-B显示，除了为多个鳍片/FinFET。图10C、图11B、图12B、图13B、图13C以及图20C沿着PMOS区中的图1中所示的参考截面C-C显示，并且图14B和图14C沿着NMOS区中的图1中所示的参考截面C-C显示，除了为多个鳍片/FinFET。
在图2中，提供了基板50。基板50可以是半导体基板，例如块体半导体(bulksemiconductor)、绝缘体上半导体(semiconductor-on-insulator；SOI)基板等，其可以是掺杂的(例如：具有P型或N型掺杂物)或未掺杂的。基板50可以是晶圆，例如硅晶圆。通常来说，SOI基板式形成在绝缘层上的半导体材料层。绝缘层可以是埋入氧化物(buried oxide；BOX)层、氧化硅层等。绝缘层设置在基板上，通常是硅基板或玻璃基板。也可以使用其他基板，例如多层基板或梯度基板(gradient substrate)。在一些实施例中，基板50的半导体材料可包括硅；锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；合金半导体(包括硅锗、磷砷化镓、砷化铝铟)、砷化铝镓、砷化镓铟、磷化镓铟及/或磷砷化镓铟；或其组合。
基板50具有区域50N和区域50P。区域50N可以用于形成N型装置，例如NMOS晶体管(例如：N型FinFET)。区域50P可以用于形成P型装置，例如PMOS晶体管(例如：P型FinFET)。区域50N可以与区域50P物理地分开(如分隔器51所示)，并且可以在区域50N和区域50P之间设置任何数量的装置特征(例如：其他主动装置、掺杂区、隔离结构等)。
在图3中，鳍片52形成在基板50中。鳍片52是半导体条带。在一些实施例中，可以通过在基板50中蚀刻沟槽来在基板50中形成鳍片52。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(reactive ion etch；RIE)、中性粒子束蚀刻(neutral beam etch；NBE)等或其组合。蚀刻可以是非等向性的。
鳍片可通过任何合适方法来图案化。举例来说，可以使用一或多种微影工艺来图案化鳍片，包括双重图案化工艺或多重图案化工艺。通常来说，双重图案化工艺或多重图案化工艺将微影和自我对准工艺结合，从而允许产生具有间距小于使用单一、直接的微影工艺可获得的间距的图案。举例来说，在一个实施例中，在基板上方形成牺牲层，并且使用微影工艺将其图案化。使用自我对准工艺在图案化的牺牲层旁边形成间隔物。接着移除牺牲层，并且剩余的间隔物可接着用来图案化鳍片。在一些实施例中，掩模(或其他层)可以保留在鳍片52上。
在图4中，绝缘材料54形成在基板50上方和相邻的鳍片52之间。绝缘材料54可以是氧化物，例如氧化硅、氮化物等或其组合，并且可通过高密度等离子体化学气相沉积(highdensity plasma chemical vapor deposition；HDP-CVD)、流动式CVD(flowable CVD；FCVD)(例如：在远程等离子体系统中进行基于CVD的材料沉积，并且进行后固化(postcuring)以使其转变为另一种材料，例如氧化物)等或其组合来形成。可以使用通过任何可接受的方法形成的其他绝缘材料。在所示的实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料54被形成，使得过量的绝缘材料54覆盖鳍片52。尽管绝缘材料54被显示为单层，但是一些实施例可以利用多层。举例来说，在一些实施例中，可以先沿着基板50和鳍片52的表面形成衬垫(未显示)。此后，可以在衬垫上形成如上述所讨论的填充材料。
在图5中，对绝缘材料54施加移除工艺，以移除鳍片52上方的多余的绝缘材料54。在一些实施例中，可以利用平坦化工艺，例如化学机械研磨(chemical mechanicalpolish；CMP)、回蚀工艺其组合等。平坦化工艺暴露鳍片52，使得在平坦化工艺完成之后，鳍片52和绝缘材料54的顶表面是齐平的。在掩模保留在鳍片52上的实施例中，平坦化工艺可以暴露掩模或移除掩模，使得在平坦化工艺完成之后，掩模或鳍片52与绝缘材料54的顶表面个别是齐平的。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(Shallow Trench Isolation；STI)区56。绝缘材料54被凹陷，使得区域50N和区域50P中的鳍片52的上部从相邻的STI区56之间突出。此外，STI区56的顶表面可具有如附图所示的平坦表面、凸表面、凹表面(例如凹陷(dishing))或其组合。STI区56的顶表面可以通过适当的蚀刻形成为平坦的、凸的(convex)及/或凹的(concave)。STI区56可使用可接受的蚀刻工艺来凹陷，例如对绝缘材料54的材料具有选择性的蚀刻工艺(例如：以比鳍片52的材料更快的速率来蚀刻绝缘材料54的材料)。举例来说，使用了稀释氢氟酸(dHF)的氧化物移除可被使用。
参照图2至图6所述的工艺仅是鳍片52如何形成的一个示例。在一些实施例中，鳍片可通过外延成长工艺形成。举例来说，可以在基板50的顶表面上方形成介电层，并且沟槽可以蚀刻穿过介电层以暴露出下面的基板50。可以在沟槽中外延成长同质外延结构(homoepitaxial structure)，并且可以使介电层凹陷，使得同质外延结构从介电层突出以形成鳍片。另外，在一些实施例中，异质外延结构可用于鳍片52。举例来说，图5中的鳍片52可被凹陷，并且可以在凹陷的鳍片52上方外延成长与鳍片52不同的材料。在这样的实施例中，鳍片52包括凹陷的材料以及设置在凹陷的材料上方的外延成长的材料。在另一个实施例中，可以在基板50的顶表面上方形成介电层，并且沟槽可被蚀刻穿过介电层。接着可以使用与基板50不同的材料在沟槽中外延成长异质外延结构，并且可以使介电层被凹陷，使得异质外延结构从介电层突出以形成鳍片52。在外延成长同质外延或异质外延结构的一些实施例中，外延生长的材料可以在成长期间被原位(in situ)掺杂，其可以移除先前和后续的注入(尽管原位掺杂和注入掺杂可以一起使用)。
此外，在区域50N(例如：NMOS区)中外延成长与区域50P(例如：PMOS区)中的材料不同的材料是有利的。在各个实施例中，鳍片52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)形成。举例来说，在一些实施例中，在区域50P中形成的鳍片52的部分可由具有在约10％和约50％之间的锗的组成的硅锗形成。在其他实施例中，鳍片52的上部可以由碳化硅、纯或大抵纯的锗、III-V族化合物半导体、II-VI化合物半导体等形成。举例来说，用于形成III-V化合物半导体的可用材料包括(但不限于)砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铝铟、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图6中，可以在鳍片52及/或基板50中形成适当的井(未显示)。在一些实施例中，可以在区域50N中形成P井，并且可以在区域50P中形成N井。在一些实施例中，在区域50N和区域50P两者中形成P井或N井。
具有不同井类型的实施例中，可以使用光刻胶或其他掩模(未显示)来达到用于区域50N和区域50P的不同注入步骤。举例来说，可以在区域50N中的鳍片52和STI区56上方形成光刻胶。图案化光刻胶以暴露基板50的区域50P，例如PMOS区。可通过使用旋涂技术来形成光刻胶，并且可以使用可接受的微影技术来图案化光刻胶。一旦图案化光刻胶，就在区域50P中执行N型杂质注入，并且光刻胶可以用作掩模以大抵防止N型杂质被注入到区域50N(例如NMOS区)中。N型杂质可以是注入到区域中的磷、砷、锑等，其浓度等于或小于1018atoms/cm3，例如在约1016atoms/cm3和约1018atoms/cm3之间。注入之后，移除光刻胶，例如通过可接受的灰化工艺。
在注入区域50P之后，在区域50P中的鳍片52和STI区域56上方形成光刻胶。图案化光刻胶以暴露基板50的区域50N，例如NMOS区。可通过使用旋涂技术来形成光刻胶，并且可以使用可接受的微影技术来图案化光刻胶。一旦图案化光刻胶，就在区域50N中执行P型杂质注入，并且光刻胶可以用作掩模以大抵防止P型杂质被注入到区域50P(例如PMOS区)中。P型杂质可以是注入到区域中的硼、氟化硼、铟等，其浓度等于或小于1020atoms/cm3，例如在约1017atoms/cm3和约1020atoms/cm3之间。注入之后，移除光刻胶，例如通过可接受的灰化工艺。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损伤并激活注入的P型及/或N型杂质。在一些实施例中，外延鳍片的成长材料可以在成长期间被原位掺杂，其可以移除注入(尽管原位掺杂和注入掺杂可以一起使用)。
在图7中，在鳍片52上形成冗余介电层60。冗余介电层60可以是氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热成长。在冗余介电层60上方形成冗余栅极层62，并且在冗余栅极层62上方形成掩模层64。冗余栅极层62可以沉积在冗余介电层60上方，并接着被被平坦化(例如通过CMP)。掩模层64可以沉积在冗余栅极层62上方。冗余栅极层62可以是导电或非导电材料，并且可以选自非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物以及金属。可以通过物理气相沉积(physical vapor deposition；PVD)、CVD、溅镀沉积或本技术领域中已知和已使用的用于沉积所选材料的其他技术来沉积冗余栅极层62。冗余栅极层62可由从隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可包括氮化硅、氮氧化硅等。在此示例中，在区域50N和区域50P上形成单一的冗余栅极层62和单一的掩模层64。值得注意的是，仅出于说明的目的，显示的冗余介电层60仅覆盖鳍片52。在一些实施例中，可以沉积冗余介电层60，使得冗余介电层60覆盖STI区56，其在冗余栅极层62和STI区56之间延伸。
图8A至图20C显示了实施例装置的制造中的各种额外步骤。图8A至图20C显示了区域50N和区域50P中的任一个中的特征。举例来说，图8A至图20C所示的结构可适用于区域50N和区域50P。在每个附图所附的说明中描述了区域50N和区域50P的结构中的差异(如果有的话)。
在图8A和图8B中，可以使用可接受的微影和蚀刻技术来图案化掩模层64(参照图7)，以形成掩模74。接着可以将掩模74的图案转移到冗余栅极层62。在一些实施例中(未显示)，也可以通过可接受的蚀刻技术将掩模74的图案转移到冗余介电层60，以形成冗余栅极72。冗余栅极72覆盖鳍片52的个别通道区58。掩模74的图案可用于将每个冗余栅极72与相邻的冗余栅极物理地分开。冗余栅极72还可具有大抵垂直于个别的外延鳍片52的纵轴方向的纵轴方向。
进一步在图8A和图8B中，可以在冗余栅极72、掩模74及/或鳍片52的暴露表面上形成栅极封闭间隔物80。热氧化或沉积后接着非等向性蚀刻可以形成栅极封闭间隔物80。栅极封闭间隔物80可以由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极封闭间隔物80之后，可以执行用于轻掺杂源极/漏极(lightly dopeddrain；LDD)区(未明确显示)的注入。在具有不同装置类型的实施例中，与以上在图6中所讨论的注入相似，可以在区域50N上方形成掩模(例如光刻胶)，同时暴露区域50P，并且可以将适当类型(例如：P型)杂质注入到区域50P中的暴露的鳍片52中。接着可以移除掩模。N型杂质可以是先前所讨论的任何N型杂质，并且P型杂质可以是先前所讨论的任何P型杂质。轻掺杂源极/漏极区可具有约1015cm-3至约1019cm-3的杂质浓度。退火可用于修复注入损伤并激活注入的杂质。
在图9A和图9B中，沿着冗余栅极72和掩模74的侧壁在栅极封闭间隔物80上形成栅极间隔物86。可通过顺应性地沉积绝缘材料并且后续地非等向性蚀刻绝缘材料来形成栅极间隔物86。栅极间隔物86的绝缘材料可以是氧化硅、氮化硅、氧氮化硅、碳氮化硅、其组合等。
值得注意的是，上述公开通常描述了形成间隔物和LDD区的工艺。可以使用其他工艺和顺序。举例来说，可利用更少或更多的间隔物、可利用不同的步骤顺序(例如：在形成栅极间隔物86之前不蚀刻栅极封闭间隔物80、产生“L形”栅极封闭间隔物、可以形成和移除间隔物及/或等等)。此外，可以使用不同的结构和步骤来形成N型和P型装置。举例来说，可以在形成栅极封闭间隔物80之前形成用于N型装置的LDD区，而可以在形成栅极封闭间隔物80之后形成用于P型装置的LDD区。
图10A至图13C显示了在区域50P中的鳍片52中形成源极/漏极区98A的各个步骤。如图10A至图13C所示，可以使用步骤外延沉积工艺来形成在区域50P中的源极/漏极区98A。可通过遮蔽区域50N(例如：NMOS区)来形成在区域50P(例如：PMOS区)中的源极/漏极区98A。接着通过蚀刻在区域50P中的鳍片52的源极/漏极区，以在鳍片52和基板50中形成凹陷88，如图10A至图10C所示。
如图10B和图10C所示，可以蚀刻凹陷88，使得凹陷88延伸到基板50中。举例来说，在鳍片52包括硅锗并且形成在包括硅的基板50上方的一些实施例中，凹陷88可以延伸穿过鳍片52的硅锗材料并延伸到基板50的硅材料中。在其他实施例中，鳍片52及/或基板50可包括与此实施例不同的材料。凹陷88可具有从约30nm到约70nm的深度D1，例如约50nm。在一些实施例中，凹陷88可以延伸到基板50中的约0nm至约10nm之间的距离D2，尽管在其他实施例中凹陷88可以延伸到基板50中的其他距离。通过形成更远地延伸到基板50中的凹陷88，可以增加在凹陷88中形成的外延源极/漏极区(见图11A和图11B至图13A到图13C)的体积。在一些情况下，通过增加FinFET装置件的外延源极/漏极区的体积，可以改善FinFET装置的电性效能。举例来说，可以通过增加FinFET装置的外延源极/漏极区的体积来增加FinFET装置的导通电流。在一些情况下，通过增加外延源极/漏极区的体积，导通电流可以增加多达10％。
在图11A和图11B中，在凹陷88中外延成长第一源极/漏极层90。第一源极/漏极层90可以是单层或可包括多层。第一源极/漏极层90可以成长在凹陷88的侧壁和底表面上，如图11A和图11B所示。在一些实施例中，第一源极/漏极层90被成长为具有在约3nm和约20nm之间的厚度T1。在一些实施例中，使用金属有机CVD(metal-organic CVD；MOCVD)、分子束外延(molecular beam epitaxy；MBE)、液相外延(liquid phase epitaxy；LPE)、气相外延(vapor phase epitaxy；VPE)、选择性外延成长(selective epitaxial growth；SEG)或其组合等，在凹陷88中外延成长第一源极/漏极层90。第一源极/漏极层90可以在约400℃和约800℃之间的温度与约0.5mTorr和约600Torr之间的工艺压力下成长。在一些实施例中，第一源极/漏极层90可以使用气体来成长，例如甲硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(dichlorosilane)、甲锗烷(GeH4)、乙锗烷(Ge2H6)、乙硼烷(B2H6)、氯化氢(HCl)、氯气(Cl2)、氩气(Ar)、氢气(H2)、氮气(N2)等，或其组合。
第一源极/漏极层90可包括任何可接受的材料，例如适合用于P型FinFET的任何材料。在一些实施例中，第一源极/漏极层90由硅锗形成，其可以是掺杂的或未掺杂的。在一些实施例中，第一源极/漏极层90由具有在约10％和约40％之间的原子百分比的锗的硅锗形成。在一些实施例中，第一源极/漏极层90的外部区域(例如：靠近鳍片52和基板50的区域)可具有比第一源极/漏极层90的内部区域更小的锗浓度。举例来说，在一些实施例中，第一源极/漏极层90的外部区域可具有在约10％和约25％之间的锗原子浓度，并且第一源极/漏极层90的内部区域可具有在约25％和约40％之间的锗原子浓度。在一些实施例中，锗的浓度在不同区域之间平滑地转变(transition)。在一些情况下，第一源极/漏极层90中的锗可以阻隔掺杂物在第一源极/漏极层90内扩散。因此，增加第一源极/漏极层90内的锗浓度可以减少从外延源极/漏极区98A内到鳍片52或基板50的掺杂物向外扩散的量。从外延源极/漏极区扩散到鳍片或基板中的掺杂误会导致漏电，从而降低装置效能，特别是当外延源极/漏极区延伸到基板附近或进入基板时。通过使用较高浓度的锗以减少掺杂物扩散，可以形成延伸到基板50中的外延源极/漏极区98A，而不会引起使装置效能下降的漏电。在一些情况下，在第一源极/漏极层90内使用锗可以将漏电减少多达约15％至约40％。以这种方式，凹陷88可以被更深地蚀刻以增加外延源极/漏极区域98A的体积，同时减小漏电效应。
在一些实施例中，第一源极/漏极层90可具有在约1×1019atoms/cm3和约1×1021atoms/cm3之间的掺杂物浓度。第一源极/漏极层90可由一或多个合适的P型杂质掺杂，例如硼、二氟化硼(BF2)、铟等。第一源极/漏极层90可以在成长期间使用原位掺杂或使用与先前讨论的用于形成轻掺杂的源极/漏极区后接着进行退火的工艺相似的工艺来注入掺杂物。在一些实施例中，第一源极/漏极层90的外部区域可具有比第一源极/漏极层90的内部区域更小的掺杂物浓度。举例来说，在一些实施例中，第一源极/漏极层90的外部区域可具有在约1×1019atoms/cm3和约1×1020atoms/cm3之间的掺杂物浓度，并且第一源极/漏极层90的内部区域可具有在约1×1020atoms/cm3和约1×1021atoms/cm3之间的掺杂物浓度。在一些实施例中，掺杂物的浓度在不同区域之间平滑地转变。在一些情况下，形成具有较低浓度掺杂物的第一源极/漏极层90可以减少扩散到鳍片52或基板50中的掺杂物的量。
在图12A和图12B中，第二源极/漏极层92外延成长在第一源极/漏极层90上方的凹陷88中。举例来说，第二源极/漏极层92可包括在通道区58中施加压缩应变(compressivestrain)的材料，例如硅锗、硅锗硼、锗、锗锡等。在一些实施例中，第二源极/漏极层92由硅锗形成，其可以是掺杂的或未掺杂的。在一些实施例中，第二源极/漏极层92可包括具有在约20％和约80％之间的原子百分比的锗的硅锗。在一些实施例中，第二源极/漏极层92具有比第一源极/漏极层90更大原子百分比的锗。第二源极/漏极层92可以在成长期间使用原位掺杂或使用与先前讨论的用于形成轻掺杂的源极/漏极区后接着进行退火的工艺相似的工艺来注入掺杂物。举例来说，第二源极/漏极层92可具有在约5×1020atoms/cm3和约1×1022atoms/cm3之间的掺杂物浓度。掺杂物可包括P型杂质，例如硼、二氟化硼(BF2)、铟等。在一些实施例中，第二源极/漏极层92可具有比第一源极/漏极层90更大的掺杂物浓度。如图12A和图12B所示，第二源极/漏极层92可具有刻面(facet)。尽管第二源极/漏极层92在图12A和图12B中显示为未合并，但是在一些实施例中，刻面可导致相邻的第二源极/漏极层92合并。
在图13A至图13C中，第三源极/漏极层94外延成长在第二源极/漏极层92上方的凹陷88中，以形成源极/漏极区98A。源极/漏极区98A包括第一源极/漏极层90、第二源极/漏极层92以及第三源极/漏极层94。举例来说，第三源极/漏极层94可包括在通道区58中施加压缩应变的材料，例如硅锗、硅锗硼、锗、锗锡等。在一些实施例中，第三源极/漏极层94由硅锗形成，其可以是掺杂的或未掺杂的。在一些实施例中，第三源极/漏极层94可包括具有在约0％和约40％之间的原子百分比的锗的硅锗。第三源极/漏极层94可以在成长期间使用原位掺杂或使用与先前讨论的用于形成轻掺杂的源极/ 漏极区后接着进行退火的工艺相似的工艺来注入掺杂物。举例来说，第三源极/漏极层94可具有在约5×1019atoms/cm3和约1×1021atoms/cm3之间的掺杂物浓度。掺杂物可包括P型杂质，例如硼、二氟化硼(BF2)、铟等。
第三源极/漏极层94可具有从鳍片52的个别表面凸起的表面，并且可具有刻面。此外，用于形成第三源极/漏极层94的外延成长工艺可导致相邻的第三源极/漏极层94合并，如图13B所示。如图13B中进一步显示的，在相邻鳍片52之间延伸的第三源极/漏极层94的最上表面可为大抵平坦的。在其他实施例中，第三源极/漏极层94的最上表面可以在相邻鳍片52之间包括谷(valley)或凹陷。尽管源极/漏极区98A在图13B中显示为合并，但是在一些实施例中(例如图13C所示的实施例)，在外延工艺完成之后源极/漏极区98A可以保持分开。
在一些实施例中，源极/漏极区98A形成在鳍片52中，以在个别通道区58中施加应力，从而提高效能。源极/漏极区98A形成在鳍片52中，使得每个冗余栅极72被设置在个别相邻的一对源极/漏极区98A之间。在一些实施例中，源极/漏极区98A可以延伸到鳍片52中，并且也可以穿透鳍片52。在一些实施例中，栅极间隔物86用于将源极/漏极区98A与冗余栅极72分开适当的横向距离，使得源极/漏极区98A不会使后续形成的所得FinFET的栅极短路。
在图14A至图14C中，在区域50N中的鳍片52中形成源极/漏极区98B。源极/漏极区98B可通过现有方法形成。在一些实施例中，可以通过掩蔽区域50P(例如：PMOS区)并蚀刻在区域50N中的鳍片52的源极/漏极区以在鳍片52中形成凹陷，来形成在区域50N(例如：NMOS区)中的源极/漏极区98B。接着，在凹陷中外延成长在区域50N中的源极/漏极区98B。源极/漏极区98B可包括任何可接受的材料，例如适合用于N型FinFET的材料。举例来说，如果鳍片52是硅，则区域50N中的源极/漏极区98B可包括在通道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。源极/漏极区98B可具有从鳍片52的个别表面凸起的表面并且可具有刻面。
在图15A和图15B中，第一层间介电质(interlayer dielectric；ILD)100沉积在图13A至图13C和图14A至图14C所示的结构上。第一ILD 100可由介电材料形成，并且可通过任何合适的方法来沉积，例如CVD、等离子体辅助CVD(plasma-enhanced CVD；PECVD)或FCVD。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phospho-silicate glass；BPSG)、未掺杂硅酸盐玻璃(undoped silicate glass；USG)等。可以使用通过任何可接受的方法形成的其他绝缘材料。在一些实施例中，接点蚀刻停止层(contact etch stop layer；CESL)101设置在第一ILD 100和源极/漏极区98A和98B、掩模74以及栅极间隔物86之间。CESL 101可包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其具有与上面的第一ILD 100的材料不同的蚀刻速率。
在图16A和图16B中，可以执行平坦化工艺(例如CMP)以使第一ILD100的顶表面与冗余栅极72或掩模74的顶表面齐平。平坦化工艺还可以移除冗余栅极72上的掩模74，以及沿着掩模74的侧壁的栅极封闭间隔物80和栅极间隔物86的一部分。在平坦化工艺之后，冗余栅极72、栅极封闭间隔物80、栅极间隔物86以及第一ILD 100的顶表面是齐平的。因此，冗余栅极72的顶表面通过第一ILD 100暴露。在一些实施例中，可以保留掩模74，在这种情况下，平坦化工艺使第一ILD 100的顶表面与掩模74的顶表面齐平。
在图17A和图17B中，在一或多个蚀刻步骤中移除了冗余栅极72和掩模74(如果存在)，从而形成了凹陷95。冗余介电层60在凹陷95中的部分也可以被移除。在一些实施例中，仅冗余栅极72被移除并且冗余介电层60保留且由凹陷95暴露。在一些实施例中，冗余介电层60从晶粒的第一区域(例如：核心逻辑区)中的凹陷95中移除，并且保留在晶粒的第二区域(例如：输入/输出区)中的凹陷95中。在一些实施例中，通过非等向性干式蚀刻工艺移除冗余栅极72。举例来说，蚀刻工艺可包括使用(多种)反应气体的干式蚀刻工艺，其选择性地蚀刻冗余栅极72而不蚀刻第一ILD 1000或栅极间隔物86。每个凹陷95暴露及/或覆盖个别的鳍片52的通道区58。每个通道区58设置在相邻的一对源极/漏极区98A或98B之间。在移除期间，当蚀刻冗余栅极72时，可以将冗余介电层60用作蚀刻停止层。接着可以在移除冗余栅极72之后可选地移除冗余介电层60。
在图18A和图18B中，形成栅极介电层104和栅极电极106以用于替换栅极。图18C显示了图18B的区域107的详细示意图。栅极介电层104顺应性地沉积在凹陷95中，例如在鳍片52的顶表面和侧壁上以及在栅极封闭间隔物80/栅极间隔物86的侧壁上。栅极介电层104也可以形成在第一ILD 100的顶表面上。根据一些实施例，栅极介电层104包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层104包括高k介电材料，并且在这些实施例中，栅极介电层104可具有大于约7.0的k值，并且可包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极介电层104的形成方法可包括分子束沉积(molecular-beamdeposition；MBD)、原子层沉积(Atomic Layer Deposition；ALD)、PECVD等。在冗余介电层60的一部分保留在凹陷95中的实施例中，栅极介电层104包括冗余介电层60的材料(例如：氧化硅(SiO2))。
栅极电极106个别地沉积在栅极介电层104上方，并填充凹陷95的剩余部分。栅极电极106可包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。举例来说，尽管在图18B中显示了单一层的栅极电极106，但是栅极电极106可包括任何数量的衬垫层106A、任何数量的功函数调整层106B以及填充材料106C，如图18C所示。在填充凹陷95之后，可以执行平坦化工艺(例如CMP)以移除栅极介电层104和栅极电极106的材料的多余部分，其多余部分在第一ILD 100的顶表面上方。栅极电极106的材料和栅极介电层104的剩余部分因此形成所得FinFET的替换栅极。栅极电极106和栅极介电层104可被统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍片52的通道区58的侧壁延伸。
区域50N和区域50P中的栅极介电层104的形成可以同时发生，使得每个区域中的栅极介电层104由相同的材料形成，并且栅极电极106的形成可以同时发生，使得每个区域中的栅极电极106由相同的材料形成。在一些实施例中，每个区域中的栅极介电层104可通过不同的工艺形成，使得栅极介电层104可以是不同的材料，及/或每个区域中的栅极电极106可通过不同的工艺形成，使得栅极电极106可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来遮蔽和暴露适当的区域。
在图19A和图19B中，第二ILD 112沉积在第一ILD 1000上方。在一些实施例中，第二ILD 112是通过流动式CVD方法形成的可流动薄膜。在一些实施例中，第二ILD 112由介电材料形成，例如PSG、BSG、BPSG、USG等，并且可通过任何合适的方法来沉积，例如CVD和PECVD。根据一些实施例，在形成第二ILD 112之前，栅极堆叠(包括栅极介电层104和对应的重叠栅极电极106)被凹陷，使得在栅极堆叠的正上方和在栅极间隔物86的相对部分之间形成一个凹陷，如图19A和图19B所示。在凹陷中填充包括一层或多层介电材料(例如氮化硅，氮氧化硅等)的栅极掩模110，然后进行平坦化工艺以移除在第一ILD 100上延伸的介电材料的多余部分。后续形成的栅极接点114(图20A和图20B)穿过栅极掩模110，以接触凹陷的栅极电极106的顶表面。
在图20A至图20C中，根据一些实施例，形成穿过第二ILD 112和第一ILD 100的栅极接点114和源极/漏极接点116。用于源极/漏极接点116的开口被形成通过第一ILD 100和第二ILD 112，并且用于栅极接点114的开口被形成通过第二ILD 112和栅极掩模110。可以使用可接受的微影和蚀刻技术来形成开口。在开口中形成衬垫(例如扩散阻挡层、粘合层等)和导电材料。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行平坦化工艺(例如CMP)以从第二ILD 112的表面移除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接点116和栅极接点114。可以执行退火工艺以在源极/漏极区98A或98B与源极/漏极接点116之间的界面形成硅化物。源极/漏极接点116物理且电性地耦接到源极/漏极区98A或98B，并且栅极接点114物理且电性地耦接到栅极电极106。源极/漏极接点116和栅极接点114可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管显示为在相同的剖面中形成，但是应理解源极/漏极接点116和栅极接点114中的每一个可以在不同的剖面中形成，这可以避免接点的短路。
在一些情况下，在FinFET装置的鳍片中形成更深的源极/漏极凹陷可允许更大体积的外延源极/漏极区，这可以改善FinFET装置的导通电流。举例来说，在一些情况下，延伸穿过鳍片并进入基板的源极/漏极凹陷可将导通电流增加多达约10％。然而，更深延伸的源极/漏极区亦可由于掺杂物扩散导致从源极/漏极区到鳍片或基板的漏电增加。在一些情况下，当在源极/漏极区中形成硅锗的第一层时，增加锗的原子百分比可以减少掺杂物(例如：硼)从源极/漏极区向外扩散。另外，通过降低硅锗的第一层的掺杂浓度还可减少扩散到鳍片或基板中的掺杂物的量。在此方式中，由于掺杂物扩散所引起的漏电流可以减少多达5％。因此，通过上面所述形成硅锗的第一层，可以使用更深的源极/漏极凹陷，并且可以增加导通电流而不增加FinFET装置的漏电流。
根据一个实施例，一种方法半导体装置的形成方法包括在半导体基板上方形成半导体鳍片；蚀刻半导体鳍片，以形成凹陷，其中凹陷延伸到半导体基板中；以及在凹陷中形成源极/漏极区，其中形成源极/漏极区的步骤包括：在凹陷的多个侧壁中外延成长第一半导体材料，其中第一半导体材料包括硅锗，其中第一半导体材料具有10原子百分比至40原子百分比的的第一锗浓度；在第一半导体材料上方外延成长第二半导体材料，第二半导体材料包括硅锗，其中第二半导体材料具有大于第一锗浓度的第二锗浓度；以及在第二半导体材料上方形成第三半导体材料，第三半导体材料包括硅锗，其中第三半导体材料具有小于第二锗浓度的第三锗浓度。在一个实施例中，第一半导体材料包括具有在1×1019atoms/cm3和1×1021atoms/cm3之间的硼浓度的硼掺杂硅锗。在一个实施例中，第二半导体材料包括具有20原子百分比至80原子百分比的锗浓度的硼掺杂硅锗。在一个实施例中，被外延成长在凹陷的侧壁上的第一半导体材料具有在1nm至10nm之间的厚度。在一个实施例中，凹陷延伸到半导体基板中的距离为0nm至10nm。在一个实施例中，半导体鳍片包括硅锗。在一个实施例中，半导体基板包括具有在1×1017atoms/cm3和1×1020atoms/cm3之间的硼浓度的掺杂硅。
根据一个实施例，一种半导体装置包括鳍片，从基板延伸，鳍片具有顶表面，顶表面与基板的顶表面相距第一高度；栅极堆叠，在鳍片上方；源极/漏极区，在相邻于栅极堆叠的鳍片中和基板中，其中源极/漏极区的底表面在基板的顶表面下方，并且源极/漏极区的顶表面在鳍片的顶表面上方，源极/漏极区包括：第一源极/漏极材料，包括具有第一浓度的锗和第一浓度的硼的硅锗；第二源极/漏极材料，在第一源极/漏极材料上方，第二源极/漏极材料包括具有第二浓度的锗和第二浓度的硼的硅锗，其中第二浓度的锗大于第一浓度的锗，并且第二浓度的硼大于第一浓度的硼；以及第三源极/漏极材料，在第二源极/漏极材料上方，第三源极/漏极材料包括具有第三浓度的锗和第三浓度的硼的硅锗。在一个实施例中，源极/漏极区的底表面在基板的顶表面下方0nm至10nm的深度。在一个实施例中，鳍片的顶表面在基板的顶表面上方30nm至70nm的高度。在一个实施例中，鳍片包括硅锗，并且基板包括硅。在一个实施例中，鳍片具有在10原子百分比和50原子百分比之间的锗浓度。在一个实施例中，第一浓度的锗在10原子百分比和40原子百分比之间。在一个实施例中，第一浓度的硼在1×1019atoms/cm3和1×1021atoms/cm3之间。在一个实施例中，第二浓度的硼是第一浓度的硼的10倍。
根据一个实施例，一种方法半导体装置的形成方法包括形成从基板延伸的鳍片，鳍片在基板的表面上方具有第一高度；蚀刻鳍片以形成开口，其中开口具有大于鳍片的第一高度的深度；以及在开口中形成源极/漏极区，其中形成源极/漏极区的步骤包括：在开口中外延成长第一半导体材料，其中第一半导体材料的一部分在基板的表面下方延伸，其中第一半导体材料包括掺杂的硅锗；在第一半导体材料上方外延成长第二半导体材料，其中第二半导体材料包括比第一半导体材料具有更高掺杂浓度的锗和更高原子百分比的锗的掺杂的硅锗；以及在第二半导体材料上方外延成长第三半导体材料，其中第三半导体材料包括具有比第二半导体材料更低掺杂浓度的锗和更低原子百分比的锗的掺杂的硅锗。在一个实施例中，在一个实施例中，在一个实施例中，在一个实施例中，开口的深度比鳍片的第一高度大0nm至10nm。外延成长第一半导体材料包括将第一半导体材料成长至大于开口的深度和鳍片的第一高度之间的差值的厚度。第一半导体材料包括在10原子百分比和40原子百分比之间的锗，并且其中第一半导体材料具有在1×1019atoms/cm3和1×1021atoms/cm3之间的掺杂浓度。第一半导体材料被掺杂硼。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更佳地了解本公开。本技术领域中技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的形成方法，包括：
在一半导体基板上方形成一半导体鳍片；
蚀刻上述半导体鳍片，以形成一凹陷，其中上述凹陷延伸到上述半导体基板中；以及
在上述凹陷中形成一源极/漏极区，其中上述形成上述源极/漏极区的步骤包括：
在上述凹陷的多个侧壁中外延成长一第一半导体材料，其中上述第一半导体材料包括硅锗，其中上述第一半导体材料具有10原子百分比至40原子百分比的的一第一锗浓度；
在上述第一半导体材料上方外延成长一第二半导体材料，上述第二半导体材料包括硅锗，其中上述第二半导体材料具有大于上述第一锗浓度的一第二锗浓度；以及
在上述第二半导体材料上方形成一第三半导体材料，上述第三半导体材料包括硅锗，其中上述第三半导体材料具有小于上述第二锗浓度的一第三锗浓度。
CN202010424968.2A 2019-06-14 2020-05-19 半导体装置的形成方法 Pending CN112086357A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/441,337 US11107923B2 (en) 2019-06-14 2019-06-14 Source/drain regions of FinFET devices and methods of forming same
US16/441,337 2019-06-14

Publications (1)

Publication Number Publication Date
CN112086357A true CN112086357A (zh) 2020-12-15

Family

ID=73735865

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010424968.2A Pending CN112086357A (zh) 2019-06-14 2020-05-19 半导体装置的形成方法

Country Status (3)

Country Link
US (3) US11107923B2 (zh)
CN (1) CN112086357A (zh)
TW (1) TW202101599A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115843175A (zh) * 2021-08-20 2023-03-24 长鑫存储技术有限公司 半导体结构及其制备方法
US20230335395A1 (en) * 2022-04-13 2023-10-19 Nanya Technology Corporation Semiconductor device and method of manufacturing the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299568B2 (en) * 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
KR102216511B1 (ko) * 2014-07-22 2021-02-18 삼성전자주식회사 반도체 소자
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US10164096B2 (en) * 2015-08-21 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10229856B2 (en) * 2017-05-16 2019-03-12 International Business Machines Corporation Dual channel CMOS having common gate stacks
US10868181B2 (en) * 2017-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with blocking layer and method for forming the same

Also Published As

Publication number Publication date
US20230352589A1 (en) 2023-11-02
US11735664B2 (en) 2023-08-22
US11107923B2 (en) 2021-08-31
US20200395477A1 (en) 2020-12-17
TW202101599A (zh) 2021-01-01
US20210391456A1 (en) 2021-12-16

Similar Documents

Publication Publication Date Title
US11133416B2 (en) Methods of forming semiconductor devices having plural epitaxial layers
US11646231B2 (en) Semiconductor device and method
US11901411B2 (en) Semiconductor device and method
US12002854B2 (en) Semiconductor device and method of manufacture
US11164944B2 (en) Method of manufacturing a semiconductor device
US11532750B2 (en) Semiconductor device and method of manufacture
US20230352589A1 (en) Source/drain regions of finfet devices and methods of forming same
US10991630B2 (en) Semiconductor device and method
TWI796972B (zh) 半導體裝置與其形成之方法
US20220367717A1 (en) Semiconductor Device and Method of Manufacture
US20220344508A1 (en) Semiconductor device and method
US12087775B2 (en) Gate structures in transistor devices and methods of forming same
US11749567B2 (en) Silicon phosphide semiconductor device
CN115084027A (zh) 半导体器件的源极/漏极区域及其形成方法
CN114551578A (zh) 半导体装置和其形成方法
US11990511B2 (en) Source/drain device and method of forming thereof
US20230261052A1 (en) Semiconductor device and method
US20230065620A1 (en) Semiconductor device and method
CN115832047A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20201215

WD01 Invention patent application deemed withdrawn after publication