CN115084027A - 半导体器件的源极/漏极区域及其形成方法 - Google Patents

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nanostructures
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刘威民
舒丽丽
李启弘
杨育佳
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Abstract

本公开涉及半导体器件的源极/漏极区域及其形成方法。一种器件包括：第一纳米结构，位于半导体衬底之上；第二纳米结构，位于第一纳米结构之上；栅极结构，围绕第一纳米结构和第二纳米结构；第一外延区域，位于半导体衬底中并与栅极结构相邻，其中，第一外延区域是第一掺杂半导体材料；以及第二外延区域，位于第一外延区域之上，其中，第二外延区域与第一纳米结构和第二纳米结构相邻，其中，第二外延区域是不同于第一掺杂半导体材料的第二掺杂半导体材料。在一个实施例中，第一掺杂半导体材料具有比第二掺杂半导体材料更小的掺杂浓度。

Description

半导体器件的源极/漏极区域及其形成方法
技术领域
本公开总体涉及半导体器件的源极/漏极区域及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积绝缘或电介质层、导电层、和半导体材料层，并且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个方面，提供了一种半导体器件，包括：第一纳米结构，位于半导体衬底之上；第二纳米结构，位于所述第一纳米结构之上；栅极结构，围绕所述第一纳米结构和所述第二纳米结构；第一外延区域，位于所述半导体衬底中并与所述栅极结构相邻，其中，所述第一外延区域是第一掺杂半导体材料；以及第二外延区域，位于所述第一外延区域之上，其中，所述第二外延区域与所述第一纳米结构和所述第二纳米结构相邻，其中，所述第二外延区域是不同于所述第一掺杂半导体材料的第二掺杂半导体材料。
根据本公开的另一方面，提供了一种半导体器件，包括：半导体鳍，从衬底突出，所述半导体鳍包括第一凹部；第一纳米结构，位于所述半导体鳍之上；栅极结构，围绕所述第一纳米结构；以及第一源极/漏极区域，与所述第一纳米结构相邻，其中，所述第一源极/漏极区域包括：第一外延区域，位于所述第一凹部中，其中，所述第一外延区域具有第一掺杂浓度；以及第二外延区域，位于所述第一外延区域上，其中，所述第二外延区域具有大于所述第一掺杂浓度的第二掺杂浓度。
根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成一组纳米结构，其中，该组纳米结构中的每一个纳米结构包括沟道区域；在所述衬底中形成与该组纳米结构相邻的凹部；使用第一外延生长工艺在所述凹部中形成第一外延区域，其中，所述第一外延区域填充所述凹部；使用不同于所述第一外延生长工艺的第二外延生长工艺在所述第一外延区域上形成第二外延区域；以及在该组纳米结构上形成栅极结构，其中，所述栅极结构围绕该组纳米结构中的每一个纳米结构的沟道区域。
附图说明
在结合附图阅读时，可以通过下面的详细描述来最佳地理解本公开的各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)器件的示例。
图2、图3、图4、图5、图6A、图6B、图6C、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图11C、图11D、图11E、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图15E、图16A、图16B、图16C、图16D、图16E、图17A、图17B、图17C、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B和图24C是根据一些实施例的制造纳米FET的中间阶段的截面图。
图25A、图25B和图25C是根据一些实施例的纳米FET器件的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
各种实施例描述了具有源极/漏极区域的p型纳米FET结构的形成，其中所述源极/漏极区域具有多个外延区域。例如，源极/漏极区域可以包括形成在凹部中的第一外延区域和形成在第一外延区域之上的第二外延区域。第一外延区域和第二外延区域可以具有不同的成分和/或掺杂浓度。例如，第一外延区域可以形成为具有比第二外延区域更低的掺杂浓度、与第二外延区域相反的掺杂极性、或与第二外延区域不同的半导体材料成分。其他差异是可能的。在一些情况下，可以控制第一外延区域的成分和/或掺杂浓度以减少泄漏并提高器件性能。
以下在包括纳米FET的管芯的特定上下文中描述了实施例。然而，可以将各种实施例或其方面应用于包括其他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、平面晶体管等)来代替纳米FET或与纳米FET组合的管芯。在使用后栅极工艺(gate-last process)形成的纳米FET的上下文中讨论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。而且，一些实施例考虑了在诸如平面FET之类的平面器件或鳍式场效应晶体管(FinFET)中使用的各方面。例如，FinFET可以包括在衬底上的鳍，这些鳍用作FinFET的沟道区域。类似地，平面FET可以包括衬底，其中衬底的一些部分用作平面FET的沟道区域。
图1以三维视图示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET(纳米FET)等)的示例。为了清楚起见，省略了图1中所示的纳米FET的一些特征。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、或栅极全环绕场效应晶体管(GAAFET)等。图1所示的纳米FET包括在衬底50(例如，半导体衬底)上的鳍66之上的纳米结构55(例如，纳米片、纳米线等)，其中纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构、或前述项的组合。隔离区域68(例如，STI区域)设置在相邻的鳍66之间，鳍66可以从相邻的隔离区域68之间突出得高于相邻的隔离区域68。尽管隔离区域68被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的隔离区域68之间延伸的部分。
栅极电介质层100位于鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底表面。以这种方式，栅极电介质层100可以围绕纳米结构55的一些部分。栅极电极102位于栅极电介质层100之上并且围绕栅极电介质层100的一些部分。外延源极/漏极区域94设置在鳍66上、栅极电介质层100和栅极电极102的侧面的相对底表面上。在一些实施例中，外延源极/漏极区域94包括在第一外延区域91之上的第二外延区域92。
图1进一步示出了在后面的一些附图中使用的参考横截面。横截面A-A’延伸穿过纳米FET的外延源极/漏极区域94，并且在例如垂直于纳米FET的外延源极/漏极区域94之间的电流方向的方向上延伸。横截面B-B’延伸穿过纳米FET的外延源极/漏极区域94并且在例如平行于纳米FET的外延源极/漏极区域94之间的电流方向的方向上延伸。以这种方式，横截面B-B’垂直于横截面A-A’并且平行于纳米FET的鳍66的纵轴。横截面C-C’平行于横截面A-A’并且沿着栅极电极102的纵轴延伸。为了清楚起见，后续附图引用这些参考横截面。
图2至图25C示出了根据一些实施例的制造纳米FET器件的中间阶段的各种截面图。图2、图3、图4、图5、图6A、图7A、图8A、图9A、图10A、图13A、图14A、图17A、图17C、图18A、图19A、图20A、图21A、图22A、图23A、图24A和图25A示出了沿着图1所示的参考横截面A-A’的截面图。图6B、图7B、图8B、图9B、图10B、图11A、图11B、图11C、图11D、图11E、图12A、图12B、图12C、图13B、图13C、图14B、图14C、图15A、图15B、图15C、图15D、图15E、图16A、图16B、图16C、图16D、图16E、图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B和图25B示出了沿着图1所示的参考横截面B-B’的截面图。图18C、图19C、图20C、图21C、图22C、图23C、图24C和图25C示出了沿着图1所示的参考横截面C-C’的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层或氧化硅层等。绝缘体层被设置在衬底(通常是硅衬底或玻璃衬底)上。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，如n型纳米FET，并且p型区域50P可以用于形成p型器件，例如PMOS晶体管，如p型纳米FET。n型区域50N可以与p型区域50P实体地分离(如分隔符20所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
此外，在图2中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。例如，第一半导体层51由第一半导体材料形成，而第二半导体层53由第二半导体材料形成，它们中的每一个都可以选自衬底50的候选半导体材料。
在所示实施例中，如随后将更详细描述的，第一半导体层51被去除并且第二半导体层53被图案化以在p型区域50P中形成纳米FET的沟道区域。以这种方式，第一半导体层51可以被认为是牺牲层(或虚设层)，其在随后的处理中被去除以暴露第二半导体层53的表面。因此，第一半导体层51的第一半导体材料可以是相对于第二半导体层53的第二半导体材料具有高蚀刻选择性的材料。例如，在一些实施例中，第一半导体材料可以是硅锗等，而第二半导体材料可以是硅等。其他材料是可能的。在一些实施例中，第二半导体材料是适用于n型和p型器件两者的材料，例如硅。尽管未示出，但在一些实施例中，相同的工艺步骤可以用于去除第一半导体层51并图案化第二半导体层53，以在n型区域50N中形成纳米FET的沟道区域。
出于说明的目的，多层堆叠64被示出为包括第一半导体层51和第二半导体层53各三层。在一些实施例中，多层堆叠64可以包括任何数量的第一半导体层51和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、或分子束外延(MBE)等之类的工艺来外延生长多层堆叠64的每一层。在一些实施例中，多层堆叠64的每一层的厚度可以在约5nm至约30nm的范围内，但其他厚度也是可能的。在一些实施例中，多层堆叠64的一些层(例如，第一半导体层51)被形成为比多层堆叠64的其他层(例如，第二半导体层53)更薄。在其他实施例中，多层堆叠64的层具有大致相同的厚度。
图3-图25C示出了根据一些实施例的在p型区域50P中制造纳米FET的各种中间步骤。然而，所描述的实施例的一些方面也可以适用于在n型区域50N中制造纳米FET。根据一些实施例，在图3中，在衬底50中图案化鳍66，并且在多层堆叠64中图案化纳米结构55。在一些实施例中，纳米结构55和鳍66可以例如通过在多层堆叠64和衬底50中蚀刻沟槽而被图案化。鳍66是在衬底50中被图案化的半导体条带。如图3所示，对多层堆叠64的蚀刻从第一半导体层51限定了第一纳米结构52A-C(统称为第一纳米结构52)并从第二半导体层53限定了第二纳米结构54A-C(统称为第二纳米结构54)。以这种方式，纳米结构55包括由第一半导体层51的剩余部分形成的第一纳米结构52和由第二半导体层53的剩余部分形成的第二纳米结构54。蚀刻可以使用任何可接受的蚀刻工艺来执行，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或前述项的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍66和纳米结构55。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件作为掩模来图案化鳍66和纳米结构55。在一些实施例中，掩模可以保留在纳米结构55上。
出于说明的目的，图3将鳍66图示为具有基本上垂直的侧壁。在一些实施例中，鳍66和/或纳米结构55可以具有锥形侧壁，使得鳍66和/或纳米结构55中的每一个的宽度在朝向衬底50的方向上连续增加。在这样的实施例中，纳米结构55可以具有不同的宽度并且是梯形的。在一些实施例中，鳍66和纳米结构55可以各自具有在约8nm至约40nm范围内的宽度，但其他宽度也是可能的。
在图4中，浅沟槽隔离(STI)区域68形成在衬底50之上并且相邻的鳍66之间。STI区域68围绕鳍66的至少一部分设置，使得纳米结构55的至少一部分从相邻的STI区域68之间突出。STI区域68的顶表面可以高于鳍66的顶表面、与鳍66的顶表面大致齐平或低于鳍66的顶表面。STI区域68将相邻器件的特征分隔开。
STI区域68可以例如通过在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成。绝缘材料可以是氧化物(例如，氧化硅)、氮化物等、或前述项的组合，并且可以通过化学气相沉积(CVD)工艺(例如，高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等、或前述项的组合)来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材料被示出为单层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面形成衬里(未单独示出)。然后可以在衬里之上形成可以类似于上述绝缘材料的绝缘填充材料。
然后，对绝缘材料应用去除工艺，以去除位于纳米结构55之上的多余的绝缘材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺等或前述项的组合之类的平坦化工艺。平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。在掩模保留在纳米结构55上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料的顶表面和掩模(如果存在的话)或纳米结构55的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在的话)的顶表面或纳米结构55的顶表面通过绝缘材料而被暴露。在所示的实施例中，在纳米结构55上不保留掩模。
根据一些实施例，然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷为使得鳍66的上部从相邻的STI区域68之间突出。STI区域68的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，凹陷)、或其组合。STI区域68的顶表面可以通过适当的蚀刻工艺而形成为平坦的、凸的和/或凹的。可以使用可接受的蚀刻工艺来使绝缘材料凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，相对于鳍66和纳米结构55的材料选择性地蚀刻绝缘材料的材料)。例如，利用例如稀释的氢氟酸(dHF)的氧化物去除可以被使用。
上文关于图2至图4描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层来蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结构，并且电介质层可以被凹陷为使得外延结构相对于电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/或随后的注入，但是原位掺杂和注入掺杂也可以一起使用。
此外，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。例如，可以通过(例如，用p型或n型杂质)掺杂来形成阱。在一些实施例中，阱的导电类型可以与随后将形成在n型区域50N和p型区域50P中的每一个中的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N和p型区域50P中都形成p型阱或n型阱。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。例如，可以将n型杂质注入到图4的p型区域50P的鳍66中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度范围在约1013原子/cm3到约1014原子/cm3之间，但是其他浓度也是可能的。
在具有不同阱类型的实施例中，针对n型区域50N和p型区域50P的不同注入步骤可以使用诸如经图案化的光致抗蚀剂之类的掩模(未单独示出)来实现。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。类似的技术可以用于用p型杂质来注入n型区域50N。
在对n型区域50N和/或p型区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但是原位掺杂和注入掺杂也可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以包括例如氧化硅、氮化硅、或前述项的组合等，并且虚设电介质层70可以根据可接受的技术而被沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以被沉积在虚设电介质层70之上，并且然后例如通过CMP而被平坦化。掩模层74可以被沉积在虚设栅极层72之上。虚设栅极层72可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于对隔离区域的蚀刻具有高蚀刻选择性的其他材料来制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在图5中，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55，但在其他实施例中，虚设电介质层70还可以覆盖STI区域68并在鳍66之间延伸。
根据一些实施例，在图6A、图6B和图6C中，掩模层74(参见图5)使用可接受的光刻和蚀刻技术而被图案化以形成掩模78。图6A示出了沿着图1所示的参考横截面A-A’的截面图，图6B示出了沿着图1所示的参考横截面B-B’的截面图，以及图6C示出了沿着图1所示的参考横截面C-C’的截面图。使用可接受的蚀刻技术将掩模78的图案转移到虚设栅极层72以形成虚设栅极76。可以可选地使用可接受的蚀刻技术将掩模78的图案转移到虚设电介质层70以形成虚设栅极电介质层71。虚设栅极76覆盖纳米结构55的将在后续处理中被暴露以形成沟道区域的部分。具体地，虚设栅极76沿着第二纳米结构54的将被图案化以形成沟道区域的部分延伸。虚设栅极76的纵向可以基本上垂直于鳍66的纵向。在使用任何可接受的蚀刻技术进行图案化之后，可以可选地去除掩模。
根据一些实施例，在图7A和图7B中，第一间隔件层80和第二间隔件层82形成在图6A-图6C所示的结构之上。图7A示出了沿着图1所示的参考横截面A-A’的截面图，图7B示出了沿着图1所示的参考横截面B-B’的截面图。第一间隔件层80和第二间隔件层82随后被图案化以形成用于形成自对准外延源极/漏极区域94(参见图17A-图17C)的第一间隔件81和第二间隔件83(参见图8A-图8B)。图7A-图7B示出了两个间隔件层(例如，第一间隔件层80和第二间隔件层82)的形成，但在其他实施例中，形成单个间隔件层或多于两个间隔件层。
在图7A和图7B中，第一间隔件层80形成在STI区域68、鳍66、纳米结构55、掩模78、虚设栅极76和虚设栅极电介质层71的暴露表面上。例如，可以共形地沉积第一间隔件层80。然后在第一间隔件层80之上形成第二间隔件层82，并且第二间隔件层82也可以共形地沉积。第一间隔件层80可以使用合适的技术(例如，热氧化、CVD、ALD等)而由氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等形成。第二间隔件层82可以由诸如氧化硅、氮化硅、氮氧化硅、碳氮氧化硅等之类的材料形成，并且可以通过CVD、PECVD、ALD、PEALD等来沉积。在一些实施例中，第一间隔件层80是与第二间隔件层82不同的材料。例如，第一间隔件层80和第二间隔件层82可以是具有不同蚀刻速率的不同材料。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行用于轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在1×1015原子/cm3至约1×1019原子/cm3范围内的杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
根据一些实施例，在图8A和图8B中，第一间隔件层80和第二间隔件层82被蚀刻以形成第一间隔件81和第二间隔件83。如将在下文更详细地讨论的，第一间隔件81和第二间隔件83有助于随后形成自对准外延源极/漏极区域94，并在后续处理步骤期间保护鳍66和/或纳米结构55的侧壁。可以使用任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等或前述项的组合)来蚀刻第一间隔件层80和第二间隔件层82。蚀刻可以是各向异性的。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率。在这样的实施例中，当图案化第二间隔件层82时，第一间隔件层80可以用作蚀刻停止层，并且当图案化第一间隔件层80时，第二间隔件层82可以用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，并且第二间隔件层82的剩余部分形成第二间隔件83(参见图8A)。在形成第二间隔件83之后，第二间隔件83可以用作掩模，同时蚀刻第一间隔件层80的暴露部分，从而形成第一间隔件81(参见图8A)。在蚀刻之后，第一间隔件81和第二间隔件83可以具有笔直的侧壁(如图所示)，也可以具有弯曲的侧壁(未单独示出)。在其他实施例中，形成仅一组间隔件、或多于两组间隔件。
如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，第一间隔件81可以在掩模78、虚设栅极76和虚设栅极电介质层71的侧壁上延伸。仍然参考图8B，在一些实施例中，可以从邻近掩模78、虚设栅极76和虚设栅极电介质层71的第一间隔件层80之上去除第二间隔件层82。在其他实施例中，第二间隔件层82的一部分可以保留在与掩模78、虚设栅极76和虚设栅极电介质层71相邻的第一间隔件层80之上。
注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或更多的间隔件，可以使用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，和/或可以形成和去除附加的间隔件，等等。
根据一些实施例，在图9A和图9B中，第一凹部86形成在鳍66、纳米结构55和衬底50中。随后在第一凹部86中形成外延源极/漏极区域94(参见图17A-图17C)。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54并且延伸到鳍66中。在一些实施例中，第一凹部86延伸到衬底50中。如图9A所示，STI区域68的顶表面可以与第一凹部86的底表面齐平。在其他实施例中，STI区域68的顶表面可以高于或低于第一凹部86的底表面。为了清楚起见，凹部86在图9A和图9B中被图示为具有不同的进入鳍66的深度，但注意凹部86在从不同的横截面观察时可以具有相同的深度。
可以通过使用一个或多个蚀刻工艺蚀刻鳍66、纳米结构55和衬底50来形成第一凹部86。蚀刻工艺可以包括湿法和/或干法蚀刻工艺并且可以包括各向同性和/或各向异性蚀刻工艺。例如，蚀刻工艺可以包括诸如RIE、NBE等之类的各向异性干法蚀刻工艺。在一些实施例中，蚀刻是在氦(He)和/或氩(Ar)中使用四氟化碳(CF4)、氟甲烷(CH3F)、溴化氢(HBr)和氧(O2)而执行的各向异性干法蚀刻，同时生成具有偏置电压或偏置功率的等离子体。在一些实施例中，蚀刻是在氦(He)和/或氩(Ar)中使用三氟化氮(NF3)、氯(Cl2)和氢(H2)而执行的各向同性干法蚀刻。在一些实施例中，蚀刻工艺可以包括各向异性湿法蚀刻工艺，其包含氢氧化钾(KOH)、四甲基氢氧化铵(TMAH)、乙二胺焦儿茶酚(ethylene di-amine pyro-catechol，EDP)等或前述项的组合。其他蚀刻工艺也是可能的。在蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78可以共同掩蔽鳍66、纳米结构55和衬底50的一些部分。可以使用定时蚀刻工艺来在第一凹部86达到期望的深度之后停止对第一凹部86的蚀刻。在一些实施例中，一个或多个蚀刻工艺可以实现或可以被控制为实现第二纳米结构54的侧壁的特定轮廓，例如下文针对图11A-图11E描述的那些轮廓，和/或实现鳍66中的第一凹部86的特定轮廓，例如下面针对图12A-图12C描述的那些轮廓。
根据一些实施例，在图10A和图10B中，第一纳米结构52的侧壁的一些部分被凹陷。第一纳米结构52的侧壁可以例如使用对由第一凹部86暴露的第一纳米结构52的侧壁进行蚀刻的蚀刻工艺而被凹陷。蚀刻工艺可以是任何可接受的蚀刻工艺，例如对第一纳米结构52的第一半导体材料具有选择性的蚀刻工艺(例如，以比第二纳米结构54的第二半导体材料更快的速率来选择性地蚀刻第一纳米结构52的材料)。该蚀刻可以是各向同性的。例如，对于第一纳米结构52由硅锗形成并且第二纳米结构54由硅或碳化硅形成的实施例，蚀刻工艺可以包括使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的选择性湿法蚀刻。其他材料或蚀刻工艺也是可能的。在一些实施例中，可以执行(一个或多个)相同的蚀刻工艺以既形成第一凹部86又使第一纳米结构52的侧壁凹陷。在一些实施例中，在使第一纳米结构52的侧壁凹陷之后，鳍66中的第一凹部86的深度D1可以在约1nm到约50nm的范围内，但其他深度也是可能的。
在执行形成第一凹部86的(一个或多个)蚀刻工艺和/或使第一纳米结构52的侧壁凹陷的(一个或多个)蚀刻工艺之后，被第一凹部86暴露的第二纳米结构54的侧壁可以具有多种轮廓。图11A-图11E示出了图10B所示区域11中的第二纳米结构54的不同侧壁轮廓。在一些情况下，第二纳米结构54的侧壁可以具有圆形凸轮廓，如图11A所示。在一些情况下，第二纳米结构54的侧壁可以具有多边形凸轮廓，如图11B所示。在一些情况下，第二纳米结构54的侧壁可以具有基本上平坦的轮廓，如图11C所示。基本上平坦的轮廓可以是近似垂直的或者可以处于倾斜的角度。在一些情况下，第二纳米结构54的侧壁可以具有圆形凹轮廓，如图11D所示。在一些情况下，第二纳米结构54的侧壁可以具有多边形凹轮廓，如图11E所示。其他侧壁轮廓也是可能的。以这种方式，上述的一个或多个蚀刻工艺可以(或可以不)重塑第二纳米结构54的侧壁。不同类型的蚀刻工艺或不同的蚀刻参数可以形成不同的侧壁轮廓。在某些情况下，特定的侧壁轮廓可提供器件属性或器件操作方面的差异。以这种方式，可以控制一个或多个蚀刻工艺的参数或类型以实现特定的侧壁轮廓，这可以例如改进器件操作。针对图11A的实施例示出了后续处理步骤，但是可以针对任何实施例执行这些处理步骤。
在执行形成第一凹部86的(一个或多个)蚀刻工艺和/或使第一纳米结构52的侧壁凹陷的(一个或多个)蚀刻工艺之后，鳍66中的第一凹部86可以具有多种轮廓。图12A-图12C示出了图10B所示区域12中的第一凹部86的不同轮廓。在一些情况下，鳍66中的第一凹部86可以具有相对较浅的轮廓，如图12A所示。相对较浅的第一凹部86的底表面可以是圆形的、小平面的或平坦的。在一些情况下，鳍66中的第一凹部86可以具有相对较深的圆形轮廓，如图12B所示。相对较深的圆形的第一凹部86的底表面可以是弯曲的或平坦的。在一些情况下，鳍66中的第一凹部86可以具有相对较深的多边形轮廓，如图12C所示。相对较深的轮廓可以是锥形的或三角形的，如图12C所示，或者可以具有不同的多边形形状。例如，相对较深的多边形的第一凹部86的底表面可以是平坦的。其他轮廓也是可能的。不同类型的蚀刻工艺或不同的蚀刻参数可以形成不同的凹部轮廓。在某些情况下，特定的凹部轮廓可提供器件特性或器件操作方面的差异。例如，由于带间隧穿、穿通等，一些凹部轮廓可以减少通过鳍66(例如，通过在鳍66中形成的阱)的泄漏。以这种方式，可以控制一个或多个蚀刻工艺的参数或类型以实现特定的凹部轮廓，该凹部轮廓可以例如减少泄漏或改善器件操作。针对图12B的实施例示出了后续处理步骤，但是可以针对任何实施例执行这些处理步骤。
根据一些实施例，在图13A-图13C中，内部间隔件90形成在第一纳米结构52上。内部间隔件90用作随后形成的外延源极/漏极区域94和随后形成的栅极结构(参见图22A-图22C)之间的隔离特征。此外，内部间隔件90可以用于基本上防止后续蚀刻工艺(例如，用于随后去除第一纳米结构52的蚀刻工艺)对随后形成的外延源极/漏极区域94的损坏。
例如，可以通过以下方式来形成内部间隔件90：在图10A-图10B所示的结构之上沉积内部间隔件层(未单独示出)，并且然后蚀刻该内部间隔件层以形成内部间隔件90。例如，可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内部间隔件层可以是电介质材料，例如氮化硅、氮氧化硅、碳氮氧化硅等或前述项的组合。在一些实施例中，内部间隔件层包括低k电介质材料(例如，k值小于约3.5的电介质材料)。可以使用诸如ALD、CVD等之类的共形沉积工艺来沉积内部间隔件层。通过任何可接受的工艺形成的其他电介质材料可以用于内部间隔件层。
在沉积内部间隔件层之后，执行蚀刻工艺以从鳍66的表面和第二纳米结构54的表面去除内部间隔件层的一些部分。内部间隔件层的在第一纳米结构52的侧壁上的剩余部分形成内部间隔件90。可以使用任何可接受的蚀刻工艺来蚀刻内部间隔件层，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或前述项的组合。蚀刻可以是各向异性的。图13B将内部间隔件90图示为相对于第二纳米结构54的端部被凹陷(例如，第二纳米结构54相对于内部间隔件90突出)，但在其他实施例中，内部间隔件90可以相对于第二纳米结构54突出，或者内部间隔件90和第二纳米结构54可以具有基本上共面的侧壁。此外，虽然内部间隔件90的侧壁在图13B中被图示为基本上是笔直的，但在其他实施例中，内部间隔件90的侧壁可以是凹的或凸的。作为示例，图13C示出了第一纳米结构52的侧壁是凹的、内部间隔件90的侧壁是凹的，并且内部间隔件90相对于第二纳米结构54的侧壁是凹的实施例。针对图13B的实施例示出了后续处理步骤，但是可以针对任何实施例执行这些处理步骤。
图14A到图17C示出了根据一些实施例的形成外延源极/漏极区域94的中间步骤。形成外延源极/漏极区域94包括在第一凹部86中形成第一外延区域91，然后在第一外延区域91上形成第二外延区域92。在一些实施例中，第一外延区域91或第二外延区域92可以包括多个外延层。在一些实施例中，第一外延区域91具有与第二外延区域92不同的成分或掺杂浓度，这可以提供优点(下文更详细地描述)。
图14A到图16E示出了根据一些实施例的在第一凹部86中形成第一外延区域91和侧壁外延区域93。图14A示出了沿着图1所示的参考横截面A-A’的截面图，以及图14B和图14C示出了沿着图1所示的参考横截面B-B’的截面图。第一外延区域91使用第一外延生长工艺外延生长在鳍66中的第一凹部86中。在一些实施例中，第一外延区域91可以具有相对于鳍66的相应上表面凸起的表面并且可以具有小平面。第一外延区域91的顶表面可以低于、高于、或大致齐平于鳍66的顶表面。例如，第一外延区域91的顶表面高于鳍66的顶表面的距离可以为D2，其在约1nm至约20nm的范围内。在其他实施例中，第一外延区域91的顶表面低于鳍66的顶表面在约1nm至约20nm的范围内的距离。高于或低于鳍66的顶表面的其他距离也是可能的。在一些实施例中，第一外延区域91的顶表面与最底部的第二纳米结构54(例如，第二纳米结构54A)的底表面之间的距离D3在约3nm至约30nm的范围内，但是其他距离也是可能的。
在一些实施例中，第一外延生长工艺还在第二纳米结构54的暴露表面(例如，侧壁部分)上形成侧壁外延区域93。图14B示出了在第一外延生长工艺期间形成侧壁外延区域93的实施例。因为第一外延区域91和侧壁外延区域93是使用相同的第一外延生长工艺形成的，所以它们具有大致相同的成分。在某些情况下，第一外延生长工艺的垂直沉积速率大于水平沉积速率，这导致侧壁外延区域93具有比第一外延区域91更慢的生长速率。以此方式，第一凹部86中的第一外延区域91可以比第二纳米结构54上的侧壁外延区域93更厚。
在一些实施例中，侧壁外延区域93在后续处理步骤期间留在第二纳米结构54上。在其他实施例中，在执行后续处理步骤之前，执行蚀刻工艺以从第二纳米结构54去除侧壁外延区域93。图14C示出了侧壁外延区域93已被去除的实施例。蚀刻工艺可以包括湿法蚀刻工艺和/或干法蚀刻工艺。例如，蚀刻工艺可以是使用包括HCl、Cl2等的工艺气体的干法蚀刻工艺，其可以具有在约600℃至约700℃的范围内的工艺温度或在约1托至约760托的范围内的工艺压力。其他蚀刻工艺、工艺气体或工艺参数也是可能的。针对图13B的实施例示出了后续处理步骤，但是可以针对任何实施例执行这些处理步骤。
图15A-图15E和图16A-图16E示出了根据一些实施例的形成在第二纳米结构54上的侧壁外延区域93的不同轮廓。图15A-图15E和图16A-图16E所示的第二纳米结构54对应于图11A-图11E所示的第二纳米结构54。图15A-图15E示出了这样的侧壁外延区域93，其由于第一外延生长工艺的小平面受限生长而具有小平面轮廓。例如，在一些实施例中，第一外延生长工艺是<111>小平面受限生长工艺，因此可以生长具有<111>小平面的侧壁外延区域93。其他小平面或小平面的组合也是可能的。图16A-图16E示出了这样的侧壁外延区域93，其由于第一外延生长工艺的共形生长而具有共形轮廓。图15A-图16E所示的侧壁外延区域93是示例，并且侧壁外延区域93可以具有作为小平面生长和共形生长的组合的轮廓，或者可以具有与本文所述不同的轮廓。在一些实施例中，小平面生长或共形生长的相对量可以通过控制第一外延工艺的参数来控制，例如工艺气体、前体流速、工艺温度等的混合。针对图15A的实施例示出了后续处理步骤，但是可以针对任何实施例执行这些处理步骤。
在一些实施例中，第一外延区域91(和侧壁外延区域93)包括掺杂或未掺杂的半导体材料。半导体材料的掺杂浓度和/或成分可以是均匀的或具有梯度。在一些实施例中，第一外延区域91可以包括诸如硅、硅锗、掺杂硼的硅锗、锗、锗锡等之类的材料。例如，在一些实施例中，第一外延区域91可以是掺杂有诸如硼之类的p型杂质的硅。其他材料、掺杂剂或前述项的组合也是可能的。在一些实施例中，第一外延区域91可以在生长期间使用第一外延生长工艺进行原位掺杂。在一些实施例中，第一外延区域91可以注入有掺杂剂，类似于先前讨论的用于形成轻掺杂的源极/漏极区域，然后进行退火的工艺。在一些实施例中，第一外延区域91可以具有在约1×1017原子/cm3到约1×1020原子/cm3的范围内的p型杂质浓度，但是其他杂质浓度也是可能的。
在一些实施例中，第一外延区域91的杂质浓度可以相对较低。例如，第一外延区域91的杂质浓度可以小于上面的第二外延区域92的杂质浓度，这将在下面更详细地描述。在某些情况下，形成具有相对低的杂质浓度的第一外延区域91可以减少鳍66中的泄露电流。例如，在一些情况下，在相邻外延源极/漏极区域94之间的鳍66的区域67中可能存在泄漏电流(参见图14B和图17B)。区域67中的泄露电流可以由例如外延源极/漏极区域94和鳍66之间的载流子的带间隧穿引起。通过降低鳍66中的第一凹部86中的第一外延区域91的杂质浓度，可以减少第一外延区域91和鳍66之间的带间隧穿，从而可以减少区域67中的泄露电流。以此方式，第一凹部86中的第一外延区域91可以减少外延源极/漏极区域94之间的泄漏。在一些实施例中，第一外延区域91的初始生长部分可以具有比第一外延区域91的后续生长部分更低的杂质浓度。例如，第一外延区域91可以具有梯度杂质浓度分布，但是其他杂质浓度分布也是可能的。
在其他实施例中，第一外延区域91(和侧壁外延区域93)可以掺杂有n型杂质。例如，在一些实施例中，第一外延区域91可以是掺杂有诸如磷、砷等之类的n型杂质的硅。其他材料、掺杂剂或前述项的组合也是可能的。在一些实施例中，第一外延区域91可以在生长期间使用第一外延生长工艺进行原位掺杂。在一些实施例中，第一外延区域91可以注入有掺杂剂，类似于先前讨论的用于形成轻掺杂的源极/漏极区域，然后进行退火的工艺。在一些实施例中，第一外延区域91可以具有在约1×1017原子/cm3到约1×1020原子/cm3的范围内的n型杂质浓度，但是其他杂质浓度也是可能的。在一些实施例中，第一外延区域91的初始生长部分可以具有比第一外延区域91的后续生长部分更低的杂质浓度。例如，第一外延区域91可以具有梯度杂质浓度分布，但是其他杂质浓度分布也是可能的。在一些情况下，在n型鳍66和/或衬底50之上形成p型外延源极/漏极区域94会由于穿通效应而导致区域67中的电流泄漏。通过形成如本文所述的掺杂有n型杂质的第一外延区域91，可以减少或消除区域67中的穿通效应，从而可以减少或消除由于穿通而导致的电流泄漏。
在一些实施例中，当第一外延区域91包括硅时，第一外延生长工艺可以使用诸如硅烷之类的含硅前体，例如甲硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、三氯硅烷(HCl3Si)、二氯硅烷(H2SiCl2)等。当第一外延区域91包括锗时，第一外延生长工艺可以使用含锗前体，例如锗烷(GeH4)等。在一些情况下，在第一外延生长工艺期间增加含锗前体与含硅前体的比例(例如，它们的流速的比例)可以促进小平面受限生长而不是共形生长。其他含硅或含锗前体也是可能的。
在一些实施例中，第一外延生长工艺可以包括原位掺杂。当掺杂剂是硼时，含掺杂剂前体可以是含硼前体，例如乙硼烷(B2H6)等。当掺杂剂是砷时，含掺杂剂前体可以是含砷前体，例如砷化三氢(AsH3)等。当掺杂剂是磷时，含掺杂剂前体可以是含磷前体，例如二磷烷(P2H6)、三氯化磷(PCl3)等。其他含掺杂剂前体也是可能的。
在一些实施例中，第一外延生长工艺包括一种或多种其他工艺气体，例如HCl等。在某些情况下，在第一外延生长工艺中使用HCl可能会促进小平面受限生长而不是共形生长。在一些实施例中，第一外延生长工艺是在约400℃到约800℃的范围内的工艺温度下和约1托至约760托的范围内的工艺压力下执行的。在某些情况下，在第一外延生长工艺中提高工艺温度可能会促进小平面受限生长而不是共形生长。其他前体、工艺气体或工艺参数也是可能的。
根据一些实施例，在图17A-图17C中，执行第二外延生长工艺以在第一外延区域91之上形成第二外延区域92。第一外延区域91和第二外延区域92共同构成外延源极/漏极区域94。第二外延区域92可以包括适用于p型器件的任何可接受的材料，其可以包括先前针对第一外延区域91描述的那些材料。例如，第二外延区域92可以包括诸如硅、硅锗、锗、锗锡等之类的材料，并且可以掺杂有诸如硼等之类的p型杂质。在一些实施例中，第二外延区域92包括在第二纳米结构54上施加压缩应变的材料，这可以提高器件性能。第二外延区域92可以具有从第二纳米结构54或侧壁外延区域93的相应表面凸起的表面，并且可以具有小平面。
在一些实施例中，第二外延区域92在生长期间可以使用第二外延生长工艺进行原位掺杂。在一些实施例中，第二外延区域92可以掺杂有掺杂剂，类似于先前讨论的用于形成轻掺杂的源极/漏极区域，然后进行退火的工艺。在一些实施例中，第二外延区域92可以具有在约1×1019原子/cm3到约1×1021原子/cm3的范围内的p型杂质浓度，但是其他杂质浓度也是可能的。在一些实施例中，第二外延区域92具有不同于第一外延区域91的杂质浓度。例如，第一外延区域91的杂质浓度可以小于第二外延区域92的杂质浓度，这可以减少如前所述的泄漏。
在一些实施例中，第二外延区域92的成分可以不同于第一外延区域91的成分。例如，在一些实施例中，第一外延区域91和第二外延区域都可以包括硅锗，但是第一外延区域91可以具有比第二外延区域92更小的锗原子分数。在一些实施例中，第二外延区域92可以是具有由Si1-xGex描述的成分的硅锗，其中x代表锗原子分数，并且第一外延区域91可以是具有由Si1-yGey描述的成分的硅锗，其中y代表不同于x的锗原子分数。例如，在一些实施例中，第二外延区域92的原子分数x可以在约0.2到约0.8的范围内，并且第一外延区域91的原子分数y可以小于x。在一些实施例中，原子分数y可以小于约0.2。其他原子分数也是可能的。
在一些情况下，形成具有比第一外延区域91更大的锗原子分数的第二外延区域92可以提高器件的载流子传输效率。例如，具有较小锗原子分数的第一外延区域91的价带可以相对于具有较大锗原子分数的第二外延区域92的价带在能量上偏移。这种价带偏移可以阻止或部分阻止空穴从第二外延区域92流入第一外延区域91。以此方式，外延源极/漏极区域94内的空穴载流子可以更多地限制在第二纳米结构54附近的区域，这可以增加器件的电流密度和/或效率。这还可以阻止或部分阻止空穴载流子到达鳍66，减少区域67中的器件泄漏。
在一些实施例中，第二外延生长工艺是使用类似于用于第一外延生长工艺的那些技术来执行的。例如，第二外延生长工艺可以使用与先前针对第一外延生长工艺描述的那些类似的含硅前体、含锗前体和/或含掺杂剂前体。在一些实施例中，在约400℃至约800℃的范围内的工艺温度和在约1托至约760托的范围内的工艺压力下执行第二外延生长工艺。与形成第一外延区域91的第一外延生长工艺相比，形成第二外延区域92的第二外延生长工艺可以具有不同的工艺参数(例如，温度、压力、流速等)、前体、工艺气体等。其他前体、工艺气体或工艺参数也是可能的。
如图17B所示，在第一凹部86中形成外延源极/漏极区域94，使得每个虚设栅极76设置在相应外延源极/漏极区域94的相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域94与虚设栅极76分开，并且内部间隔件90用于将外延源极/漏极区域94与第一纳米结构52分开适当的横向距离，使得外延源极/漏极区域94不会与所得纳米FET的后续形成的栅极短接。
由于用于形成外延源极/漏极区域94的外延工艺，外延源极/漏极区域94的上表面可以具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面导致相同纳米FET的相邻外延源极/漏极区域94合并，如图17A所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域94保持分开，如图17C所示。在图17A和图17C所示的实施例中，第一间隔件81可以形成到STI区域68的顶表面上，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部分，从而进一步阻止外延生长。在一些其他实施例中，可以调整用于形成第一间隔件81的蚀刻工艺以去除间隔件材料从而允许外延生长延伸到STI区域68的表面。
在图18A-图18C中，第一层间电介质(ILD)96沉积在外延源极/漏极区域94、掩模78、第一间隔件81和第二间隔件83之上。图18A示出了沿着图1所示的参考横截面A-A’的截面图，图18B示出了沿着图1所示的参考横截面B-B’的截面图，以及图18C示出了沿着图1所示的参考横截面C-C’的截面图。第一ILD 96可以由电介质材料形成，并且可以通过诸如CVD、PECVD、FCVD等之类的任何合适的方法来沉积。第一ILD 96可以包括诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等之类的材料。可以使用通过任何可接受的工艺形成的其他电介质材料。
在一些实施例中，接触蚀刻停止层(CESL)95被形成在第一ILD 96与外延源极/漏极区域94、掩模78和第一间隔件81之间。CESL 95可以包括电介质材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，CESL 95的材料可以具有与上面的第一ILD 96的材料不同的蚀刻速率。CESL 95可以使用诸如CVD、ALD等之类的任何合适的工艺形成。
根据一些实施例，在图19A-图19C中，执行平坦化工艺以使第一ILD96的顶表面与第一间隔件81、虚设栅极76和/或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧壁的一些部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面可以是齐平的(在工艺变化之内)。因此，虚设栅极76的顶表面可以通过第一ILD 96暴露。在其他实施例中，掩模78的一些部分可以保留在虚设栅极76之上，并且平坦化工艺使第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
根据一些实施例，在图20A-图20C中，使用一种或多种蚀刻工艺去除虚设栅极76和掩模78(如果存在的话)以形成第二凹部98。虚设栅极电介质层71的在第二凹部98中的一些部分也被去除。在一些实施例中，使用各向异性干法蚀刻工艺去除虚设栅极76和虚设栅极电介质层71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 96或第一间隔件81更快的速率选择性地蚀刻虚设栅极76。在去除期间，当虚设栅极76被蚀刻时，虚设栅极电介质层71可以用作蚀刻停止层。然后去除虚设栅极电介质层71。每个第二凹部98暴露和/或覆盖第二纳米结构54的一些部分。第二纳米结构54的用作沟道区域的一些部分设置在相邻的外延源极/漏极区域94的对之间并且邻接相邻的外延源极/漏极区域94的对。
根据一些实施例，在图21A-图21C中，第一纳米结构52被去除。去除第一纳米结构52使第二凹部98延伸，使得在第二纳米结构54之间形成开口。可以通过以比蚀刻第二纳米结构54的材料更快的速率选择性地蚀刻第一纳米结构52的材料的任何可接受的蚀刻工艺来去除第一纳米结构52。该蚀刻可以是各向同性的。例如，在第一纳米结构52由硅锗形成并且第二纳米结构54由硅形成的实施例中，蚀刻工艺可以包括使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。
根据一些实施例，在图22A-图22C中，形成栅极电介质层100和栅极电极102以用于替换栅极。每对相应的栅极电介质层100和栅极电极102可以统称为“栅极结构”或“栅极堆叠”。每个栅极结构沿着第二纳米结构54的沟道区域的侧壁和顶表面延伸。一些栅极结构还沿着鳍66的侧壁和/或顶表面延伸。栅极电介质层100包括一个或多个栅极电介质层，设置在第二纳米结构54周围以及第一间隔件81和内部间隔件90的侧壁上。栅极电介质层100可以由诸如氧化硅或金属氧化物之类的氧化物、诸如金属硅酸盐之类的硅酸盐、前述项的组合、前述项的多层等来形成。附加地或替代地，栅极电介质层100可以由高k电介质材料(例如，具有大于约7.0的k值的电介质材料)形成，例如铪、铝、锆、镧、锰、钡、钛、铅及前述项的组合的金属氧化物或硅酸盐。栅极电介质层100的(一种或多种)电介质材料可以通过分子束沉积(MBD)、ALD、PECVD等形成。尽管栅极电介质层100被示为具有单层，但是栅极电介质层100可以包括任意数量的界面层和任意数量的主层。例如，在一些实施例中，栅极电介质层100可以包括界面层和上面的高k电介质层。
栅极电极102包括设置在栅极电介质层100之上的一个或多个栅极电极层。栅极电极102可以由诸如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、前述项的组合、前述项的多层等之类的含金属材料来形成。尽管示出了单层栅极电极102，但是栅极电极102可以包括例如任意数量的功函数调整层、任意数量的阻挡层、任意数量的胶层和填充材料。
作为形成栅极结构的示例，一个或多个栅极电介质层可以共形地沉积在第二凹部98中。(一个或多个)栅极电介质层可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和/或底表面上。(一个或多个)栅极电介质层还可以沉积在第一ILD 96、CESL 95和第一间隔件81的顶表面上。随后，一个或多个栅极电极层可以沉积在(一个或多个)栅极电介质层上，以及第二凹部98的剩余部分中。然后可以执行去除工艺以去除(一个或多个)栅极电介质层和(一个或多个)栅极电极层的多余部分，这些多余部分位于第一ILD96、CESL 95和第一间隔件81的顶表面之上。在去除工艺之后，(一个或多个)栅极电介质层的一些部分留在第二凹部98中，从而形成栅极电介质层100。在去除工艺之后，(一个或多个)栅极电极层的一些部分留在第二凹部98中，从而形成栅极电极102。在一些实施例中，执行诸如CMP、回蚀工艺、前述项的组合等之类的平坦化工艺。在平坦化工艺之后，第一间隔件81、CESL 95、第一ILD 96、栅极电介质层100和栅极电极102的顶表面是共面的(在工艺变化内)。栅极电极102和栅极电介质层100的材料的剩余部分因此形成所得纳米FET的替换栅极结构。
虽然图22A-图22C示出了p型区域50P中的实施例，但是n型区域50N和p型区域50P中的栅极电介质层100的形成可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
根据一些实施例，在图23A-图23C中，栅极掩模104和第二ILD 106形成在栅极结构之上。栅极结构(例如，栅极电介质层100和上面的栅极电极102)可以被凹陷以在栅极结构之上并且第一间隔件81的相对侧壁之间形成凹部(图中未示出)。然后可以在凹部中沉积一层或多层电介质材料以形成栅极掩模104。电介质材料可以是例如氮化硅、氮氧化硅等。可以执行平坦化工艺以去除电介质材料的在第一ILD 96之上延伸的多余部分。
第二ILD 106可以沉积在第一ILD 96之上和栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可以通过诸如CVD、PECVD等之类的任何合适的方法来沉积。
根据一些实施例，在图24A-图24C中，形成暴露外延源极/漏极区域94和/或栅极结构的表面的第三凹部108。可以例如通过使用一个或多个光刻和蚀刻步骤蚀刻第二ILD106、第一ILD 96、CESL 95和栅极掩模104来形成第三凹部108。在一些实施例中，可以使用第一蚀刻工艺将第三凹部108蚀刻穿过第二ILD 106和第一ILD 96，然后可以使用第二蚀刻工艺将第三凹部108延伸穿过栅极掩模104，并且可以使用第三蚀刻工艺将第三凹部108延伸穿过CESL 95。可以在第二ILD 106之上形成和图案化诸如光致抗蚀剂之类的掩模，以在第一蚀刻工艺和第二蚀刻工艺中掩蔽第二ILD 106的一些部分。在一些实施例中，第三凹部108延伸到外延源极/漏极区域94和/或栅极结构中。例如，可以使用诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻第三凹部108。尽管图24B将第三凹部108图示为将外延源极/漏极区域94和栅极结构暴露在相同的横截面中，但在各种实施例中，外延源极/漏极区域94和栅极结构可以暴露在不同的横截面中。
在一些实施例中，在形成第三凹部108之后，可以在外延源极/漏极区域94之上形成可选的硅化物区域110。例如，可以通过以下方式来形成硅化物区域110：首先在外延源极/漏极区域94的暴露部分之上沉积金属(未示出)，然后执行热退火工艺以形成硅化物区域110。金属可以包括一种或多种适用于形成硅化物区域或锗化物区域的金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或前述项的合金等，或前述项的组合。金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。然后例如使用蚀刻工艺来去除所沉积的金属的未反应部分。尽管硅化物区域110被称为硅化物区域，但是硅化物区域110可以是锗化物区域或锗化硅区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域110包括TiSi，并且具有在约2nm到约10nm之间的范围内的厚度，但是其他成分或尺寸的硅化物区域110也是可能的。
接下来，在图25A-图25C中，形成源极/漏极接触件112和栅极接触件114以分别接触外延源极/漏极区域94和栅极电极102。源极/漏极接触件112实体地耦合并电气地耦合到外延源极/漏极区域94上的硅化物区域110。栅极接触件114实体地耦合并电气地耦合到栅极电极102。
在一些实施例中，源极/漏极接触件112和/或栅极接触件114可以通过在第三凹部108中沉积衬里(未单独示出)来形成。衬里可以是例如扩散阻挡层、粘附层等，并且可以包括钛、氮化钛、钽、氮化钽等或前述项的组合。然后可以在衬里上沉积导电材料。导电材料可以是例如铜、铜合金、银、金、钨、钴、铝、镍等，或前述项的组合。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106去除多余的材料。剩余的衬里和导电材料形成栅极接触件114和源极/漏极接触件112。栅极接触件114和源极/漏极接触件112可以以不同的工艺形成，或者可以以相同的工艺形成。
随后，纳米FET器件可以通过上面的互连结构中的金属化层来互连以形成集成电路。可以在后段制程(BEOL)工艺中形成上面的互连结构，其中金属化层连接到栅极接触件114和源极/漏极接触件112。在一些类型的器件中，例如存储器器件，到器件的源极区域的源极/漏极接触件112可以接地。诸如无源器件、存储器(例如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)等)等之类的附加特征可以在BEOL工艺期间与互连结构集成。
实施例可以实现多个优点。例如，通过形成p型纳米FET的外延源极/漏极区域，其中该外延源极/漏极区域包括第一外延区域和上面的第二外延区域，可以控制第一外延区域的成分和/或掺杂浓度以减少泄漏并改善器件操作。第一外延区域可以覆盖形成在半导体鳍中的凹部的表面、或基本上填充形成在半导体鳍中的凹部。在一些情况下，第一外延区域和第二外延区域可以掺杂有p型杂质，其中第一外延区域具有比第二外延区域更小的杂质浓度。通过形成具有相对较少掺杂的第一外延区域，可以减少由于外延源极/漏极区域和半导体鳍之间的带间隧穿而引起的泄漏。在一些情况下，第一外延区域可以掺杂有n型杂质并且第二外延区域可以掺杂有p型杂质。通过形成具有n型杂质的第一外延区域，可以减少由于穿通而引起的泄漏。在一些情况下，第一外延区域和第二外延区域可以是硅锗，其中第一外延区域具有比第二外延区域更小的锗原子分数。通过形成具有相对较少的锗的第一外延区域，可以将载流子更多地限制在第二外延区域，这可以提高器件效率。
在一个实施例中，一种器件包括：第一纳米结构，位于半导体衬底之上；第二纳米结构，位于第一纳米结构之上；栅极结构，围绕第一纳米结构和第二纳米结构；第一外延区域，位于半导体衬底中并与栅极结构相邻，其中，第一外延区域是第一掺杂半导体材料；以及第二外延区域，位于第一外延区域之上，其中，第二外延区域与第一纳米结构和第二纳米结构相邻，其中，第二外延区域是不同于第一掺杂半导体材料的第二掺杂半导体材料。在一个实施例中，第一掺杂半导体材料具有比第二掺杂半导体材料更小的掺杂浓度。在一个实施例中，第一外延区域的顶表面延伸高于半导体衬底的顶表面。在一个实施例中，第一掺杂半导体材料和第二掺杂半导体材料被相反地掺杂。在一个实施例中，第二掺杂半导体材料掺杂有p型杂质。在一个实施例中，第一掺杂半导体材料是具有第一锗原子分数的硅锗，并且其中，第二掺杂半导体材料是具有第二锗原子分数的硅锗，该第二锗原子分数大于第一锗原子分数。在一个实施例中，第一锗原子分数小于0.2。在一个实施例中，该器件包括：侧壁外延区域，位于第一纳米结构和第二纳米结构的侧壁上，其中，侧壁外延区域包括第一掺杂半导体材料。
在一个实施例中，一种器件包括：半导体鳍，从衬底突出，该半导体鳍包括第一凹部；第一纳米结构，位于半导体鳍之上；栅极结构，围绕第一纳米结构；以及第一源极/漏极区域，与第一纳米结构相邻，其中，第一源极/漏极区域包括：第一外延区域，位于第一凹部中，其中，第一外延区域具有第一掺杂浓度；以及第二外延区域，位于第一外延区域上，其中，第二外延区域具有大于第一掺杂浓度的第二掺杂浓度。在一个实施例中，第一掺杂浓度的范围为1×1017原子/cm3至1×1020原子/cm3。在一个实施例中，第一外延区域填充第一凹部。在一个实施例中，第一外延区域的顶表面低于第一纳米结构的底表面至少3nm。在一个实施例中，第一外延区域包括n型掺杂剂并且第二外延区域包括p型掺杂剂。在一个实施例中，第一外延区域具有梯度掺杂分布。在一个实施例中，第二外延区域实体地接触第一纳米结构。
在一个实施例中，一种方法包括：在衬底上形成一组纳米结构，其中，该组纳米结构中的每一个纳米结构包括沟道区域；在衬底中形成与该组纳米结构相邻的凹部；使用第一外延生长工艺在凹部中形成第一外延区域，其中，第一外延区域填充凹部；使用不同于第一外延生长工艺的第二外延生长工艺在第一外延区域上形成第二外延区域；以及在该组纳米结构上形成栅极结构，其中，该栅极结构围绕该组纳米结构中的每一个纳米结构的沟道区域。在一个实施例中，第一外延生长工艺在该组纳米结构中的纳米结构的侧壁上形成侧壁外延区域。在一个实施例中，该方法包括执行蚀刻工艺以去除侧壁外延区域。在一个实施例中，侧壁外延区域具有小平面。在一个实施例中，第一外延区域具有比第二外延区域更低的杂质浓度。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1.一种半导体器件，包括：第一纳米结构，位于半导体衬底之上；第二纳米结构，位于所述第一纳米结构之上；栅极结构，围绕所述第一纳米结构和所述第二纳米结构；第一外延区域，位于所述半导体衬底中并与所述栅极结构相邻，其中，所述第一外延区域是第一掺杂半导体材料；以及第二外延区域，位于所述第一外延区域之上，其中，所述第二外延区域与所述第一纳米结构和所述第二纳米结构相邻，其中，所述第二外延区域是不同于所述第一掺杂半导体材料的第二掺杂半导体材料。
示例2.根据示例1所述的器件，其中，所述第一掺杂半导体材料具有比所述第二掺杂半导体材料更小的掺杂浓度。
示例3.根据示例1所述的器件，其中，所述第一外延区域的顶表面延伸高于所述半导体衬底的顶表面。
示例4.根据示例1所述的器件，其中，所述第一掺杂半导体材料和所述第二掺杂半导体材料被相反地掺杂。
示例5.根据示例1所述的器件，其中，所述第二掺杂半导体材料掺杂有p型杂质。
示例6.根据示例1所述的器件，其中，所述第一掺杂半导体材料是具有第一锗原子分数的硅锗，并且其中，所述第二掺杂半导体材料是具有第二锗原子分数的硅锗，所述第二锗原子分数大于所述第一锗原子分数。
示例7.根据示例6所述的器件，其中，所述第一锗原子分数小于0.2。
示例8.根据示例1所述的器件，还包括：侧壁外延区域，位于所述第一纳米结构和所述第二纳米结构的侧壁上，其中，所述侧壁外延区域包括所述第一掺杂半导体材料。
示例9.一种半导体器件，包括：半导体鳍，从衬底突出，所述半导体鳍包括第一凹部；第一纳米结构，位于所述半导体鳍之上；栅极结构，围绕所述第一纳米结构；以及第一源极/漏极区域，与所述第一纳米结构相邻，其中，所述第一源极/漏极区域包括：第一外延区域，位于所述第一凹部中，其中，所述第一外延区域具有第一掺杂浓度；以及第二外延区域，位于所述第一外延区域上，其中，所述第二外延区域具有大于所述第一掺杂浓度的第二掺杂浓度。
示例10.根据示例9所述的器件，其中，所述第一掺杂浓度的范围为1×1017原子/cm3至1×1020原子/cm3。
示例11.根据示例9所述的器件，其中，所述第一外延区域填充所述第一凹部。
示例12.根据示例9所述的器件，其中，所述第一外延区域的顶表面低于所述第一纳米结构的底表面至少3nm。
示例13.根据示例9所述的器件，其中，所述第一外延区域包括n型掺杂剂并且所述第二外延区域包括p型掺杂剂。
示例14.根据示例9所述的器件，其中，所述第一外延区域具有梯度掺杂分布。
示例15.根据示例9所述的器件，其中，所述第二外延区域实体地接触所述第一纳米结构。
示例16.一种制造半导体器件的方法，包括：在衬底上形成一组纳米结构，其中，该组纳米结构中的每一个纳米结构包括沟道区域；在所述衬底中形成与该组纳米结构相邻的凹部；使用第一外延生长工艺在所述凹部中形成第一外延区域，其中，所述第一外延区域填充所述凹部；使用不同于所述第一外延生长工艺的第二外延生长工艺在所述第一外延区域上形成第二外延区域；以及在该组纳米结构上形成栅极结构，其中，所述栅极结构围绕该组纳米结构中的每一个纳米结构的沟道区域。
示例17.根据示例16所述的方法，其中，所述第一外延生长工艺在该组纳米结构中的纳米结构的侧壁上形成侧壁外延区域。
示例18.根据示例17所述的方法，还包括：执行蚀刻工艺以去除所述侧壁外延区域。
示例19.根据示例17所述的方法，其中，所述侧壁外延区域具有小平面。
示例20.根据示例16所述的方法，其中，所述第一外延区域具有比所述第二外延区域更低的杂质浓度。

Claims (10)

1.一种半导体器件，包括：
第一纳米结构，位于半导体衬底之上；
第二纳米结构，位于所述第一纳米结构之上；
栅极结构，围绕所述第一纳米结构和所述第二纳米结构；
第一外延区域，位于所述半导体衬底中并与所述栅极结构相邻，其中，所述第一外延区域是第一掺杂半导体材料；以及
第二外延区域，位于所述第一外延区域之上，其中，所述第二外延区域与所述第一纳米结构和所述第二纳米结构相邻，其中，所述第二外延区域是不同于所述第一掺杂半导体材料的第二掺杂半导体材料。
2.根据权利要求1所述的器件，其中，所述第一掺杂半导体材料具有比所述第二掺杂半导体材料更小的掺杂浓度。
3.根据权利要求1所述的器件，其中，所述第一外延区域的顶表面延伸高于所述半导体衬底的顶表面。
4.根据权利要求1所述的器件，其中，所述第一掺杂半导体材料和所述第二掺杂半导体材料被相反地掺杂。
5.根据权利要求1所述的器件，其中，所述第二掺杂半导体材料掺杂有p型杂质。
6.根据权利要求1所述的器件，其中，所述第一掺杂半导体材料是具有第一锗原子分数的硅锗，并且其中，所述第二掺杂半导体材料是具有第二锗原子分数的硅锗，所述第二锗原子分数大于所述第一锗原子分数。
7.根据权利要求6所述的器件，其中，所述第一锗原子分数小于0.2。
8.根据权利要求1所述的器件，还包括：侧壁外延区域，位于所述第一纳米结构和所述第二纳米结构的侧壁上，其中，所述侧壁外延区域包括所述第一掺杂半导体材料。
9.一种半导体器件，包括：
半导体鳍，从衬底突出，所述半导体鳍包括第一凹部；
第一纳米结构，位于所述半导体鳍之上；
栅极结构，围绕所述第一纳米结构；以及
第一源极/漏极区域，与所述第一纳米结构相邻，其中，所述第一源极/漏极区域包括：
第一外延区域，位于所述第一凹部中，其中，所述第一外延区域具有第一掺杂浓度；以及
第二外延区域，位于所述第一外延区域上，其中，所述第二外延区域具有大于所述第一掺杂浓度的第二掺杂浓度。
10.一种制造半导体器件的方法，包括：
在衬底上形成一组纳米结构，其中，该组纳米结构中的每一个纳米结构包括沟道区域；
在所述衬底中形成与该组纳米结构相邻的凹部；
使用第一外延生长工艺在所述凹部中形成第一外延区域，其中，所述第一外延区域填充所述凹部；
使用不同于所述第一外延生长工艺的第二外延生长工艺在所述第一外延区域上形成第二外延区域；以及
在该组纳米结构上形成栅极结构，其中，所述栅极结构围绕该组纳米结构中的每一个纳米结构的沟道区域。
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