CN114256235A - 栅极结构及其形成方法 - Google Patents

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沙哈吉·B·摩尔
李承翰
张世杰
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Abstract

本公开涉及栅极结构及其形成方法。一种器件包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于第一栅极区域的侧壁上；半导体层，位于第一栅极区域之上；第二栅极区域，位于半导体层之上，其中，第二栅极区域的第二栅极长度等于第一栅极长度；以及第二间隔件，位于第二栅极区域的侧壁上，其中，第二间隔件比第一间隔件更窄。

Description

栅极结构及其形成方法
技术领域
本公开一般地涉及栅极结构及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于所述第一栅极区域的侧壁上；半导体层，位于所述第一栅极区域之上；第二栅极区域，位于所述半导体层之上，其中，所述第二栅极区域的第二栅极长度等于所述第一栅极长度；以及第二间隔件，位于所述第二栅极区域的侧壁上，其中，所述第二间隔件比所述第一间隔件更窄。
根据本公开的另一实施例，提供了一种晶体管，包括：第一纳米结构；第二纳米结构，位于所述第一纳米结构之上，其中，所述第一纳米结构比所述第二纳米结构更宽；栅极结构，围绕所述第一纳米结构和所述第二纳米结构，其中，所述栅极结构包括：第一区域，位于所述第一纳米结构之上；以及第二区域，位于所述第二纳米结构之上，其中，所述第二区域具有与所述第一区域相同的栅极长度。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在衬底之上沉积第一半导体层；在所述第一半导体层之上沉积第二半导体层；在所述第二半导体层之上沉积第三半导体层，其中，所述第一半导体层的锗浓度大于所述第三半导体层；穿过所述第一半导体层、所述第二半导体层和所述第三半导体层来蚀刻第一开口；通过所述第一开口来蚀刻所述第一半导体层和所述第三半导体层，其中，在蚀刻所述第一半导体层和所述第三半导体层之后，所述第一半导体层具有与所述第三半导体层相同的宽度；在所述第一开口中形成源极/漏极区域；以及用栅极结构来代替所述第一半导体层和所述第三半导体层，其中，所述栅极结构设置在所述第二半导体层的周围。
附图说明
当结合附图进行阅读时，从以下具体实施方式可最佳地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的示例。
图2A、图2B、图2C、图2D、图2E、图3、图4、图5、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B、和图20C是根据一些实施例的在晶体管的制造中的中间阶段的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，并且还可以包括其中可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文可以使用空间相关术语(例如，“下方”、“之下”、“低于”、“上方”、“上部”等)以易于描述图中所示的一个元件或特征相对于另外(一个或多个)元件或(一个或多个)特征的关系。这些空间相关术语旨在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相关描述符也可以相应地解释。
本文描述的各种实施例提供了纳米FET(例如，纳米线FET、纳米片FET、栅极全环绕(GAA)等)。每个纳米FET可以包括围绕沟道区域的堆叠的、具有相对均匀的栅极长度的栅极区域。可以例如通过替换设置在半导体纳米片之间的牺牲纳米片来获得具有均匀长度的栅极区域，这些半导体纳米片随后在完成的晶体管中提供沟道区域。牺牲纳米片可以沉积有不同浓度的锗，使得每个牺牲纳米片可以被蚀刻不同的量，以补偿用于图案化牺牲纳米片的不均匀的各向异性蚀刻工艺。作为结果，可以更精确地控制牺牲纳米片(以及所得的栅极区域)的轮廓以提供改善的均匀性。此外，可以通过用III族元素(例如，硼等)掺杂牺牲纳米片来避免诸如去除牺牲纳米片之后的硅锗残留物之类的缺陷。
图1以三维视图示出了根据一些实施例的纳米FET的示例。纳米FET包括纳米结构55(例如，纳米片、纳米线等)，这些纳米结构55位于衬底50(例如，半导体衬底)上的鳍66之上，其中纳米结构55充当纳米FET的沟道区域。纳米结构55可以包括p型纳米结构、n型纳米结构、或其组合。隔离区域68设置在相邻的鳍66之间，鳍66可以突出高于隔离区域68并从相邻的隔离区域68之间突出。尽管STI区域68被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍66的底部部分被示为与衬底50是单一连续材料，但鳍66的底部部分和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍66指代在相邻的隔离区域68之间延伸的部分。
栅极电介质层96位于鳍66的顶表面之上并且沿着纳米结构55的顶表面、侧壁和底表面。栅极电极98位于栅极电介质层96之上。外延源极/漏极区域90设置在鳍66上并且位于栅极电介质层96和栅极电极98的相反侧上。
图1还示出了在后面的图中使用的参考横截面。横截面A-A’沿着栅极电极98的纵向轴线，并且在例如垂直于纳米FET的外延源极/漏极区域90之间的电流流动方向的方向上。横截面B-B’垂直于横截面A-A’，并且平行于纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域90之间的电流流动方向上。横截面C-C’平行于横截面A-A’，并延伸穿过纳米FET的外延源极/漏极区域。为了清楚起见，后续附图参考这些参考横截面。
在使用后栅极工艺(gate-last process)形成的纳米FET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate-first process)。而且，一些实施例考虑了在诸如平面FET之类的平面器件或鳍式场效应晶体管(FinFET)中使用的各方面。
图2A至图20C是根据一些实施例的纳米FET的制造中的中间阶段的截面图。图2A至图5、6A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A示出了图1所示的参考横截面A-A’。图6B、图7B、图8B、图9B、图10B、图10C、图10D、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图17C、图17D、图17E、图17F、图17G、图17H、图18B、图19B和图20B示出了图1所示的参考横截面B-B’。图7A、图8A、图9A、图10A、图11A、图12A、图12C、图13C、图18C、图19C和图20C示出了图1所示的参考横截面C-C’。
在图2A和图2B中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)，也可以是未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷化镓铟砷；或其组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成诸如NMOS晶体管之类的n型器件，例如n型纳米FET，并且p型区域50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米FET。n型区域50N可以与p型区域50P实体分离(如分隔符20所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
此外，在图2A和图2B中，在衬底50之上形成多层堆叠64。多层堆叠64包括第一半导体层51A-C(统称为第一半导体层51)和第二半导体层53A-C(统称为第二半导体层53)的交替层。出于说明的目的，并且如下面更详细地讨论的，第一半导体层51将被去除，并且第二半导体层53将被图案化以在p型区域50P和n型区域50N中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导体层51并可以对第二半导体层53进行图案化以在n型区域50N中形成纳米FET的沟道区域；并且可以去除第二半导体层53并可以对第一半导体层51进行图案化以在p型区域50P中形成纳米FET的沟道区域。在其他实施例中，可以去除第二半导体层53并可以对第一半导体层51进行图案化以在n型区域50N中形成纳米FET的沟道区域；并且可以去除第一半导体层51并可以对第二半导体层53进行图案化以在p型区域50P中形成纳米FET的沟道区域。在其他实施例中，可以去除第二半导体层53并且可以对第一半导体层51进行图案化，以在n型区域50N和p型区域50P两者中形成纳米FET的沟道区域。
在图2A和图2B中，多层堆叠64被示出为包括第一半导体层51和第二半导体层53中的每一者的三层，这仅出于说明的目的。在一些实施例中，多层堆叠64可以包括任意数量的第一半导体层51和第二半导体层53，例如如图2B所示的第一半导体层51和第二半导体层53中的每一者的四层。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等之类的工艺来外延生长多层堆叠64中的每一层。在一些实施例中，可以在不破坏真空的情况下在单个腔室中执行沉积多层堆叠64。此外，沉积多层堆叠64可以是等温或混合工艺。沉积第一半导体层51和第二半导体层53中的每一者时的工艺温度可以在约550℃至约700℃的范围内，并且沉积第一半导体层51和第二半导体层53时的压力可以在约1托至50托的范围内。在一些实施例中，第一半导体层51和/或第二半导体层53中的每一者的相对厚度可以相同。
在各种实施例中，第一半导体层51可以由第一半导体材料(例如，硅锗等)形成，并且第二半导体层53可以由第二半导体材料(例如，硅、硅碳等)形成。在这样的实施例中，在第一半导体层51的沉积期间流动的前体可以包括GeH4、H2、HCL、其组合等，并且在第二半导体层53的沉积期间流动的前体可以包括SiH4、SiH2Cl2、HCL、H2、N2、其组合等。第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材料。这样，可以在不显著去除第二半导体材料的第二半导体层53的情况下去除第一半导体材料的第一半导体层51，从而允许对第二半导体层53进行图案化以形成NSFET的沟道区域。
在一些实施例中，改变每个第一半导体层51中的锗浓度以改变每个第一半导体层51的蚀刻灵敏度。第一半导体层51中的锗浓度可以在朝向衬底50的方向上增加。作为结果，在随后的蚀刻工艺期间(例如，如图10A和图10B中所述)，较低的第一半导体层可以更容易地被蚀刻，这补偿了蚀刻工艺的不均匀蚀刻特性。例如，在图2A和图2B中，半导体层51A可以具有比半导体层51B更大的锗浓度，并且半导体层51B可以具有比半导体层51C更大的锗浓度。在图2B中，半导体层51C可以进一步具有比半导体层51D更大的锗浓度。在一些实施例中，半导体层51A的锗浓度可以在25％至45％的范围内；半导体层51B的锗浓度可以在20％至40％的范围内；半导体层51C的锗浓度可以在15％至35％的范围内；以及半导体层51D的锗浓度可以在10％至30％的范围内。已经观察到，当第一半导体层51的锗浓度落入上述范围内时，可以在随后的工艺中形成相对均匀的栅极结构。其他锗浓度也是可能的。
在一些实施例中，可以对每个第一半导体层51执行原位掺杂工艺以用III族元素掺杂第一半导体层51。例如，通过在第一半导体层51的沉积期间使得含硼前体(例如，B2H6等)流动，每个第一半导体层51可以掺杂有硼。其他III族元素掺杂剂也是可能的。
将III族元素掺杂到第一半导体层51中可以有益于增强对蚀刻的敏感性并减少在随后的蚀刻工艺期间(例如，如图10A和图10B中所述)的缺陷(例如，第一半导体层51的不期望的残留物)。第一半导体层51A、51B、51C和51D可以具有变化的III族元素掺杂剂的浓度。例如，第一半导体层51中的III族元素掺杂剂的浓度可以在朝向衬底50的方向上增加。例如，在图2A和图2B中，半导体层51A可以具有比半导体层51B更大的III族元素掺杂剂浓度，并且半导体层51B可以具有比半导体层51C更大的III族元素掺杂剂浓度。在图2B中，半导体层51C可以进一步具有比半导体层51D更大的III族元素掺杂剂浓度。在一些实施例中，半导体层51A的III族元素掺杂剂浓度可以在5×1019原子/cm3至5×1020原子/cm3的范围内；半导体层51B的III族元素掺杂剂浓度可以在1×1019原子/cm3至8×1019原子/cm3的范围内；半导体层51C的III族元素掺杂剂浓度可以在5×1018原子/cm3至3×1019原子/cm3的范围内；以及半导体层51D的III族元素掺杂剂浓度可以在1×1018原子/cm3至8×1018原子/cm3的范围内。已经观察到，当第一半导体层51的III族元素掺杂剂浓度落入上述范围内时，当蚀刻第一半导体层51时可以有利地减少制造缺陷。其他实施例可以包括其他浓度的III族元素掺杂剂。
此外，每个第一半导体层51A可以具有均匀浓度的III族元素掺杂剂或变化浓度的III族元素掺杂剂。例如，图2C、图2D和图2E示出了根据一些替代实施例的第一半导体层51中的III族元素掺杂剂浓度。可以将图2C、图2D和图2E所示的掺杂剂浓度施加至上述的任何第一半导体层51(例如，层51A、51B、51C和/或51D)。在图2C中，第一半导体层51的III族元素掺杂剂浓度在P1和P2之间，其中P1是第一半导体层51的最小掺杂剂浓度，并且P2是第一半导体层51的最大掺杂剂浓度。在一些实施例中，最小掺杂剂浓度P1为0％。第一半导体层51的包含III族元素掺杂剂的区域57的厚度可以例如在约1nm至约5nm的范围内。在图2C的实施例中，第一半导体层51在第一半导体层51的顶表面51’和底表面51’处具有最大的III族元素掺杂剂浓度，并且第一半导体层51的III族元素掺杂剂浓度是朝向第一半导体层51的中心减小的梯度。
图2D示出了与图2C类似的配置，不同之处在于图2D中的第一半导体层51具有最大的III族元素掺杂剂浓度P3，其小于图2C中的第一半导体层51的最大掺杂剂浓度P2。类似于图2C的实施例，第一半导体层的最小III族元素掺杂剂浓度为P1，并且第一半导体层51的包含III族元素掺杂剂的区域57的厚度可以在例如约1nm至约5nm的范围内。类似于图2C，在图2D中，第一半导体层51在第一半导体层51的顶表面51’和底表面51’处具有最大的III族元素掺杂剂浓度，并且第一半导体层51的III族元素掺杂剂浓度是朝向第一半导体层51的中心减小的梯度。
在图2E中，第一半导体层51的III族元素掺杂剂浓度在P1和P2之间，其中P1是第一半导体层51的最小掺杂剂浓度并且P2是第一半导体层51的最大掺杂剂浓度。在一些实施例中，最小掺杂剂浓度P1为0％。第一半导体层51的包含III族元素掺杂剂的区域57的厚度可以例如在约1nm至约5nm的范围内。在图2E的实施例中，第一半导体层51在第一半导体层51的内部中在水平51”处具有最大的III族元素掺杂剂浓度。III族元素掺杂剂浓度是在远离水平51”的方向上减小的梯度。如随后将解释的，第一半导体层51中的III族元素掺杂剂的掺杂剂浓度可以用于确定所得的栅极区域的形状以及所得的晶体管中的内部侧壁间隔件的形状。此外，通过在第一半导体层51的沉积期间改变包含III族元素掺杂剂的前体的流速和/或浓度，可以在第一半导体层51中获得不同的掺杂剂浓度分布。
现在参考图3，根据一些实施例，在衬底50中形成鳍66，并且在多层堆叠64中形成纳米结构55。在一些实施例中，可以通过分别在多层堆叠64和衬底50中蚀刻沟槽，来在多层堆叠64和衬底50中形成纳米结构55和鳍66。该蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导体层51限定第一纳米结构52A-C(统称为第一纳米结构52)，并且从第二半导体层53限定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。尽管图3和后续过程示出了基于图2A的实施例的进一步处理，但是该处理也可以应用于图2B的实施例。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍66和纳米结构55。通常，双图案化工艺或多图案化工艺将光刻工艺和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着经图案化的牺牲层来形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍66。
出于说明的目的，图3示出了n型区域50N和p型区域50P中的鳍66具有基本相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以比p型区域50P中的鳍66的宽度更大或更薄。此外，虽然鳍66和纳米结构55中的每一者都被示出为具有始终一致的宽度，但是在其他实施例中，鳍66和/或纳米结构55可以具有渐缩的侧壁，使得鳍66和/或纳米结构55中的每一个的宽度在朝向衬底50的方向上持续增加。在这样的实施例中，每个纳米结构55可以具有不同的宽度并且形状为梯形。
在图4中，在靠近鳍66的位置处形成浅沟槽隔离(STI)区域68。STI区域68可以通过在衬底50、鳍66和纳米结构55之上以及相邻的鳍66之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化硅之类的氧化物、氮化物等或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖纳米结构55。虽然绝缘材料被示出为单层，但是一些实施例可以利用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳米结构55的表面来形成衬里(未单独示出)。此后，可以在衬里之上形成例如上面讨论的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构55之上的多余的绝缘材料。在一些实施例中，可以利用平坦化工艺，例如化学机械抛光(CMP)、回蚀工艺、其组合等。平坦化工艺使纳米结构55暴露，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷以使得区域50N和区域50P中的鳍66的上部从相邻的STI区域68之间突出。此外，STI区域68的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，凹陷)或其组合。STI区域68的顶表面可以通过适当的蚀刻而被形成为平坦的、凸的和/或凹的。STI区域68可以使用可接受的蚀刻工艺进行凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，使用例如稀释的氢氟酸(dHF)的氧化物去除可以被使用。
上文关于图2A至图4描述的工艺仅是可以如何形成鳍66和纳米结构55的一个示例。在一些实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构相对于电介质层突出以形成鳍66和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例如第一半导体材料和第二半导体材料。在其中外延生长外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和/或随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
此外，仅出于说明的目的，第一半导体层51(和所得的纳米结构52)和第二半导体层53(和所得的纳米结构54)在本文中被图示和讨论为在p型区域50P和n型区域50N中包括相同的材料。这样，在一些实施例中，第一半导体层51和第二半导体层53中的一者或两者可以在p型区域50P和n型区域50N中是不同的材料或以不同的顺序形成在p型区域50P和n型区域50N中。
此外，在图4中，可以在鳍66、纳米结构55和/或STI区域68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P中的鳍66和STI区域68之上形成光致抗蚀剂。对光致抗蚀剂进行图案化以暴露p型区域50P。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到区域中的磷、砷、锑等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P和n型区域50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩模(未单独示出)。对光致抗蚀剂进行图案化以暴露n型区域50N。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到区域中的硼、氟化硼、铟等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并且激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，尽管原位和注入掺杂可以一起使用。
在图5中，在鳍66和/或纳米结构55上形成虚设电介质层70。虚设电介质层70可以是例如氧化硅、氮化硅、其组合等，并且虚设电介质层70可以根据可接受的技术来沉积或热生长。在虚设电介质层70之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设栅极层72可以被沉积在虚设电介质层70之上，并且然后(例如，通过CMP)被平坦化。可以在虚设栅极层72之上沉积掩模层74。虚设栅极层72可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72可以由相对于隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层72和单个掩模层74。应当注意，仅出于说明的目的，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55。在一些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖STI区域68，使得虚设电介质层70在虚设栅极层72和STI区域68之间延伸。
图6A至图20C示出了在制造实施例器件中的各种附加步骤。图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图17D、图17E、图17F、图17G、图17H、图18A、图18B、图18C、图19A、图19B、图19C、图20A、图20B和图20C示出了区域50N或区域50P中的特征。在图6A和图6B中，可以使用可接受的光刻和蚀刻技术来对掩模层74(参见图5)进行图案化，以形成掩模78。然后可以将掩模78的图案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚设栅极电介质71。虚设栅极76覆盖鳍66的相应沟道区域。掩模78的图案可以用于将每个虚设栅极76与相邻的虚设栅极76实体分开。虚设栅极76也可以具有基本上垂直于鳍66的长度方向的长度方向。
在图7A和图7B中，分别在图6A和图6B所示的结构之上形成第一间隔件层80和第二间隔件层82。随后第一间隔件层80和第二间隔件层82将被图案化，以充当用于形成自对准源极/漏极区域的间隔件。在图7A和图7B中，第一间隔件层80被形成在STI区域68的顶表面上；鳍66、纳米结构55和掩模78的顶表面和侧壁上；以及虚设栅极76和虚设栅极电介质71的侧壁上。在第一间隔件层80之上沉积第二间隔件层82。第一间隔件层80可以使用诸如热氧化或通过CVD、ALD等进行沉积之类的技术，由氧化硅、氮化硅、氮氧化硅等形成。第二间隔件层82可以由具有与第一间隔件层80的材料不同的蚀刻速率的材料形成，例如氧化硅、氮化硅、氮氧化硅等，并且可以通过CVD、ALD等来沉积。
在形成第一间隔件层80之后并且在形成第二间隔件层82之前，可以执行针对轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器件类型的实施例中，类似于上面在图4中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍66和暴露的纳米结构55中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍66和暴露的纳米结构52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有在1x1015原子/cm3至约1x1019原子/cm3范围内的杂质浓度。可以使用退火来修复注入损伤并且激活所注入的杂质。
在图8A和图8B中，第一间隔件层80和第二间隔件层82被蚀刻以形成第一间隔件81和第二间隔件83。如将在下面更详细地讨论的，第一间隔件81和第二间隔件83用于自对准随后形成的源极/漏极区域，并且用于在后续处理期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻第一间隔件层80和第二间隔件层82，例如各向同性蚀刻工艺(例如，湿法蚀刻工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例中，第二间隔件层82的材料具有与第一间隔件层80的材料不同的蚀刻速率，使得第一间隔件层80可以在图案化第二间隔件层82时用作蚀刻停止层，并且使得第二间隔件层82可以在图案化第一间隔件层80时用作掩模。例如，可以使用各向异性蚀刻工艺来蚀刻第二间隔件层82，其中第一间隔件层80用作蚀刻停止层，其中第二间隔件层82的剩余部分形成第二间隔件83，如图8A所示。此后，第二间隔件83在蚀刻第一间隔件层80的暴露部分时用作掩模，从而形成如图8A所示的第一间隔件81。
如图8A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米结构55的侧壁上。如图8B所示，在一些实施例中，可以从与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上去除第二间隔件层82，并且将第一间隔件81设置在掩模78、虚设栅极76和虚设栅极电介质71的侧壁上。在其他实施例中，第二间隔件层82的一部分可以保留在与掩模78、虚设栅极76和虚设栅极电介质71相邻的第一间隔件层80之上。
应当注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同的步骤顺序(例如，可以在沉积第二间隔件层82之前对第一间隔件81进行图案化)，和/或可以形成和去除附加间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图9A和图9B中，根据一些实施例，在鳍66、纳米结构55和衬底50中形成第一凹部86。随后将在第一凹部86中形成外延源极/漏极区域。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并且延伸到衬底50中。如图9A所示，STI区域68的顶表面可以与第一凹部86的底表面齐平。在各种实施例中，可以蚀刻鳍66，使得第一凹部86的底表面被布置为低于在STI区域68的顶表面等。
可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第一凹部86。在用于形成第一凹部86的蚀刻工艺期间，第一间隔件81、第二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的部分。可以使用单个蚀刻工艺或多个蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一层。在第一凹部86达到期望的深度之后，可以使用定时蚀刻工艺来停止对第一凹部86的蚀刻。由于各向异性蚀刻工艺的非均匀性质，第一凹部86的宽度可以在朝向衬底50的方向上减小。结果，每个纳米结构55可以具有渐缩的侧壁并且在朝着衬底50的方向上宽度增加。例如，纳米结构52A的宽度大于纳米结构52B的宽度，并且纳米结构52B的宽度大于纳米结构52C的宽度。此外，纳米结构54A的宽度大于纳米结构54B的宽度，并且纳米结构54B的宽度大于纳米结构54C的宽度。
在图10A和图10B中，蚀刻多层堆叠64的各层的侧壁的被第一凹部86暴露的部分以在n型区域50N和p型区域50P中形成侧壁凹部88，该多层堆叠64由第一半导体材料(例如，第一纳米结构52)形成。可以使用各向同性蚀刻工艺(例如，湿法蚀刻等)来蚀刻侧壁。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，循环干法(例如，使用CF4、氦气等的等离子体蚀刻)和湿法(例如，使用HF、HCl、过氧化硫混合物(SPM)等的湿法清洁)蚀刻工艺可以用于蚀刻第一纳米结构52的侧壁。由于每个纳米结构52的材料组成不同，所以可以使用相同的蚀刻工艺以比上部纳米结构52更高的速率来蚀刻下部纳米结构52。结果，凹部88在朝向衬底50的方向上尺寸增大。在各种实施例中，包括锗和/或III族元素掺杂剂(如果存在的话)增加了第一纳米结构52相对于第二纳米结构54的蚀刻选择性。结果，在凹陷之后，每个纳米结构52可以具有相对均匀的宽度W1，并且可以减小纳米结构52的来自先前蚀刻工艺的宽度差(例如，在图9A和图9B中)。可以在延伸穿过鳍66并且垂直于虚设栅极76的纵向尺寸的横截面中，在每个纳米结构52的相反侧壁之间测量宽度W1。
例如，如上所述，纳米结构52A的锗和/或III族元素掺杂剂浓度大于纳米结构52B的锗和/或III族元素掺杂剂浓度，并且纳米结构52B的锗和/或III族元素掺杂剂浓度大于纳米结构52C的锗和/或III族元素掺杂剂浓度。较高的锗和/或III族元素掺杂剂浓度允许在蚀刻凹部88时获得较高的蚀刻速率。这样，在对凹部88进行图案化时，对纳米结构52A的蚀刻比对纳米结构52B的蚀刻要多，而在对凹部88进行图案化时，对纳米结构52B的蚀刻比对纳米结构52C的蚀刻要多。因此，通过调节每个纳米结构52的相对锗和/或III族元素掺杂剂浓度，在蚀刻凹部88之后，每个纳米结构52的宽度W1相对均匀。因此，可以补偿凹部86的非均匀蚀刻，并且代替纳米结构52的所得的栅极结构可以是相对均匀的栅极长度(例如，相应源极/漏极区域之间的栅极的距离可以对应于宽度W1，并且在所得的结构中相对均匀)。
尽管凹部88中的第一纳米结构52的侧壁在图10B中被示出为凹的，但是该侧壁可以是笔直的或凸的。第一纳米结构52的不同侧壁轮廓可以通过调节纳米结构52的III族元素掺杂剂浓度分布来形成(例如，从上面图2A中描述的第一半导体层51进行图案化)。例如，图10B中的第一纳米结构52的凹形侧壁可以通过具有如上在图2C中描述的III族元素掺杂剂浓度来实现。作为另一示例，图10C中的第一纳米结构52的笔直侧壁可以通过具有如上在图2D中描述的III族元素掺杂剂浓度来实现。此外，图10D中的第一纳米结构52的凸侧壁可以通过具有如上在图2E中描述的III族元素掺杂剂浓度来实现。可以通过调节每个第一纳米结构52的锗浓度来调节每个凹部88延伸超过第二纳米结构54的侧壁的距离。此外，包括III族元素掺杂剂可以减少或消除在凹部88中从第一纳米结构52留下的残留物。因此，可以减少缺陷，并且可以改善器件性能。
在图11A-图11B中，在侧壁凹部88中形成第一内部间隔件90。可以通过在图10A和图10B所示的结构之上沉积内部间隔件层(未单独示出)来形成第一内部间隔件90。第一内部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离特征。如将在下面更详细地讨论的，将在凹部86中形成源极/漏极区域，而第一纳米结构52将被相应的栅极结构代替。
可以通过诸如CVD、ALD等之类的共形沉积工艺来沉积内部间隔件层。内衬间隔件层可以包括诸如氮化硅或氮氧化硅之类的材料，但可以利用任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间隔件90。尽管第一内部间隔件90的外侧壁被示出为与第二纳米结构54的侧壁齐平，但是第一内部间隔件90的外侧壁可以延伸超过第二纳米结构54的侧壁或相对于第二纳米结构54(例如，参见图10)的侧壁凹陷。
另外，内部间隔件90可以在朝向衬底50的方向上宽度增加。例如，内部间隔件90中的最顶部的内部间隔件90的宽度W2可以在约1nm至约3nm的范围内。已经观察到，当内部间隔件90的最小宽度小于上述范围时，可能导致泄漏。此外，内部间隔件90中的最底部的内部间隔件90的宽度W3可以在约2nm至约5nm的范围内。在各种实施例中，最顶部的内部间隔件90的宽度W2是内部间隔件90的最小宽度，而最底部的内部间隔件90的宽度W3是内部间隔件的最大宽度。宽度W2与宽度W3之间的差可以在约1nm至约4nm的范围内，并且宽度W2与宽度W3之比可以在约0.1至约1的范围内。可以在延伸穿过鳍66并且垂直于虚设栅极76的纵向尺寸的横截面中，在每个相应的内部间隔件90的相反侧壁之间测量宽度W2和W3。
在图12A-图12C中，在第一凹部86中形成外延源极/漏极区域92。在一些实施例中，外延源极/漏极区域92可以对第二纳米结构54施加应力，从而改善性能。如图12B所示，在第一凹部86中形成外延源极/漏极区域92，使得每个虚设栅极76被设置在外延源极/漏极区域92的相应相邻对之间。在一些实施例中，第一间隔件81用于将外延源极/漏极区域92与虚设栅极76分离，并且第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分离适当的横向距离，使得外延源极/漏极区域92不会与所得的纳米FET的随后形成的栅极短路。
可以通过掩蔽p型区域50P(例如，PMOS区域)来形成n型区域50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在n型区域50N中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。外延源极/漏极区域92可以具有相对于纳米结构55的相应上表面凸起的表面，并且可以具有小平面(facet)。
可以通过掩蔽n型区域50N(例如，NMOS区域)来形成p型区域50P(例如，PMOS区域)中的外延源极/漏极区域92。然后，在p型区域50P中的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第二纳米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、锗锡等。外延源极/漏极区域92还可以具有相对于多层堆叠64的相应表面凸起的表面，并且可以具有小平面。
可以用掺杂剂来注入外延源极/漏极区域92、第一纳米结构52、第二纳米结构54、和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域的工艺，随后进行退火。源极/漏极区域的杂质浓度可以在约1x1019原子/cm3至约1x1021原子/cm3之间。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外扩展超过纳米结构55的侧壁的小平面。在一些实施例中，这些小平面使得同一NSFET的相邻的外延源极/漏极区域92合并，如图12A所示。在其他实施例中，在外延工艺完成之后，相邻的外延源极/漏极区域92保持分离，如图12C所示。在图12A和图12C所示的实施例中，第一间隔件81可以形成在STI区域68的顶表面上，从而阻止外延生长。在一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的部分，从而进一步阻止外延生长。在一些其他实施例中，用于形成第一间隔件81的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长区域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C。可以将任何数量的半导体材料层用于外延源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三半导体材料层92C中的每一者可以由不同的半导体材料形成并且可以被掺杂为具有不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在其中外延源极/漏极区域92包括三个半导体材料层的实施例中，可以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半导体材料层92C。
在图13A-图13C中，分别在图6A、图12A和图12B所示的结构之上沉积第一层间电介质(ILD)96(图7A-图12C的工艺不改变图6A所示的横截面)。第一ILD 96可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源极/漏极区域92、掩模78和第一间隔件81之间。CESL 94可以包括电介质材料(例如，氮化硅、氧化硅、氮氧化硅等)，其具有与上面的第一ILD 96的材料不同的蚀刻速率。
在图14A-图14B中，可以执行诸如CMP之类的平坦化工艺以使第一ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧壁的部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极72的顶表面通过第一ILD96而暴露。在一些实施例中，掩模78可以保留，在这种情况下，平坦化工艺使得第一ILD 96的顶表面与掩模78和第一间隔件81的顶表面齐平。
在图15A和图15B中，在一个或多个蚀刻步骤中去除虚设栅极76和掩模78(如果存在的话)，从而形成第二凹部98。虚设栅极电介质71的位于第二凹部98中的部分也被去除。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72和虚设栅极电介质71。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比蚀刻第一ILD 96或第一间隔件81更快的速率来选择性地蚀刻虚设栅极72。每个第二凹部98暴露和/或覆盖纳米结构55的部分，这些部分在随后完成的纳米FET中充当沟道区域。纳米结构55的充当沟道区域的部分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设栅极电介质71可以被用作蚀刻停止层。然后可以在去除虚设栅极72之后去除虚设栅极电介质71。
在图16A和图16B中，第一纳米结构52被去除以延伸第二凹部98。可以通过使用对第一纳米结构52的材料具有选择性的蚀刻剂执行诸如湿法蚀刻等之类的各向同性蚀刻工艺来去除第一纳米结构52，而第二纳米结构54、衬底50、STI区域68与第一纳米结构52相比保持相对未蚀刻。在其中第一纳米结构52包括例如SiGe并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，可以使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等来去除第一纳米结构52。去除第一纳米结构52可以暴露内部间隔件90。由于上述过程，成对的内部间隔件90之间的距离是相对均匀的。
在图17A、图17B和图17C中，形成栅极电介质层100和栅极电极102以用于替换栅极。栅极电介质层100被共形地沉积在第二凹部98中。栅极电介质层100可以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁和底表面上。栅极电介质层100也可以沉积在第一ILD 96、CESL 94、第一间隔件81和STI区域68的顶表面上。
如图17C所示，根据一些实施例，栅极电介质层100包括一个或多个电介质层。例如，在一些实施例中，栅极电介质层100可以包括界面氧化物层100A和位于界面氧化物层100A之上的高k层100B。在一些实施例中，界面氧化物层100A包括氧化硅、氮氧化硅等，并且高k电介质层100B可以具有大于7.0的k值，并且包括蛤、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层100的结构在n型区域50N和p型区域50P中可以相同或不同。栅极电介质层100的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极102被分别沉积在栅极电介质层100之上，并且填充第二凹部98的剩余部分。栅极电极102可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图17A和图17B中示出了单层栅极电极102，但是栅极电极102可以包括任意数量的衬里层、任意数量的功函数调整层和填充材料。可以在相邻的第二纳米结构54之间沉积构成栅极电极102的层的任何组合。
在n型区域50N和p型区域50P中形成栅极电介质层100可以同时发生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电极102的形成可以同时发生，使得每个区域中的栅极电极102由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和/或每个区域中的栅极电极102可以通过不同的工艺形成，使得栅极电极102可以是不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在填充第二凹部98之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层100和栅极电极102的材料的多余部分，这些多余部分位于第一ILD 96的顶表面之上。栅极电极102和栅极电介质层100的材料的剩余部分因此形成所得的纳米FET的替换栅极结构。栅极电极102和栅极电介质层100可以统称为“栅极结构”。
由于上述工艺和间隔件90的宽度变化，纳米结构54周围的栅极结构100/102的每个区域(例如，栅极区域100/102A、100/102B和100/102C)可以具有相对均匀的栅极长度LG(例如，在外延源极/漏极区域92之间的每个栅极结构100/102的最小距离)。栅极长度LG可以近似于上述纳米结构52的宽度W1。因此，由于恒定的栅极结构长度，可以改善栅极全环绕的性能。例如，在各种实施例中，可以实现改进的栅极金属填充和更好的沟道导通控制。
图17C至图17H示出了根据各种实施例的栅极结构100/102和内部间隔件90的各种配置的详细视图。图17C、图17D和图17E示出了其中内部间隔件90与纳米结构54B的侧壁齐平的实施例，并且图17F、图17G和图17H示出了其中内部间隔件90相对于纳米结构54B的侧壁凹陷的实施例。在图17F、图17G和图17H中，外延源极/漏极区域92进一步延伸穿过纳米结构54B的侧壁并在纳米结构54B之间延伸。图17C和图17F示出了其中纳米结构52形成有凹形侧壁，并且内部间隔件90形成有凸形侧壁的实施例。这样，所得的栅极结构100/102同样具有凹形侧壁。例如，可以通过向第一半导体层52提供上面在图2C中描述的掺杂浓度来实现图17C和图17F的实施例。图17D和图17G示出了其中纳米结构52形成有笔直侧壁，并且内部间隔件90形成有笔直侧壁的实施例。这样，所得的栅极结构100/102同样具有笔直侧壁。例如，可以通过向第一半导体层52提供上面在图2D中描述的掺杂浓度来实现图17D和图17G的实施例。图17E和图17H示出了其中纳米结构52形成有凸形侧壁，并且内部间隔件90形成有凹形侧壁的实施例。这样，所得的栅极结构100/102同样具有凸形侧壁。例如，可以通过向第一半导体层52提供上面在图2E中描述的掺杂浓度来实现图17E和图17H的实施例。
在图18A-图18C中，栅极结构(包括栅极电介质层100和相应的上面的栅极电极102)被凹陷，使得在栅极结构正上方和第一间隔件81的相对部分之间形成凹部。在凹部中填充包括一层或多层电介质材料(例如，氮化硅、氮氧化硅等)的栅极掩模104，随后进行平坦化工艺以去除电介质材料的在第一ILD 96之上延伸的多余部分。随后形成的栅极接触件(例如，下面参考图20A-图20C讨论的栅极接触件114)穿透栅极掩模104以接触经凹陷的栅极电极102的顶表面。
如图18A-图18C进一步所示，将第二ILD 106沉积在第一ILD 96之上和栅极掩模104之上。在一些实施例中，第二ILD 106是通过FCVD形成的可流动膜。在一些实施例中，第二ILD 106是由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成的，并且可以通过诸如CVD、PECVD等之类的任何适当的方法来沉积。
在图19A-图19C中，蚀刻第二ILD 106、第一ILD 96、CESL 94和栅极掩模104以形成第三凹部108，该第三凹部108暴露外延源极/漏极区域92和/或栅极结构的表面。第三凹部108可以通过使用各向异性蚀刻工艺(例如，RIE、NBE等)的蚀刻来形成。在一些实施例中，可以使用第一蚀刻工艺来蚀刻第三凹部108以穿过第二ILD 106和第一ILD 96；可以使用第二蚀刻工艺来蚀刻第三凹部108以穿过栅极掩模104；并且然后可以使用第三蚀刻工艺来蚀刻第三凹部108以穿过CESL 94。可以在第二ILD 106之上形成诸如光致抗蚀剂之类的掩模并对其进行图案化，以相对于第一蚀刻工艺和第二蚀刻工艺来掩蔽第二ILD 106的部分。在一些实施例中，蚀刻工艺可以过度蚀刻，并且因此，第三凹部108延伸到外延源极/漏极区域92和/或栅极结构中，并且第三凹部108的底部可以与外延源极/漏极区域92和/或栅极结构齐平(例如，处于相同的水平处或者与衬底的距离相等)或者低于外延源极/漏极区域92和/或栅极结构(例如，第三凹部108的底部更靠近衬底)。尽管图19B将第三凹部108示出为在相同横截面中暴露外延源极/漏极区域92和栅极结构，但是在各种实施例中，可以在不同横截面中暴露外延源极/漏极区域92和栅极结构，从而降低了使随后形成的接触件短路的风险。在形成第三凹部108之后，在外延源极/漏极区域92之上形成硅化物区域110。在一些实施例中，通过以下方式来形成硅化物区域110：首先在外延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应的金属(未示出)(例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金)以形成硅化物或锗化物区域，然后执行热退火工艺以形成硅化物区域110。然后例如通过蚀刻工艺来去除所沉积的金属的未反应部分。虽然硅化物区域110被称为硅化物区域，但是硅化物区域110也可以是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。在实施例中，硅化物区域110包括TiSi，并且具有在约2nm至约10nm之间的范围内的厚度。
接下来，在图20A-图20C中，在第三凹部108中形成接触件112和114(也可以称为接触件插塞)。接触件112和114可以各自包括一层或多层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件112和114各自包括阻挡层和导电材料，并且电耦合到下面的导电特征(例如，在所示实施例中为栅极结构102和/或硅化物区域110)。接触件114电耦合到栅极结构102，并且可以被称为栅极接触件，并且接触件112电耦合到硅化物区域110，并且可以被称为源极/漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 106的表面去除多余的材料。
尽管图20A-图20C示出了延伸到每个外延源极/漏极区域92中的接触件112，但是可以从某些外延源极/漏极区域92中省略接触件112。例如，如下面更详细地解释的，可以随后通过一个或多个外延源极/漏极区域92的背面来附接导电特征(例如，电源轨)。对于这些特定的外延源极/漏极区域92，源极/漏极接触件112可以被省略，或者可以是不与任何上面的导电线(例如，导电线特征)电连接的虚设接触件。
本文描述的各种实施例提供了纳米FET，其包括围绕沟道区域的堆叠的、具有相对均匀的栅极长度的栅极区域。可以例如通过替换设置在半导体纳米片之间的牺牲纳米片来获得具有均匀长度的栅极区域，这些半导体纳米片随后在完成的晶体管中提供沟道区域。牺牲纳米片可以沉积有不同浓度的锗，使得每个牺牲纳米片可以被蚀刻不同的量以补偿用于图案化牺牲纳米片的不均匀的各向异性蚀刻工艺。结果，可以更精确地控制牺牲纳米片(以及所得的栅极区域)的轮廓以提供改善的均匀性。此外，可以通过用III族元素(例如，硼等)掺杂牺牲纳米片来避免诸如去除牺牲纳米片之后的硅锗残留物之类的缺陷。
在一个实施例中，一种器件包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于第一栅极区域的侧壁上；半导体层，位于第一栅极区域之上；第二栅极区域，位于半导体层之上，其中，第二栅极区域的第二栅极长度等于第一栅极长度；以及第二间隔件，位于第二栅极区域的侧壁上，其中，第二间隔件比第一间隔件更窄。可选地，在一些实施例中，第一栅极区域的面向第一间隔件的侧壁是凸形的。可选地，在一些实施例中，第一栅极区域的面向第一间隔件的侧壁是凹形的。可选地，在一些实施例中，第一栅极区域的面向第一间隔件的侧壁是笔直的。可选地，在一些实施例中，第一间隔件的与第一栅极区域相反的侧壁与半导体层的侧壁是齐平的。可选地，在一些实施例中，第一间隔件的与第一栅极区域相反的侧壁相对于半导体层的侧壁被凹陷。可选地，在一些实施例中，该器件还包括：源极/漏极区域，与第一栅极区域和第二栅极区域相邻，其中，该源极/漏极区域在半导体层和第二半导体层之间延伸，其中，第二半导体层被布置在第一栅极区域之下。可选地，在一些实施例中，第二半导体层比半导体层更宽。
在一个实施例中，一种晶体管包括：第一纳米结构；第二纳米结构，位于第一纳米结构之上，其中，第一纳米结构比第二纳米结构更宽；栅极结构，围绕第一纳米结构和第二纳米结构，其中，该栅极结构包括：第一区域，位于第一纳米结构之上；以及第二区域，位于第二纳米结构之上，其中，第二区域具有与第一区域相同的栅极长度。可选地，在一些实施例中，栅极结构的第一区域的侧壁上的第一间隔件比栅极结构的第二区域的侧壁上的第二间隔件更宽。可选地，在一些实施例中，第一间隔件的侧壁与第一纳米结构的侧壁对准。可选地，在一些实施例中，该晶体管还包括：源极/漏极区域，与栅极结构相邻，其中，该源极/漏极区域在第一纳米结构和第二纳米结构之间延伸。
在一个实施例中，一种方法包括：在衬底之上沉积第一半导体层；在第一半导体层之上沉积第二半导体层；在第二半导体层之上沉积第三半导体层，其中，第一半导体层的锗浓度大于第三半导体层；穿过第一半导体层、第二半导体层和第三半导体层来蚀刻第一开口；通过第一开口来蚀刻第一半导体层和第三半导体层，其中，在蚀刻第一半导体层和第三半导体层之后，第一半导体层具有与第三半导体层相同的宽度；在第一开口中形成源极/漏极区域；以及用栅极结构来代替第一半导体层和第三半导体层，其中，栅极结构设置在第二半导体层的周围。可选地，在一些实施例中，第一半导体层的III族元素掺杂剂浓度大于第三半导体层的III族元素掺杂剂浓度。可选地，在一些实施例中，III族元素掺杂剂是硼。可选地，在一些实施例中，蚀刻第一半导体层和第三半导体层限定了与第一半导体层相邻的第二开口和与第三半导体层相邻的第三开口，其中，第二开口和第三开口连接到第一开口；并且其中，该方法还包括：在第二开口中形成第一间隔件；以及在第三开口中形成第二间隔件。可选地，在一些实施例中，第二间隔件的宽度在1nm至3nm的范围内。可选地，在一些实施例中，第二开口比第三开口更宽。可选地，在一些实施例中，第一半导体层的III族元素掺杂剂浓度在第一半导体层的顶表面和底表面处最高。可选地，在一些实施例中，第一半导体层的III族元素掺杂剂浓度在第一半导体层的内部最高。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应当理解，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例1是一种半导体器件，包括：第一栅极区域，具有第一栅极长度；第一间隔件，位于所述第一栅极区域的侧壁上；半导体层，位于所述第一栅极区域之上；第二栅极区域，位于所述半导体层之上，其中，所述第二栅极区域的第二栅极长度等于所述第一栅极长度；以及第二间隔件，位于所述第二栅极区域的侧壁上，其中，所述第二间隔件比所述第一间隔件更窄。
示例2是示例1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凸形的。
示例3是示例1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凹形的。
示例4是示例1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是笔直的。
示例5是示例1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁与所述半导体层的侧壁是齐平的。
示例6是示例1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁相对于所述半导体层的侧壁被凹陷。
示例7是示例6所述的器件，还包括：源极/漏极区域，与所述第一栅极区域和所述第二栅极区域相邻，其中，所述源极/漏极区域在所述半导体层和第二半导体层之间延伸，其中，所述第二半导体层被布置在所述第一栅极区域之下。
示例8是示例7所述的器件，其中，所述第二半导体层比所述半导体层更宽。
示例9是一种晶体管，包括：第一纳米结构；第二纳米结构，位于所述第一纳米结构之上，其中，所述第一纳米结构比所述第二纳米结构更宽；栅极结构，围绕所述第一纳米结构和所述第二纳米结构，其中，所述栅极结构包括：第一区域，位于所述第一纳米结构之上；以及第二区域，位于所述第二纳米结构之上，其中，所述第二区域具有与所述第一区域相同的栅极长度。
示例10是示例9所述的晶体管，其中，所述栅极结构的第一区域的侧壁上的第一间隔件比所述栅极结构的第二区域的侧壁上的第二间隔件更宽。
示例11是示例10所述的晶体管，其中，所述第一间隔件的侧壁与所述第一纳米结构的侧壁对准。
示例12是示例9所述的晶体管，还包括：源极/漏极区域，与所述栅极结构相邻，其中，所述源极/漏极区域在所述第一纳米结构和所述第二纳米结构之间延伸。
示例13是一种形成半导体器件的方法，包括：在衬底之上沉积第一半导体层；在所述第一半导体层之上沉积第二半导体层；在所述第二半导体层之上沉积第三半导体层，其中，所述第一半导体层的锗浓度大于所述第三半导体层；穿过所述第一半导体层、所述第二半导体层和所述第三半导体层来蚀刻第一开口；通过所述第一开口来蚀刻所述第一半导体层和所述第三半导体层，其中，在蚀刻所述第一半导体层和所述第三半导体层之后，所述第一半导体层具有与所述第三半导体层相同的宽度；在所述第一开口中形成源极/漏极区域；以及用栅极结构来代替所述第一半导体层和所述第三半导体层，其中，所述栅极结构设置在所述第二半导体层的周围。
示例14是示例13所述的方法，其中，所述第一半导体层的III族元素掺杂剂浓度大于所述第三半导体层的III族元素掺杂剂浓度。
示例15是示例14所述的方法，其中，所述III族元素掺杂剂是硼。
示例16是示例13所述的方法，其中，蚀刻所述第一半导体层和所述第三半导体层限定了与所述第一半导体层相邻的第二开口和与所述第三半导体层相邻的第三开口，其中，所述第二开口和所述第三开口连接到所述第一开口；并且其中，所述方法还包括：在所述第二开口中形成第一间隔件；以及在所述第三开口中形成第二间隔件。
示例17是示例16所述的方法，其中，所述第二间隔件的宽度在1nm至3nm的范围内。
示例18是示例16所述的方法，其中，所述第二开口比所述第三开口更宽。
示例19是示例13所述的方法，其中，所述第一半导体层的III族元素掺杂剂浓度在所述第一半导体层的顶表面和底表面处最高。
示例20是示例13所述的方法，其中，所述第一半导体层的III族元素掺杂剂浓度在所述第一半导体层的内部最高。

Claims (10)

1.一种半导体器件，包括：
第一栅极区域，具有第一栅极长度；
第一间隔件，位于所述第一栅极区域的侧壁上；
半导体层，位于所述第一栅极区域之上；
第二栅极区域，位于所述半导体层之上，其中，所述第二栅极区域的第二栅极长度等于所述第一栅极长度；以及
第二间隔件，位于所述第二栅极区域的侧壁上，其中，所述第二间隔件比所述第一间隔件更窄。
2.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凸形的。
3.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是凹形的。
4.根据权利要求1所述的器件，其中，所述第一栅极区域的面向所述第一间隔件的侧壁是笔直的。
5.根据权利要求1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁与所述半导体层的侧壁是齐平的。
6.根据权利要求1所述的器件，其中，所述第一间隔件的与所述第一栅极区域相反的侧壁相对于所述半导体层的侧壁被凹陷。
7.根据权利要求6所述的器件，还包括：源极/漏极区域，与所述第一栅极区域和所述第二栅极区域相邻，其中，所述源极/漏极区域在所述半导体层和第二半导体层之间延伸，其中，所述第二半导体层被布置在所述第一栅极区域之下。
8.根据权利要求7所述的器件，其中，所述第二半导体层比所述半导体层更宽。
9.一种晶体管，包括：
第一纳米结构；
第二纳米结构，位于所述第一纳米结构之上，其中，所述第一纳米结构比所述第二纳米结构更宽；
栅极结构，围绕所述第一纳米结构和所述第二纳米结构，其中，所述栅极结构包括：
第一区域，位于所述第一纳米结构之上；以及
第二区域，位于所述第二纳米结构之上，其中，所述第二区域具有与所述第一区域相同的栅极长度。
10.一种形成半导体器件的方法，包括：
在衬底之上沉积第一半导体层；
在所述第一半导体层之上沉积第二半导体层；
在所述第二半导体层之上沉积第三半导体层，其中，所述第一半导体层的锗浓度大于所述第三半导体层；
穿过所述第一半导体层、所述第二半导体层和所述第三半导体层来蚀刻第一开口；
通过所述第一开口来蚀刻所述第一半导体层和所述第三半导体层，其中，在蚀刻所述第一半导体层和所述第三半导体层之后，所述第一半导体层具有与所述第三半导体层相同的宽度；
在所述第一开口中形成源极/漏极区域；以及
用栅极结构来代替所述第一半导体层和所述第三半导体层，其中，所述栅极结构设置在所述第二半导体层的周围。
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