CN115831872A - 金属栅极鳍电极结构及方法 - Google Patents

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fin
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recess
dielectric
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邱诗航
王唯诚
吴仲强
徐志安
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Abstract

本公开涉及金属栅极鳍电极结构及方法。实施例提供了一种FinFET或纳米FET中的替换金属栅极，其使用导电金属填充物。导电金属填充物具有上表面，该上表面具有可以用于自对准接触件的鳍形。

Description

金属栅极鳍电极结构及方法
技术领域
本公开总体涉及金属栅极鳍电极结构及方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数 码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体 衬底之上按顺序地沉积材料的绝缘或电介质层、导电层、和半导体层，并 且使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例 如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多组 件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需要解决 的其他问题。
发明内容
根据本公开的一个方面，提供了一种制造半导体结构的方法，包括： 在衬底之上形成鳍；在所述鳍之上形成虚设栅极结构；在所述虚设栅极结 构的任一侧形成源极/漏极区域；在所述源极/漏极区域之上沉积第一层间 电介质ILD；使所述第一ILD凹陷并在所述第一ILD之上形成自对准掩 模；执行栅极替换循环以用替换金属栅极来替换所述虚设栅极结构，所述 栅极替换循环包括：去除所述虚设栅极结构以形成第一凹部；在所述第一 凹部中沉积栅极电介质，在所述栅极电介质之上形成金属栅极，在所述金 属栅极之上沉积金属填充物，以及回蚀所述栅极电介质、所述金属栅极和 所述金属填充物，以从所述金属填充物形成电极鳍；以及形成与所述电极 鳍的侧壁接触的栅极接触件。
根据本公开的另一方面，提供了一种制造半导体结构的方法，包括： 图案化半导体衬底以形成半导体鳍；在所述半导体鳍之上形成虚设栅极结 构；凹陷位于所述虚设栅极结构的第一侧的所述半导体鳍以形成第一凹 部；在所述第一凹部中沉积源极/漏极区域；在所述源极/漏极区域之上沉 积第一层间电介质ILD；去除所述虚设栅极结构以在所述第一ILD中形成 第二凹部，所述第二凹部暴露所述半导体鳍的沟道区域；在所述第二凹部中、在所述沟道区域之上沉积栅极电介质；在所述第二凹部中、在所述栅 极电介质之上沉积功函数层；在所述功函数层之上沉积金属填充物；回蚀 所述栅极电介质和所述功函数层以在所述第一ILD中形成第三凹部，所述 金属填充物的一部分保留在所述第三凹部中作为鳍电极；以及在所述第三 凹部中形成自对准接触件，所述自对准接触件与所述鳍电极的垂直部分相 交界。
根据本公开的又一方面，提供了一种半导体结构，包括：第一纳米结 构；第二纳米结构，设置在所述第一纳米结构之上，所述第二纳米结构与 所述第一纳米结构通过在所述第一纳米结构的一端处的第一内部间隔件和 在所述第一纳米结构的相对端处的第二内部间隔件而间隔开；第一源极/漏 极区域，邻近所述第一内部间隔件设置，所述第一源极/漏极区域与所述第 一纳米结构和所述第二纳米结构接触；栅极结构，与所述第一源极/漏极区 域相对地邻近所述第一内部间隔件设置，所述栅极结构环绕所述第一纳米 结构和所述第二纳米结构，所述栅极结构垂直延伸得高于所述源极/漏极区 域，所述栅极结构包括第一电介质层、金属栅极和栅极填充物，所述栅极 填充物具有从所述金属栅极突出的鳍部分；以及栅极接触件，设置在所述 鳍部分的任一侧，所述栅极接触件的一部分插入在所述鳍部分和所述第一 电介质层之间。
附图说明
在结合附图阅读时，可以通过下面的具体描述来最佳地理解本公开的 各方面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制 的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或 减小了。
图1以三维视图示出了根据一些实施例的纳米结构场效应晶体管(纳 米FET)的示例。
图2A、图2B、图2C、图2D、图2E、图3A、图3B、图3C、图 4A、图4B、图5A、图5B、图6A、图6B、图6C、图7A、图7B、图 7C、图8、图9、图10A、图10B、图11、图12、图13、图14、图 15A、图15B、图16、图17、图18A、图18B、图18C、图19A、图 19B、图19C、图19D、图20A、图20B、图20C和图20D是根据一些实 施例的制造纳米FET的中间阶段的截面图。
图21A、图21B、图21C和图21D是根据一些实施例的纳米FET的 截面图。
图22A、图22B、图22C和图22D是根据一些实施例的FinFET的截 面图。
具体实施方式
下面的公开内容提供了用于实现本公开的不同特征的许多不同的实施 例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些 仅是示例而不旨在进行限制。例如，下面的说明中，在第二特征之上或在 第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二 特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特 征使得第一特征和第二特征可不直接接触的实施例。此外，本公开可以在 各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的， 并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、 “下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特 征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相 关术语旨在涵盖器件在使用中或操作中除了附图中所示朝向之外的不同朝 向。装置可能以其他方式取向(旋转90度或处于其他朝向)，并且本文 使用的空间相关描述符可以类似地进行相应解释。
随着在先进的技术节点中栅极间距缩小，使用自对准接触件变得是必 要的。使用自对准接触件会增加蚀刻最终结构的风险，可能导致不希望的 电气问题。因此，结构应当被设计为有助于防止这种不希望的结果。一些 实施例提供了更大的栅极接触件来降低栅极电阻以用于自对准接触件方案 中。当替换栅极电极被凹陷以容纳栅极掩模时，栅极接触件的栅极填充部 分被蚀刻以形成鳍栅极电极。当随后形成的栅极接触件被制成鳍栅极电极 时，增加的表面积提供了降低的栅极电阻。此外，由于可以相对于鳍栅极 电极来控制低k电介质层的高度，因此可以控制鳍栅极电极之上的间隙填 充区域以用于随后形成的接触件。
下面在包括纳米FET的管芯的特定上下文中描述了一些实施例。然 而，各种实施例可以被应用于包括代替纳米FET或与纳米FET组合的其 他类型的晶体管(例如，鳍式场效应晶体管(FinFET)、或平面晶体管 等)的管芯。下面也在FinFET的上下文中描述了一些实施例。
图1以三维视图示出了根据一些实施例的纳米FET(例如，纳米线 FET、纳米片FET(Nano-FET)等)的示例。纳米FET包括纳米结构55 (例如，纳米片、或纳米线等)，这些纳米结构55位于衬底50(例如， 半导体衬底)上的鳍66之上，其中纳米结构55充当纳米FET的沟道区 域。纳米结构55可以包括p型纳米结构、n型纳米结构、或前述项的组 合。隔离区域68设置在相邻的鳍66之间，鳍66可以从相邻的隔离区域 68之间突出得高于相邻的隔离区域68。尽管隔离区域68被描述/示出为与 衬底50分离，但是如本文所使用的，术语“衬底”可以仅指代半导体衬 底，也可以指代半导体衬底和隔离区域的组合。此外，尽管鳍66的底部 被示为与衬底50是单一连续材料，但是鳍66的底部和/或衬底50可以包 括单一材料或多种材料。在此上下文中，鳍66指代在相邻的隔离区域68 之间延伸的部分。
栅极电介质层100位于鳍66的顶表面之上并且沿着纳米结构55的顶 表面、侧壁和底表面。栅极电极102位于栅极电介质层100之上。外延源 极/漏极区域92在栅极电介质层100和栅极电极102的相反侧设置在鳍66 上。
图1还示出了在后面的附图中使用的参考截面。截面A-A’沿着栅极电 极102的纵向轴线，并且在例如垂直于纳米FET的外延源极/漏极区域92 之间的电流流动方向的方向上。截面B-B’垂直于截面A-A’，并且平行于 纳米FET的鳍66的纵轴并且在例如纳米FET的外延源极/漏极区域92之 间的电流方向上。截面C-C’平行于截面A-A’，并延伸穿过纳米FET的外 延源极/漏极区域。为了清楚起见，后续附图引用这些参考截面。
在使用后栅极工艺(gate-last process)形成的纳米FET的上下文中讨 论本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺(gate- first process)。此外，一些实施例考虑了在诸如平面FET之类的平面器 件、或鳍式场效应晶体管(FinFET)中使用的各方面。
图2A至图20D是根据一些实施例的纳米FET制造中的中间阶段的截 面图。图2A、图2B、图2C、图2D、图2E、图3C、图6A、图7A、图 10A、图18A、图19A和图20A示出了图1中所示的参考截面A-A’。图 3B、图4B、图5B、图6B、图7B、图8、图9、图10B、图11、图12、 图13、图14、图15A、图15B、图16、图17、图18B、图19B和图20B 示出了图1中所示的参考截面B-B’。图3A、图4A、图5A、图6C、图 7C、图18C、图19D和图20D示出了图1中所示的参考截面C-C’。图 19C和图20C示出了与图1中所示的参考截面B-B’平行的参考截面。
在图2A和图2B中，提供了衬底50。衬底50可以是半导体衬底，例 如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例 如，掺杂有p型掺杂剂或n型掺杂剂)，也可以是未掺杂的。衬底50可以 是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料 层。绝缘体层可以是例如埋置氧化物(buried oxide,BOX)层或氧化硅层 等。绝缘体层设置在衬底上，该衬底通常是硅衬底或玻璃衬底。也可以使 用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半 导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化 镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷化镓 砷、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或前 述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形 成诸如NMOS晶体管之类的n型器件，例如n型纳米FET，并且p型区域 50P可以用于形成诸如PMOS晶体管之类的p型器件，例如p型纳米 FET。n型区域50N可以与p型区域50P实体分离(如分隔符20所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征 (例如，其他有源器件、掺杂区域、隔离结构等)。尽管示出了一个n型 区域50N与一个p型区域50P，但是可以提供任何数量的n型区域50N和 p型区域50P。
此外，在图2A和图2B中，在衬底50之上形成多层堆叠64(参见图 2A)，然后将多层堆叠64图案化为纳米结构55(参见图2B)。多层堆叠 64包括第一半导体层51和第二半导体层53的交替层。第一半导体层51 在如下所述的纳米结构55的形成中被图案化，以形成第一纳米结构52A- 52C(统称为第一纳米结构52)。第二半导体层53在纳米结构55的形成 中被图案化以形成第二纳米结构54A-54C(统称为第二纳米结构54)。为 了说明的目的并且如下文更详细讨论的，去除第二半导体层53并且图案 化第一半导体层51以在p型区域50P中形成纳米FET的沟道区域。此 外，去除第一半导体层51并且图案化第二半导体层53以在n型区域50N 中形成纳米FET的沟道区域。然而，在一些实施例中，可以去除第一半导 体层51并且可以图案化第二半导体层53以在p型区域50P中形成纳米 FET的沟道区域，可以去除第二半导体层53并且可以对第一半导体层51 进行图案化以在n型区域50N中形成纳米FET的沟道区域。
在又一些实施例中，可以去除第一半导体层51并且可以图案化第二 半导体层53以在n型区域50N和p型区域50P两者中形成纳米FET的沟 道区域。在其他实施例中，可以去除第二半导体层53并且可以图案化第 一半导体层51以在n型区域50N和p型区域50P两者中形成非FET的沟 道区域。在这样的实施例中，n型区域50N和p型区域50P两者中的沟道 区域可以具有相同的材料成分(例如，硅或另一种半导体材料)并且同时 形成。图21A、图21B、图21C和图21D示出了由这样的实施例产生的结 构，其中p型区域50P和n型区域50N两者中的沟道区域包括例如硅。
为了说明的目的，被图案化为纳米结构55的多层堆叠64被示为包括 第一半导体层51(例如，对应于第一纳米结构52)和第二半导体层53 (例如，对应于第二纳米结构54)各三层。在一些实施例中，多层堆叠 64(在图案化为纳米结构55之前)可以包括任何数量的第一半导体层51 和第二半导体层53。可以使用诸如化学气相沉积(CVD)、原子层沉积 (ALD)、气相外延(VPE)、或分子束外延(MBE)等之类的工艺来外 延生长多层堆叠的每一层。在各种实施例中，第一半导体层51(对应于第 一纳米结构52)可以由适用于p型纳米FET的第一半导体材料(例如， 硅锗等)来形成，并且第二半导体层53(对应于第二纳米结构54)可以 由适用于n型纳米FET的第二半导体材料(例如，硅、硅碳等)来形成。 出于说明的目的，多层堆叠64(图案化为纳米结构55)被示为具有适用 于p型纳米FET的最底部半导体层。在一些实施例中，多层堆叠可以形成 为使得最底层是适用于n型纳米FET的半导体层。
第一半导体材料和第二半导体材料可以是彼此具有高蚀刻选择性的材 料。这样，n型区域50N中，可以去除第一半导体材料的第一半导体层51 而不显著去除第二半导体材料的第二半导体层53，从而允许第二半导体层 53被图案化以形成n型纳米FET的沟道区域。类似地，在p型区域50P 中，可以去除第二半导体材料的第二半导体层53而不显著去除第一半导 体材料的第一半导体层51，从而允许第一半导体层51被图案化以形成p 型纳米FET的沟道区域。
仍然参考图2A和图2B，根据一些实施例，鳍66形成在衬底50中并 且纳米结构55由多层堆叠64形成。在一些实施例中，可以通过分别在多 层堆叠64和衬底50中蚀刻沟槽来在多层堆叠64和衬底50中形成纳米结 构55和鳍66。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀 刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻可以是各向 异性的。通过蚀刻多层堆叠64来形成纳米结构55可以进一步从第一半导 体层51来限定第一纳米结构52A-C(统称为第一纳米结构52)，并且从 第二半导体层53来限定第二纳米结构54A-C(统称为第二纳米结构 54)。第一纳米结构52和第二纳米结构54可以进一步统称为纳米结构55。
可以通过任何合适的方法来图案化鳍66和纳米结构55。例如，可以 使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化 鳍66和纳米结构55。通常，双图案化工艺或多图案化工艺将光刻工艺和 自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可 获得的间距的图案。例如，在一个实施例中，牺牲层形成在衬底之上并且 使用光刻工艺来图案化。使用自对准工艺沿着经图案化的牺牲层来形成间 隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍66。
为了说明的目的，n型区域50N和p型区域50P中的鳍66被示为具有 基本上相等的宽度。在一些实施例中，n型区域50N中的鳍66的宽度可以 比p型区域50P中的鳍66的宽度更大或更薄。此外，虽然鳍66和纳米结 构55中的每一个都被示为具有始终一致的宽度，但是在其他实施例中， 鳍66和/或纳米结构55可以具有渐缩侧壁，使得鳍66和/或纳米结构55中的每一个的宽度在朝着衬底50的方向上持续增加。在这样的实施例中， 每个纳米结构55可以具有不同的宽度并且是梯形的。
在对鳍66和纳米结构55进行图案化之后，在鳍66附近形成浅沟槽隔 离(STI)区域68。STI区域68可以通过在衬底50、鳍66和纳米结构55 之上以及相邻的鳍66之间沉积绝缘材料来形成。绝缘材料可以是诸如氧 化硅之类的氧化物、氮化物或前述项的组合等，并且可以通过高密度等离 子体CVD(HDP-CVD)、可流动CVD(FCVD)或者前述项的组合等来 形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实 施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料， 就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得多余的绝 缘材料覆盖纳米结构55。尽管绝缘材料被示出为单层，但一些实施例可以 使用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍66和纳 米结构55的表面来形成衬里(未单独示出)。此后，可以在衬里之上形 成如上面讨论的填充材料。
然后，对绝缘材料应用去除工艺，以去除纳米结构55之上的多余的 绝缘材料。在一些实施例中，可以采用诸如化学机械抛光(CMP)、回蚀 工艺、前述项的组合等之类的平坦化工艺。平坦化工艺使纳米结构55暴 露，使得在平坦化工艺完成之后，纳米结构55和绝缘材料的顶表面是齐 平的。
然后使绝缘材料凹陷以形成STI区域68。绝缘材料被凹陷以使得n型 区域50N和p型区域50P中的鳍66的上部从相邻的STI区域68之间突 出。此外，STI区域68的顶表面可以具有平坦表面(如图所示)、凸表 面、凹表面(例如，碟形)、或前述项的组合。STI区域68的顶表面可以 通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域68可以使 用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料的材料具有选择性的蚀 刻工艺(例如，以比蚀刻鳍66和纳米结构55的材料更快的速率来蚀刻绝 缘材料的材料)。例如，可以使用利用例如稀释的氢氟酸(dHF)的氧化 物去除。
上述过程只是可以如何形成鳍66和纳米结构55的一个示例。在一些 实施例中，可以使用掩模和外延生长工艺来形成鳍66和/或纳米结构55。 例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质 层来蚀刻沟槽以使下面的衬底50暴露。可以在沟槽中外延生长外延结 构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍66 和/或纳米结构55。外延结构可以包括上面讨论的交替的半导体材料，例 如第一半导体材料和第二半导体材料。在外延生长外延结构的一些实施例 中，可以在生长期间对外延生长的材料进行原位掺杂，这可以避免先前和/ 或随后的注入，但原位掺杂和注入掺杂也可以一起使用。
此外，仅出于说明的目的，第一半导体层(和所得的第一纳米结构 52)和第二半导体层(和所得的第二纳米结构54)在本文中被图示和讨论 为在p型区域50P和n型区域50N中包括相同的材料。因此，在一些实施 例中，第一半导体层和第二半导体层中的一个或两个可以是不同的材料、 或以不同的顺序形成在p型区域50P和n型区域50N中。
进一步在图2A和图2B中，可以在鳍66、纳米结构55和/或STI区域 68中形成适当的阱(未单独示出)。在具有不同阱类型的实施例中，可以 使用光致抗蚀剂或其他掩模(未单独示出)来实现针对n型区域50N和p 型区域50P的不同注入步骤。例如，可以在n型区域50N和p型区域50P 中的鳍66和STI区域68之上形成光致抗蚀剂。光致抗蚀剂被图案化以使 p型区域50P暴露。光致抗蚀剂可以通过使用旋涂技术来形成，并且可以 使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，就在p型区 域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止 n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的 磷、砷、或锑等，其浓度范围为约1013原子/cm3至约1014原子/cm3。在注 入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在对p型区域50P的注入之后或之前，在p型区域50P和n型区域 50N中的鳍66、纳米结构55和STI区域68之上形成光致抗蚀剂或其他掩 模(未单独示出)。光致抗蚀剂被图案化以使n型区域50N暴露。光致抗 蚀剂可以通过使用旋涂技术来形成，并且可以使用可接受的光刻技术来图 案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中执行p型杂质 注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型 区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、或铟等，其 浓度范围为约1013原子/cm3至约1014原子/cm3。在注入之后，可以例如通 过可接受的灰化工艺来去除光致抗蚀剂。
在对n型区域50N和p型区域50P的注入之后，可以执行退火以修复 注入损伤并激活所注入的p型和/或n型杂质。在一些实施例中，可以在生 长期间原位掺杂外延鳍的生长材料，这可以避免注入，但原位和注入掺杂 可以一起使用。
在图2E中，虚设电介质层70形成在鳍66和/或纳米结构55上。虚设 电介质层70可以是例如氧化硅、氮化硅、或前述项的组合等，并且虚设 电介质层70可以根据可接受的技术来沉积或热生长。在虚设电介质层70 之上形成虚设栅极层72，并且在虚设栅极层72之上形成掩模层74。虚设 栅极层72可以被沉积在虚设电介质层70之上，并然后例如通过CMP来平坦化。掩模层74可以被沉积在虚设栅极层72之上。虚设栅极层72可以 是导电材料或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶 硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、 金属氧化物和金属。虚设栅极层72可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层72 可以由相对于对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。掩模 层74可以包括例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N 和p型区域50P形成单个虚设栅极层72和单个掩模层74。注意，仅出于 说明的目的，虚设电介质层70被示出为仅覆盖鳍66和纳米结构55。在一 些实施例中，虚设电介质层70可以被沉积为使得虚设电介质层70覆盖 STI区域68，使得虚设电介质层70在虚设栅极层72和STI区域68之间延 伸。
图3A至图20D示出了制造实施例器件的各种附加步骤。图3A、图 4A、图5A、图6A、图6C、图7A、图7C、图18C、图19D和图20D示 出了n型区域50N或p型区域50P任一者中的特征。
在图3A、图3B和图3C中，可以使用可接受的光刻和蚀刻技术对掩 模层74(参见图2E)进行图案化以形成掩模78。然后可以将掩模78的图 案转移到虚设栅极层72和虚设电介质层70，以分别形成虚设栅极76和虚 设栅极电介质71。虚设栅极76覆盖鳍66的相应沟道区域。可以使用掩模 78的图案将每个虚设栅极76与相邻的虚设栅极76实体地分隔开。虚设栅极76还可以具有与相应的鳍66的纵向方向基本上垂直的纵向方向。
接下来，在如图3A、图3B和图3C所示的结构之上形成第一间隔件 层和第二间隔件层，并对第一间隔件层和第二间隔件层进行蚀刻以分别形 成第一间隔件81和第二间隔件83。在形成第一间隔件层和第二间隔件层 之后，它们随后被图案化以用作用于形成自对准源极/漏极区域的间隔件。 第一间隔件层形成在STI区域68的顶表面上；鳍66、纳米结构55和掩模 78的顶表面和侧壁上；以及虚设栅极76和虚设栅极电介质71的侧壁上。 第二间隔件层沉积在第一间隔件层之上。第一间隔件层可以使用诸如热氧 化或通过CVD、ALD等进行沉积之类的技术，由氧化硅、氮化硅、或氮 氧化硅等形成。第二间隔件层可以由具有与第一间隔件层的材料不同的蚀 刻速率的材料形成，例如氧化硅、氮化硅或氮氧化硅等，并且第二间隔件 层可以通过CVD或ALD等来沉积。
在形成第一间隔件层之后并且在形成第二间隔件层之前，可以执行针 对轻掺杂的源极/漏极(LDD)区域(未单独示出)的注入。在具有不同器 件类型的实施例中，类似于上文在图2A和图2B中讨论的注入，可以在n 型区域50N之上形成诸如光致抗蚀剂之类的掩模，同时暴露p型区域 50P，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的 暴露的鳍66和纳米结构55中。然后可以去除掩模。随后，可以在p型区 域50P之上形成诸如光致抗蚀剂之类的掩模，同时暴露n型区域50N，并 且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的 鳍66和纳米结构55中。然后可以去除掩模。n型杂质可以是任何前面讨 论的n型杂质，并且p型杂质可以是任何前面讨论的p型杂质。轻掺杂的 源极/漏极区域可以具有在约1×1015原子/cm3至约1×1019原子/cm3范围内的 杂质浓度。可以使用退火来修复注入损伤并激活所注入的杂质。
接下来，对第一间隔件层和第二间隔件层进行蚀刻，以形成第一间隔 件81和第二间隔件83。如将在下面更详细地讨论的，第一间隔件81和第 二间隔件83用于自对准随后形成的源极/漏极区域，以及用于在后续处理 期间保护鳍66和/或纳米结构55的侧壁。可以使用合适的蚀刻工艺来蚀刻 第一间隔件层和第二间隔件层，例如各向同性蚀刻工艺(例如，湿法蚀刻 工艺)、各向异性蚀刻工艺(例如，干法蚀刻工艺)等。在一些实施例 中，第二间隔件层的材料具有与第一间隔件层的材料不同的蚀刻速率，使 得在图案化第二间隔件层时，第一间隔件层可以用作蚀刻停止层，并且使 得在图案化第一间隔件层时，第二间隔件层可以用作掩模。例如，可以使 用各向异性蚀刻工艺来蚀刻第二间隔件层，其中第一间隔件层用作蚀刻停 止层，其中第二间隔件层的剩余部分形成第二间隔件83，如图3A所示。 此后，第二间隔件83充当掩模，同时蚀刻第一间隔件层的暴露部分，从 而形成第一间隔件81，如图3A所示。
如图3A所示，第一间隔件81和第二间隔件83设置在鳍66和/或纳米 结构55的侧壁上。如图3B所示，在一些实施例中，邻近掩模78、虚设栅 极76和虚设栅极电介质71的第二间隔件层和第一间隔件层可以分别被去 除。在一些实施例中，可以仅去除第二间隔件层，而第一间隔件81可以 保留设置在掩模78、虚设栅极76和虚设电介质层60的侧壁上。在其他实施例中，第二间隔件83的一部分可以保留在第一间隔件81之上，邻近掩 模78、虚设栅极76和虚设栅极电介质71。
注意，上述公开内容一般性地描述了形成间隔件和LDD区域的工 艺。可以使用其他工艺和顺序。例如，可以使用更少或更多的间隔件，可 以使用不同的步骤顺序(例如，可以在沉积第二间隔件层之前图案化第一 间隔件81)，和/或可以形成和去除附加的间隔件，等等。此外，可以使 用不同的结构和步骤来形成n型器件和p型器件。
在图4A和图4B中，根据一些实施例，第一凹部86形成在鳍66、纳 米结构55和衬底50中。随后将在第一凹部86中形成外延源极/漏极区 域。第一凹部86可以延伸穿过第一纳米结构52和第二纳米结构54，并且 延伸到衬底50中。如图4A所示，STI区域68的顶表面可以与第一凹部 86的底表面齐平。在各种实施例中，可以蚀刻鳍66以使得第一凹部86的 底表面设置得低于STI区域68的顶表面等。可以通过使用诸如RIE、NBE 等之类的各向异性蚀刻工艺来蚀刻鳍66、纳米结构55和衬底50以形成第 一凹部86。在用于形成第一凹部86的蚀刻工艺期间，第一间隔件81、第 二间隔件83和掩模78掩蔽鳍66、纳米结构55和衬底50的一些部分。可 以使用单次蚀刻工艺或多次蚀刻工艺来蚀刻纳米结构55和/或鳍66的每一 层。可以使用定时蚀刻工艺来在第一凹部86达到期望的深度之后停止对 第一凹部86的蚀刻。
接下来，由第一半导体材料形成的纳米结构55的层(例如，第一纳 米结构52)的侧壁的被第一凹部86暴露的一些部分被蚀刻以在n型区域 50N中形成侧壁凹部(对应于所示出的第一内部间隔件90)，以及由第二 半导体材料形成的纳米结构55的层(例如，第二纳米结构54)的侧壁的 被第一凹部86暴露的一些部分被蚀刻以在p型区域50P中形成侧壁凹部。尽管侧壁凹部中的第一纳米结构52和第二纳米结构54的侧壁被示出 为是笔直的，但是侧壁可以是凹的或凸的。可以使用各向同性蚀刻工艺 (例如，湿法蚀刻等)来蚀刻侧壁。p型区域50P可以使用掩模(未示 出)来保护，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一 纳米结构52，使得在n型区域50N中，第二纳米结构54和衬底50与第一 纳米结构52相比保持相对未被蚀刻。类似地，n型区域50N可以使用掩模 (未示出)来保护，同时使用对第二半导体材料具有选择性的蚀刻剂来蚀 刻第二纳米结构54，使得在p型区域50P中，第一纳米结构52和衬底50 与第二纳米结构54相比保持相对未被蚀刻。在第一纳米结构52包括例如 SiGe并且第二纳米结构54包括例如Si或SiC的实施例中，使用四甲基氢 氧化铵(TMAH)、氢氧化铵(NH4OH)等的干法蚀刻工艺可以用于蚀刻 n型区域50N中的第一纳米结构52的侧壁，并且使用氟化氢、另一种氟基 蚀刻剂等的湿法或干法蚀刻工艺可以用于蚀刻p型区域50P中的第二纳米 结构54的侧壁。
在形成侧壁凹部之后，在侧壁凹部中形成第一内部间隔件90。第一内 部间隔件90用作随后形成的源极/漏极区域和栅极结构之间的隔离特征。 如以下将更详细地讨论的，源极/漏极区域将形成在第一凹部86中，而n 型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构54将 被相应的栅极结构代替。
第一内部间隔件90可以通过在结构之上沉积内部间隔件层(未单独 示出)来形成。可以通过诸如CVD或ALD等之类的共形沉积工艺来沉积 内部间隔件层。内部间隔件层可以包括诸如氮化硅或氮氧化硅之类的材 料，但是可以使用任何合适的材料，例如k值小于约3.5的低介电常数 (低k)材料。然后可以各向异性地蚀刻内部间隔件层以形成第一内部间 隔件90。尽管第一内部间隔件90的外侧壁被示为与n型区域50N中的第 二纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52的侧 壁齐平，但是第一内部间隔件90的外侧壁可以分别延伸超过第二纳米结 构54和/或第一纳米结构52的侧壁、或相比于第二纳米结构54和/或第一 纳米结构52的侧壁是凹陷的。
此外，尽管在图4B中第一内部间隔件90的外侧壁被示出为笔直的， 但是第一内部间隔件90的外侧壁可以是凹的或凸的。可以通过诸如RIE 或NBE之类的各向异性蚀刻工艺来蚀刻内部间隔件层。第一内部间隔件 90可以用于防止随后的蚀刻工艺(例如，用于形成栅极结构的蚀刻工艺) 对随后形成的源极/漏极区域(例如，以下关于图5A-图5B所讨论的外延 源极/漏极区域92)的破坏。
在图5A-图5B中，在第一凹部86中形成外延源极/漏极区域92。在 一些实施例中，源极/漏极区域92可以对n型区域50N中的第二纳米结构 54和p型区域50P中的第一纳米结构52施加应力，从而提高性能。如图 5B所示，在第一凹部86中形成外延源极/漏极区域92，使得每个虚设栅极 76设置在外延源极/漏极区域92的相应的相邻对之间。在一些实施例中， 第一间隔件81用于将外延源极/漏极区域92与虚设栅极76分隔开，并且 第一内部间隔件90用于将外延源极/漏极区域92与纳米结构55分隔开适 当的横向距离，使得外延源极/漏极区域92不会与随后形成的所得纳米 FET的栅极短路。
可以通过掩蔽p型区域50P(例如，PMOS区域)来形成n型区域 50N(例如，NMOS区域)中的外延源极/漏极区域92。然后，在n型区域 50N的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域 92可以包括适合于n型纳米FET的任何可接受的材料。例如，如果第二纳 米结构54是硅，则外延源极/漏极区域92可以包括对第二纳米结构54施 加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、或磷化硅等。外 延源极/漏极区域92可以具有从纳米结构55的相应上表面凸起的表面，并 且可以具有小平面(facet)。
可以通过掩蔽n型区域50N(例如，NMOS区域)来形成p型区域 50P(例如，PMOS区域)中的外延源极/漏极区域92。然后，在p型区域 50P的第一凹部86中外延生长外延源极/漏极区域92。外延源极/漏极区域 92可以包括适合于p型纳米FET的任何可接受的材料。例如，如果第一纳 米结构52是硅锗，则外延源极/漏极区域92可以包括对第一纳米结构52 施加压缩应变的材料，例如硅锗、掺杂硼的硅锗、锗、或锗锡等。外延源 极/漏极区域92也可以具有从纳米结构55的相应表面凸起的表面，并且可 以具有小平面。
可以用掺杂剂来注入外延源极/漏极区域92、第一纳米结构52、第二 纳米结构54、和/或衬底50以形成源极/漏极区域，类似于先前讨论的用于 形成轻掺杂的源极/漏极区域的工艺，随后进行退火。源极/漏极区域的杂 质浓度可以在约1×1019原子/cm3至约1×1021原子/cm3之间。用于源极/漏极 区域的n型和/或p型杂质可以是任何前面讨论的杂质。在一些实施例中， 外延源极/漏极区域92可以在生长期间被原位掺杂。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域 92的外延工艺的结果，外延源极/漏极区域92的上表面具有横向向外延伸 超出纳米结构55的侧壁的小平面。在一些实施例中，这些小平面导致同 一纳米FET的相邻的外延源极/漏极区域92合并，如图5A所示。在其他 实施例中，相邻的外延源极/漏极区域92在外延工艺完成之后保持分离。 第一间隔件81可以形成到STI区域68的顶表面，从而阻止外延生长。在 一些其他实施例中，第一间隔件81可以覆盖纳米结构55的侧壁的一些部 分，从而进一步阻止外延生长。在一些其他实施例中，用于形成第一间隔 件81的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长区 域延伸到STI区域68的表面。
外延源极/漏极区域92可以包括一个或多个半导体材料层。例如，外 延源极/漏极区域92可以包括第一半导体材料层92A、第二半导体材料层 92B和第三半导体材料层92C。任何数量的半导体材料层可以用于外延源 极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B和第三 半导体材料层92C中的每一个可以由不同的半导体材料形成并且可以被掺 杂为具有不同的掺杂剂浓度。在一些实施例中，第一半导体材料层92A可 以具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂 剂浓度。在外延源极/漏极区域92包括三个半导体材料层的实施例中，可 以沉积第一半导体材料层92A，可以在第一半导体材料层92A之上沉积第 二半导体材料层92B，并且可以在第二半导体材料层92B之上沉积第三半 导体材料层92C。
在图6A、图6B和图6C中，第一层间电介质(ILD)96分别沉积在 图3C、图5B和图5A所示的结构之上，(图4A-图5B的工艺不改变图 3C所示的横截面)。第一ILD 96可以由电介质材料形成，并且可以通过 任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃 (USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一 些实施例中，接触蚀刻停止层(CESL)94被设置在第一ILD 96与外延源 极/漏极区域92、掩模78和第一间隔件81之间。CESL 94可以包括电介质 材料(例如，氮化硅、氧化硅、或氮氧化硅等)，其具有与上覆的第一 ILD 96的材料不同的蚀刻速率。
在图7A-图7C中，可以执行诸如CMP之类的平坦化工艺以使第一 ILD 96的顶表面与虚设栅极76或掩模78的顶表面齐平。平坦化工艺还可 以去除虚设栅极76上的掩模78，以及第一间隔件81的沿着掩模78的侧 壁的一些部分。在平坦化工艺之后，虚设栅极76、第一间隔件81和第一 ILD 96的顶表面在工艺变化内是齐平的。因此，虚设栅极76的顶表面通过第一ILD 96而被暴露。在一些实施例中，掩模78可以保留，在这种情 况下，平坦化工艺使得第一ILD 96的顶表面与掩模78和第一间隔件81的 顶表面齐平。
在图8中，在平坦化工艺之后，可以使用可接受的蚀刻工艺使得ILD 96的上表面凹陷，例如对ILD 96的材料具有选择性的蚀刻工艺(例如， 以比蚀刻虚设栅极76的材料更快的速率来蚀刻ILD 96的材料)。例如， 可以使用利用例如稀释的氢氟酸(dHF)的氧化物去除。
在图9中，在使ILD 96凹陷之后，可以在凹部中沉积自对准掩模 89，然后可以平坦化自对准掩模89的上表面以再次暴露虚设栅极76的上 表面。
在图10A和图10B中，在一个或多个蚀刻步骤中去除虚设栅极76和 掩模78(如果存在的话)，从而形成第二凹部98。虚设电介质层60的在 第二凹部98中的一些部分也被去除。在一些实施例中，通过各向异性干 法蚀刻工艺来去除虚设栅极76和虚设电介质层60。例如，蚀刻工艺可以 包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比蚀刻第一ILD 96或第一间隔件81更快的速率来选择性地蚀刻虚设栅极76。 每个第二凹部98暴露和/或覆盖纳米结构55的一些部分，这些部分在随后 完成的纳米FET中充当沟道区域。纳米结构55的充当沟道区域的一些部 分被设置在外延源极/漏极区域92的相邻对之间。在去除期间，虚设电介 质层60在虚设栅极76被蚀刻时可以用作蚀刻停止层。然后可以在去除虚 设栅极76之后去除虚设电介质层60。
n型区域50N中的第一纳米结构52和p型区域50P中的第二纳米结构 54被去除，从而延伸了第二凹部98。第一纳米结构52可以通过以下方式 来去除：在p型区域50P之上形成掩模(未示出)，并使用对第一纳米结 构52的材料具有选择性的蚀刻剂而执行诸如湿法蚀刻等之类的各向同性 蚀刻工艺，同时与第一纳米结构52相比，第二纳米结构54、衬底50、STI区域68保持相对未被蚀刻。在第一纳米结构52包括例如SiGe并且第 二纳米结构54A-54C包括例如Si或SiC的实施例中，四甲基氢氧化铵 (TMAH)、氢氧化铵(NH4OH)等可以用于去除n型区域50N中的第一 纳米结构52。
p型区域50P中的第二纳米结构54可以通过以下方式来去除：在n型 区域50N之上形成掩模(未示出)，并使用对第二纳米结构54的材料具 有选择性的蚀刻剂而执行诸如湿法蚀刻等之类的各向同性蚀刻工艺，同时 与第二纳米结构54相比，第一纳米结构52、衬底50、STI区域68保持相 对未被蚀刻。在第二纳米结构54包括例如SiGe并且第一纳米结构52包括 例如Si或SiC的实施例中，氟化氢、另一种基于氟的蚀刻剂等可以用于去 除p型区域50P中的第二纳米结构54。
在其他实施例中，n型区域50N和p型区域50P中的沟道区域可以例 如通过以下方式而同时形成：去除n型区域50N和p型区域50P两者中的 第一纳米结构52、或去除n型区域50N和p型区域50P两者中的第二纳米 结构54。在这样的实施例中，n型纳米FET和p型纳米FET的沟道区域可 以具有相同的材料成分，例如硅、硅锗等。图21A、图21B、图21C和图 21D示出了由这样的实施例产生的结构，其中，p型区域50P和n型区域 50N两者中的沟道区域由第二纳米结构54提供并且包括例如硅。
在图11至图14中，替换栅极被形成为环绕n型区域50N和p型区域 50P中的沟道区域。图11至图14中的视图是在图10B中的虚线框F11N 和F11P的区域中分别针对n型区域50N和p型区域50P执行的连续工艺 的放大图。
在图11中，为替换栅极形成栅极电介质层100。栅极电介质层100被 共形地沉积在第二凹部98中。在n型区域50N中，栅极电介质层100可 以形成在衬底50的顶表面和侧壁上以及第二纳米结构54的顶表面、侧壁 和底表面上，并且在p型区域50P中，栅极电介质层100可以形成在衬底 50的顶表面和侧壁上以及第一纳米结构52的顶表面、侧壁和底表面上。栅极电介质层100也可以沉积在自对准掩模89、CESL 94、第一间隔件81 (如果存在的话)和STI区域68的顶表面上。
根据一些实施例，栅极电介质层100包括一个或多个电介质层，例如 氧化物、金属氧化物等或前述项的组合。例如，在一些实施例中，栅极电 介质层100可以包括第一栅极电介质101(例如，包括氧化硅等)和位于 第一栅极电介质101之上的第二栅极电介质103(例如，包括金属氧化物 等)。在一些实施例中，第一栅极电介质101可以是低k材料(具有小于约3.9的k值)，例如氮化硅、碳化硅、氧化硅、诸如掺杂碳的氧化物之 类的低k电介质、诸如掺杂多孔碳的二氧化硅等之类的极低k电介质，或 前述项的组合。第二栅极电介质103可以包括具有相对于低k值的相反k 值、高k值的电介质材料，并且在这些实施例中，第二栅极电介质103可 以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、 铅的金属氧化物或硅酸盐，或前述项的组合，例如铪氧化物、铝氧化物、 锆氧化物、镧氧化物、锰氧化物、钡氧化物、钛氧化物或铅氧化物。
在n型区域50N和p型区域50P中，栅极电介质层100的结构可以相 同或不同。例如，在p型区域50P中形成栅极电介质层100的同时，可以 掩蔽或暴露n型区域50N。在暴露n型区域50N的实施例中，栅极电介质 层100可以同时形成在n型区域50N中。栅极电介质层100的形成方法可 以包括分子束沉积(MBD)、ALD、PECVD、PEALD等。
在图12-图13中，栅极电极沉积在栅极电介质层100之上并且可以包 括根据所得栅极的期望功函数而选择和沉积的多个层。然后可以沉积栅极 电极的填充部分以填充第二凹部98的剩余部分。栅极电极可以包括金属 栅极105，金属栅极105包括含金属的材料，例如氮化钛、氧化钛、氮化 钽、碳化钽、钴、钌、铝、钨、前述项的组合或前述项的多层。尽管在图 12中示出了单层金属栅极105，但是金属栅极105可以包括任意数量的衬 里层和任意数量的功函数调整层。在n型区域50N中，构成金属栅极105 的层的任意组合可以沉积在相邻的第二纳米结构54之间以及第二纳米结 构54A和衬底50之间，并且在P型区域50P中，构成金属栅极105的层 的任意组合可以沉积在相邻的第一纳米结构52之间。
例如，在一个实施例中，金属栅极105可以包括一层或多层氧化硅、 氧化铪、氧化镧、氧化铝、氮化钛、氮化钽、氮化钛硅、碳氮化钨、氮化 钨、氮化钛铝、氮化钼、碳化钛铝、铝化钛等或前述项的组合。
在一些实施例中，金属栅极105可以在n型区域50N中的第二纳米结 构54周围和p型区域50P中的第一纳米结构52周围合并在一起，而在其 他实施例中，在沉积金属栅极105之后可以保留额外的空间以用于随后形 成的层。
在形成金属栅极105之后，粘附层107(也可以称为“胶层”)可以 共形地沉积在第二凹部98中，以为随后沉积的金属填充物109提供粘附 力。粘附层107共形地沉积在金属栅极105之上。在一些实施例中，粘附 层107包括氮化钛、氮化钽等。粘附层107可以通过分子束沉积 (MBD)、ALD、PECVD、PEALD等、在200℃至500℃之间的温度下 被沉积。例如，如果使用ALD工艺来沉积氮化钛，则TiCl4和NH3的循环 可以用于建立ALD沉积的层。如果使用PEALD工艺来沉积氮化钛，则四 (二甲氨基)钛(TDMAT)和NH3的循环可以用于建立PEALD沉积的层。粘附层107的最终厚度可以在约
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至
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之间。在一些实施例中， 粘附层107可以在n型区域50N中的第二纳米结构54周围和p型区域50P 中的第一纳米结构52周围合并在一起，而在其他实施例中，在沉积粘附 层107之后可以保留额外的空间以用于随后形成的层。
在图13中，沉积金属填充物109作为栅极电极102(包括金属栅极 105、粘附层107和金属填充物109)的剩余部分，以填充第二凹部98的 剩余部分。金属填充物109可以沉积在粘附层107之上。在一些实施例 中，金属填充物109包括通过CVD、ALD、PECVD、PEALD等沉积的 钨、钼、钴、钌、铝、前述项的组合等。由于金属填充物109的共形沉积 和第二凹部98的高纵横比，可能在金属填充物109中形成垂直接缝111， 垂直接缝111从金属填充物109的上表面延伸到垂直接缝111的较下点， 其中该较下点不完全穿过金属填充物109，而是终止于介于金属填充物 109的底表面和金属填充物109的上表面之间的点处。可以通过若干定义特性来观察垂直接缝111。在一些实施例中，垂直接缝111可以在金属填 充物109中包括宽度高达约
Figure BDA0003619678840000211
(即，在
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至
Figure BDA0003619678840000213
之间)的小空隙， 其可以沿着垂直接缝111的长度连续或间歇地延伸。垂直接缝111的另一 个特性是垂直接缝111具有比金属填充物109的其他部分更低的密度。实 际上，即使没有形成空隙，垂直接缝111仍然将具有比金属填充物109的其他部分更低的密度，金属填充物109具有基本上均匀的密度。垂直接缝 111的又一个特性是金属填充物109的结构的均匀性的中断。如下文进一 步描述的，金属填充物109可以通过共形沉积工艺来形成，该工艺沿着每 个暴露表面产生特定结构。随着金属填充物109的堆积，第二凹部98的 右表面接近第二凹部98的左表面。当它们相遇时，结构是不同的，产生了垂直接缝111。例如，如果沉积工艺采用ALD型工艺，则使用沉积循环 来形成多个薄层，每个薄层在沉积过程中相互交联。然而，在金属填充物 109的垂直接缝111处，交联量将明显小于沉积层之间的交联量。例如， 交联量可以比其他层的交联量少40％至80％。应当注意，可以使用普通技 术人员已知的技术来观察垂直接缝111。
金属填充物109可以使用任何合适的工艺来沉积，例如通过CVD、 ALD、PECVD或PEALD，但也可以使用其他工艺。例如，如果使用ALD 来沉积钨，则可以使用WF6作为前体气体并使用B2H6或SiH4(与H2)作 为反应气体来沉积金属填充物109，以提供产生钨沉积的反应，并将BF3或SiHF6和HF作为副产物。该工艺可以通过向沉积位点提供前体气体和 反应物气体的交替脉冲，并穿插有使用氩气的吹扫脉冲来执行。工艺温度 可以在约275℃至300℃之间，并且工艺压力可以在约5托至30托之 间。沉积的每一层钨都可以与前一层交联，从而产生晶体结构。
在n型区域50N和p型区域50P中形成栅极电介质层100可以同时发 生，使得每个区域中的栅极电介质层100由相同的材料形成，并且栅极电 极102(包括金属栅极105、粘附层107和金属填充物109)的形成可以同 时发生，使得每个区域中的栅极电极由相同的材料形成。在一些实施例 中，每个区域中的栅极电介质层100可以通过不同的工艺形成，使得栅极电介质层100可以是不同的材料和/或具有不同数量的层，和/或每个区域 中的栅极电极可以通过不同的工艺形成，使得栅极电极可以是不同的材料 和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来 掩蔽和暴露适当的区域。
在沉积栅极电介质层100和栅极电极102之后，栅极结构的化学指标 可以包括从金属填充物109到栅极电介质101的堆叠浓度的钨、硼、硅、 氟和氯。
在图14中，在填充第二凹部98之后，可以执行诸如CMP之类的平 坦化工艺，以去除栅极电极(包括金属栅极105、粘附层107和金属填充 物109)的材料和栅极电介质层100的多余部分，这些多余部分位于自对 准掩模89的顶表面之上。栅极电极102的材料和栅极电介质层100的剩余 部分因此形成所得纳米FET的替换栅极结构。栅极电极102和栅极电介质层100可以统称为“栅极结构”。
在图15A和图15B中，栅极结构(包括栅极电介质层100和相应上覆 的栅极电极102)通过选择性蚀刻工艺而被凹陷，使得第三凹部99形成在 栅极结构正上方和CESL 94的相对部分之间。选择性蚀刻工艺可以用于留 下金属填充物109的鳍形部分(鳍电极109f)，该鳍形部分向上突出到第 三凹部99中。鳍电极109f可以用于为到栅极结构和源极/漏极区域的接触 件提供减小的尺寸。鳍电极109f还通过增加用于栅极接触件的接触点来提 供降低的栅极电阻。这产生性能改进，即使栅极尺寸不断减小。
第一栅极电介质101、第二栅极电介质103、金属栅极105、粘附层 107和金属填充物109的材料可以各自对不同的蚀刻剂具有不同的蚀刻选 择性。第三凹部99可以通过将合适的蚀刻剂施加到替换栅极结构来形 成。蚀刻剂可以使用湿法或干法蚀刻工艺来施加并且可以以任何顺序施 加。在一些实施例中，可以同时使用多种蚀刻剂。可以调整工艺变量以实 现就蚀刻深度和蚀刻选择性而言的期望结果。尽管第二栅极电介质103、 金属栅极105和粘附层107中的每一个被示出为在第三凹部99中被蚀刻到 相同的深度，但是应该理解，它们可以各自具有不同的蚀刻深度。在一些 实施例中，对第一栅极电介质101、第二栅极电介质103、金属栅极105、 粘附层107和金属填充物109中的每一个的蚀刻可以在1秒至300秒之间 的持续时间内、以及在约50℃至约120℃之间的工艺温度下执行。可以 使用RF功率辅助蚀刻技术在多个蚀刻和可选的清洁循环中进行蚀刻，以 激发合适的蚀刻剂。
例如，第一栅极电介质101可以通过含HF的蚀刻剂来蚀刻，第二栅 极电介质层103可以通过诸如BCl3和CH4之类的含Cl蚀刻剂来蚀刻，并 且金属栅极105和粘附层107可以通过Cl2、BCl3、O2、CF4或N2蚀刻剂 来蚀刻。应当理解，这些仅仅是示例，并且可以基于每一层的材料成分而 改变。在一些实施例中，金属填充物109可以通过包括N2、NF3、O2、 BCl3以及Cl2、或Cl2和O2的蚀刻剂来蚀刻。可以在单独的工艺中蚀刻金 属填充物109以形成鳍电极109f。在其他实施例中，不需要单独的蚀刻工 艺来蚀刻鳍电极109f。在这样的实施例中，从蚀刻第一栅极电介质101、 第二栅极电介质103、金属栅极105和粘附层107的每个蚀刻工艺中的一 个或多个中可能发生的一些轻微蚀刻可能使得以较低的有效蚀刻速率针对 金属填充物109发生一些凹陷和蚀刻，从而形成鳍电极109f。在任一情况 下，鳍电极109f的形状被图示为顶部为圆形，但也可以是矩形、梯形、椭 圆形或菱形，这取决于蚀刻条件和蚀刻顺序。如图15A中圆形标注所示， 鳍电极109f的顶部可以具有以垂直接缝111为中心的凹陷109d，从而在 截面图中形成m形。针对任何上述形状以及针对下面关于图15B讨论的变 体，也可以观察到类似的凹陷109d。
在图15A中，第一栅极电介质101被图示为在蚀刻工艺完成之后垂直 延伸得比鳍电极109f更远。第一栅极电介质101在鳍电极109f的垂直范 围上方延伸距离d1。在图15B中，第一栅极电介质101被图示为关于鳍电 极109f垂直延伸距离d2。距离d1和d2可以各自在约0nm至约20nm之 间。换句话说，第一栅极电介质101的高度可以相对于鳍电极109f的高度 在以下范围内变化：比鳍电极109f的高度低距离d2一直到比鳍电极109f 的高度高距离d1。鳍电极109f从粘附层107和/或金属栅极105突出的高 度h1(即没有粘附层107和/或金属栅极105)可以在约0nm至8nm之 间。当第一栅极电介质101高于鳍电极109f时，如图15A所示，减少了 无意地将随后形成的源极/漏极接触件与随后形成的栅极接触件短路的机 会，然而，间隙填充窗口也减少(例如，用于沉积随后形成的栅极接触 件)。相反，当第一栅极电介质101低于鳍电极109f时，间隙填充窗口增 加，但增加了无意地将源极/漏极短路到栅极的机会。因此，可以调整这些 参数以适应器件的设计公差。
在图16中，栅极掩模114包括一层或多层电介质材料，例如氮化 硅、氮氧化硅等，该栅极掩模114被填充在第三凹部99中。可以使用与 用于形成自对准掩模89的材料和工艺类似的材料和工艺来形成栅极掩模 114。
在图17中，使用平坦化工艺来去除栅极掩模114的电介质材料的在 自对准掩模89之上延伸的多余部分。随后形成的栅极接触件(例如，栅 极接触件124，在下文关于图20A-图20D讨论)穿过栅极掩模114以接触 经凹陷的栅极电介质层100和栅极电极102的顶表面。
在图11至图17所示的过程已经执行之后，图18A-图18C、图19A- 图19D和图20A-图20C返回到先前的视图(例如，图10A-图10B所 示)。在图18A-图18C、图19A-图19D和图20A-图20C中，第一栅极电 介质101被示为不同的层，但是第二栅极电介质103、金属栅极105、粘附层107和鳍电极109f被组合为单栅极结构113。图18A-图18C以各种 横截面示出了图17的结构的加宽视图。
在图19A-图19D中，第二ILD 115沉积在自对准掩模89之上和栅极 掩模114之上。在一些实施例中，第二ILD 115是通过FCVD形成的可流 动膜。在一些实施例中，第二ILD115由诸如PSG、BSG、BPSG或USG 等之类的电介质材料来形成，并且可以通过诸如CVD或PECVD等之类的 任何适当的方法来沉积。
在图19A-图19D中，第二ILD 115、自对准掩模89、第一ILD 96、CESL 94和栅极掩模114被蚀刻以形成第四凹部118，该第四凹部118暴 露外延源极/漏极区域92、和/或栅极结构113的鳍电极109f的表面。可以 通过使用诸如RIE或NBE等之类的各向异性蚀刻工艺进行蚀刻来形成第 四凹部118。在一些实施例中，第四凹部118可以使用第一蚀刻工艺蚀刻 穿过第二ILD 115；可以使用第二蚀刻工艺蚀刻穿过自对准掩模89；可以 使用第三蚀刻工艺蚀刻穿过第一ILD 96；可以使用第四蚀刻工艺蚀刻穿过 栅极掩模114；并且然后可以使用第五蚀刻工艺蚀刻穿过CESL 94。在一 些实施例中，第四蚀刻工艺可以与第二蚀刻工艺或第三蚀刻工艺同时执 行，这取决于用于相应的经蚀刻材料的材料。可以在第二ILD 115之上形 成和图案化诸如光致抗蚀剂之类的掩模，以相对于第一蚀刻工艺和第二蚀 刻工艺掩蔽第二ILD 115的一些部分。在一些实施例中，蚀刻工艺可能会 过度蚀刻，因此，第四凹部118可以延伸到外延源极/漏极区域92和/或栅 极结构113中，并且第四凹部118的底部可以与外延源极/漏极区域92和/ 或栅极结构113齐平(例如，处于相同的水平，或距离衬底的距离相 同)，或低于(例如，更靠近衬底)外延源极/漏极区域92和/或栅极结构 113。尽管图19B和图19C在不同的横截面中将第四凹部118示为暴露外 延源极/漏极区域92和栅极结构113，但是在各种实施例中，横截面可以 包括同一横截面中的两组第四凹部118。
在形成第四凹部118之后，在外延源极/漏极区域92之上形成硅化物 区域110。在一些实施例中，通过以下方式来形成硅化物区域110：首先 在外延源极/漏极区域92的暴露部分之上沉积能够与下面的外延源极/漏极 区域92的半导体材料(例如，硅、硅锗、锗)反应的金属(未示出) (例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金 属或其合金)以形成硅化物或锗化物区域，然后执行热退火工艺以形成硅 化物区域110。然后例如通过蚀刻工艺来去除所沉积的金属的未反应部 分。虽然硅化物区域110被称为硅化物区域，但是硅化物区域110也可以 是锗化物区域、或硅锗化物区域(例如，包括硅化物和锗化物的区域)。 在实施例中，硅化物区域110包括TiSi，并且具有在约2nm至约10nm之 间的范围内的厚度。
接下来，在图20A-图20D中，在第四凹部118中形成接触件122和 124(也可以称为接触插塞)。接触件122和124可以各自包括一个或多 个层，例如阻挡层、扩散层和填充材料。例如，在一些实施例中，接触件 122和124各自包括阻挡层和导电材料，并且电耦合到下面的导电特征 (例如，在所示实施例中的栅极结构113和/或硅化物区域110)。接触件 124电耦合到栅极结构113并且环绕在鳍电极109f之上并且可以被称为栅 极接触件，并且接触件122电耦合到硅化物区域110并且可以被称为源极/ 漏极接触件。阻挡层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以 是铜、铜合金、银、金、钨、钴、铝、或镍等。可以执行诸如CMP之类 的平坦化工艺以从第二ILD 115的表面去除多余的材料。
图21A-图21D示出了根据一些替代实施例的器件的截面图。图21A 示出了图1中所示的参考截面A-A’。图21B示出了图1中所示的参考截面 B-B’。图21C示出了平行于并且还穿过图1中所示的参考截面B-B’的鳍的 截面。图21D示出了图1中所示的参考截面C-C’。在图21A-图21D中， 相同的附图标记表示通过与图20A-图20D的结构相同的工艺形成的相同元件。然而，在图21A-图21D中，n型区域50N和p型区域50P中的沟道 区域包括相同的材料。例如，包括硅的第二纳米结构54为p型区域50P 中的p型纳米FET和n型区域50N中的n型纳米FET提供沟道区域。图 21A-图21D的结构可以例如通过以下方式来形成：同时从p型区域50P和 n型区域50N两者中去除第一纳米结构52；在p型区域50P中的第二纳米 结构54周围沉积栅极电介质层100和栅极电极113P(例如，适用于p型 纳米FET的栅极电极)；以及在n型区域50N中的第二纳米结构54周围 沉积栅极电介质层100和栅极电极113N(例如，适用于n型纳米FET的 栅极电极)。在这样的实施例中，如上所述，外延源极/漏极区域92的材 料在n型区域50N中与p型区域50P中相比可以是不同的。
图22A-图22D示出了根据使用FinFET而不是纳米FET的一些替代实 施例的器件的截面图。图22A示出了与图1中所示的参考截面A-A’相似 的截面(不同之处在于该截面穿过FinFET)。图22B示出了与图1中所 示的参考截面B-B’相似的截面(不同之处在于该截面穿过FinFET)。图22C示出了与图22B的截面平行的截面，图22C的截面也穿过鳍。图22D 示出了与图1中所示的参考截面C-C’相似的截面(不同之处在于该截面穿 过FinFET)。在图22A-图22D中，相同的附图标记表示通过与图20A-图 20D的结构相同的工艺形成的相同元件。不同于具有多层堆叠64(参见图 2A)，鳍66由单一半导体材料形成。沟道区域66’是鳍66的被栅极电介 质层100和栅极结构113覆盖的区域。所示的结构针对p型区域50P和n 型区域50N两者是相同的，然而，栅极结构113和源极/漏极区域92的材 料可以根据器件形成的区域而不同，如上所述。
实施例可以实现多个优点。例如，栅极电极鳍提供了与上覆的栅极接 触件的接触表面积的增加。进而，增加的接触表面积提供了降低的栅极电 阻和更高效的器件。此外，可以通过控制低k栅极电介质层的高度来控制 间隙填充窗口，从而在栅极尺寸不断减小时提供设计选择的灵活性。实施 例可以用于纳米FET和FinFET器件两者，有利地提供了晶体管设计的灵 活性。
一个实施例是一种方法，包括在衬底之上形成鳍。该方法还包括在鳍 之上形成虚设栅极结构。该方法还包括在虚设栅极结构的任一侧形成源极/ 漏极区域。该方法还包括在源极/漏极区域之上沉积第一层间电介质 (ILD)。该方法还包括使第一ILD凹陷并在第一ILD之上形成自对准掩 模。该方法还包括执行栅极替换循环以用替换金属栅极来替换虚设栅极结 构，该栅极替换循环包括：去除虚设栅极结构以形成第一凹部。该方法还 包括在第一凹部中沉积栅极电介质，在栅极电介质之上形成金属栅极，在 金属栅极之上沉积金属填充物，以及回蚀栅极电介质、金属栅极和金属填 充物，以从金属填充物形成电极鳍。该方法还包括形成与电极鳍的侧壁接 触的栅极接触件。
在一个实施例中，鳍包括在虚设栅极结构下方交替的第一纳米结构和 第二纳米结构，栅极替换循环还包括：通过去除虚设栅极结构下方的第一 纳米结构来延伸第一凹部。在一个实施例中，栅极替换循环还包括在沉积 金属填充物之前，在金属栅极之上沉积粘附层。在一个实施例中，电极鳍 具有沿着电极鳍延伸的垂直接缝。在一个实施例中，电极鳍具有在电极鳍 的上表面中的凹陷，该凹陷对应于垂直接缝。在一个实施例中，该方法还包括：用栅极掩模填充电极鳍之上的区域；在栅极掩模之上沉积第二 ILD；在第二ILD中并穿过栅极掩模形成第二凹部，第二凹部暴露电极 鳍；以及在第二凹部中形成栅极接触件。在一个实施例中，在形成电极鳍 之后，栅极电介质的垂直范围大于电极鳍，并且金属栅极的垂直范围小于 电极鳍。在一个实施例中，栅极电介质包括第一层的低k电介质材料和第二层的高k电介质材料，其中，回蚀栅极电介质将第一层与第二层分开进 行蚀刻，第二层相比于第一层被蚀刻得更深。在一个实施例中，高k电介 质材料包括氧化铪。
另一实施例是一种方法，包括图案化半导体衬底以形成半导体鳍。该 方法还包括在半导体鳍之上形成虚设栅极结构。该方法还包括凹陷位于虚 设栅极结构的第一侧的半导体鳍以形成第一凹部。该方法还包括在第一凹 部中沉积源极/漏极区域。该方法还包括在源极/漏极区域之上沉积第一层 间电介质(ILD)。该方法还包括去除虚设栅极结构以在第一ILD中形成 第二凹部，第二凹部暴露半导体鳍的沟道区域。该方法还包括在第二凹部中、在沟道区域之上沉积栅极电介质。该方法还包括在第二凹部中、在栅 极电介质之上沉积功函数层。该方法还包括在功函数层之上沉积金属填充 物。该方法还包括回蚀栅极电介质和功函数层以在第一ILD中形成第三凹 部，金属填充物的一部分保留在第三凹部中作为鳍电极。该方法还包括在 第三凹部中形成自对准接触件，该自对准接触件与鳍电极的垂直部分相交 界。
在一个实施例中，半导体鳍包括第一纳米结构和第二纳米结构的交替 层，并且该方法还包括：在第一纳米结构的暴露端处在第一凹部中形成第 一内部间隔件；以及通过去除第一纳米结构的层来延伸第二凹部，沟道区 域包括由第一内部间隔件分开的第二纳米结构的层。在一个实施例中，栅 极电介质包括第一栅极电介质和第二栅极电介质，其中，第一栅极电介质 包括低k电介质材料并且第二栅极电介质包括高k电介质材料。在一个实 施例中，该方法还包括：使得第一ILD凹陷；以及在第一ILD之上形成第 二掩模层，该第二掩模层的上表面与虚设栅极结构的上表面对齐。在一个 实施例中，形成自对准接触件包括：在第二掩模层和鳍电极之上沉积第二 ILD；穿过第二ILD形成开口，其中，形成开口包括使用第二掩模层作为 蚀刻掩模，该开口暴露鳍电极；以及在开口中并且鳍电极上沉积自对准接触件。
另一实施例是一种结构，包括：第一纳米结构和设置在第一纳米结构 之上的第二纳米结构，第二纳米结构与第一纳米结构通过在第一纳米结构 的一端处的第一内部间隔件和在第一纳米结构的相对端处的第二内部间隔 件而间隔开。该结构还包括：第一源极/漏极区域，邻近第一内部间隔件设 置，第一源极/漏极区域与第一纳米结构和第二纳米结构接触。该结构还包 括：栅极结构，与第一源极/漏极区域相对地邻近第一内部间隔件设置，栅 极结构环绕第一纳米结构和第二纳米结构，栅极结构垂直延伸得高于源极/ 漏极区域，栅极结构包括第一电介质层、金属栅极和栅极填充物，栅极填 充物具有从金属栅极突出的鳍部分。该结构还包括：设置在鳍部分的任一 侧的栅极接触件，栅极接触件的一部分插入在鳍部分和第一电介质层之 间。
在一个实施例中，该结构还包括：插入在第一电介质层和金属栅极之 间的第二电介质层，第二电介质层具有与第一电介质层相反的k值。在一 个实施例中，第一电介质层包括低k电介质材料，其中，第二电介质层包 括高k电介质材料，例如铪、铝、锆、镧、锰、钡、钛、铅、或前述项的 组合的金属氧化物或硅酸盐。在一个实施例中，第一电介质层具有大于鳍部分的垂直范围。在一个实施例中，栅极接触件具有相对于鳍部分的侧壁 界面，侧壁界面具有在0nm至8nm之间的垂直长度。在一个实施例中， 鳍部分包括沿着鳍部分的中心线的垂直接缝。
上文概述了若干实施例的特征，以使本领域技术人员可以更好地理解 本公开的各个方面。本领域的技术人员应该领会的是，他们可以容易地使 用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与本文引 入的实施例相同的目的和/或达到与本文引入的实施例相同的优点。本领域 技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并 且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和 变更。
示例1.一种制造半导体结构的方法，包括：在衬底之上形成鳍；在所 述鳍之上形成虚设栅极结构；在所述虚设栅极结构的任一侧形成源极/漏极 区域；在所述源极/漏极区域之上沉积第一层间电介质ILD；使所述第一 ILD凹陷并在所述第一ILD之上形成自对准掩模；执行栅极替换循环以用 替换金属栅极来替换所述虚设栅极结构，所述栅极替换循环包括：去除所 述虚设栅极结构以形成第一凹部；在所述第一凹部中沉积栅极电介质，在 所述栅极电介质之上形成金属栅极，在所述金属栅极之上沉积金属填充 物，以及回蚀所述栅极电介质、所述金属栅极和所述金属填充物，以从所 述金属填充物形成电极鳍；以及形成与所述电极鳍的侧壁接触的栅极接触 件。
示例2.根据示例1所述的方法，其中，所述鳍包括在所述虚设栅极结 构下方交替的第一纳米结构和第二纳米结构，所述栅极替换循环还包括： 通过去除所述虚设栅极结构下方的所述第一纳米结构来延伸所述第一凹 部。
示例3.根据示例1所述的方法，其中，所述栅极替换循环还包括在沉 积所述金属填充物之前，在所述金属栅极之上沉积粘附层。
示例4.根据示例1所述的方法，其中，所述电极鳍具有沿着所述电极 鳍延伸的接缝。
示例5.根据示例4所述的方法，其中，所述电极鳍具有在所述电极鳍 的上表面中的凹陷，所述凹陷对应于所述接缝。
示例6.根据示例1所述的方法，还包括：用栅极掩模填充所述电极鳍 之上的区域；在所述栅极掩模之上沉积第二ILD；在所述第二ILD中并穿 过所述栅极掩模形成第二凹部，所述第二凹部暴露所述电极鳍；以及在所 述第二凹部中形成所述栅极接触件。
示例7.根据示例1所述的方法，其中，在形成所述电极鳍之后，所述 栅极电介质的垂直范围大于所述电极鳍，并且所述金属栅极的垂直范围小 于所述电极鳍。
示例8.根据示例1所述的方法，其中，所述栅极电介质包括第一层的 低k电介质材料和第二层的高k电介质材料，其中，回蚀所述栅极电介质 将所述第一层与所述第二层分开进行蚀刻，所述第二层相比于所述第一层 被蚀刻得更深。
示例9.根据示例8所述的方法，其中，所述高k电介质材料包括氧化 铪。
示例10.一种制造半导体结构的方法，包括：图案化半导体衬底以形 成半导体鳍；在所述半导体鳍之上形成虚设栅极结构；凹陷位于所述虚设 栅极结构的第一侧的所述半导体鳍以形成第一凹部；在所述第一凹部中沉 积源极/漏极区域；在所述源极/漏极区域之上沉积第一层间电介质ILD； 去除所述虚设栅极结构以在所述第一ILD中形成第二凹部，所述第二凹部 暴露所述半导体鳍的沟道区域；在所述第二凹部中、在所述沟道区域之上 沉积栅极电介质；在所述第二凹部中、在所述栅极电介质之上沉积功函数 层；在所述功函数层之上沉积金属填充物；回蚀所述栅极电介质和所述功 函数层以在所述第一ILD中形成第三凹部，所述金属填充物的一部分保留 在所述第三凹部中作为鳍电极；以及在所述第三凹部中形成自对准接触 件，所述自对准接触件与所述鳍电极的垂直部分相交界。
示例11.根据示例10所述的方法，其中，所述半导体鳍包括第一纳米 结构和第二纳米结构的交替层，所述方法还包括：在所述第一纳米结构的 暴露端处在所述第一凹部中形成第一内部间隔件；以及通过去除所述第一 纳米结构的层来延伸所述第二凹部，所述沟道区域包括由所述第一内部间 隔件分开的所述第二纳米结构的层。
示例12.根据示例10所述的方法，其中，所述栅极电介质包括第一栅 极电介质和第二栅极电介质，其中，所述第一栅极电介质包括低k电介质 材料并且所述第二栅极电介质包括高k电介质材料。
示例13.根据示例10所述的方法，还包括：使得所述第一ILD凹陷； 以及在所述第一ILD之上形成第二掩模层，所述第二掩模层的上表面与所 述虚设栅极结构的上表面对齐。
示例14.根据示例13所述的方法，其中，形成所述自对准接触件包 括：在所述第二掩模层和所述鳍电极之上沉积第二ILD；穿过所述第二ILD形成开口，其中，形成所述开口包括使用所述第二掩模层作为蚀刻掩 模，所述开口暴露所述鳍电极；以及在所述开口中并且所述鳍电极上沉积 所述自对准接触件。
示例15.一种半导体结构，包括：第一纳米结构；第二纳米结构，设 置在所述第一纳米结构之上，所述第二纳米结构与所述第一纳米结构通过 在所述第一纳米结构的一端处的第一内部间隔件和在所述第一纳米结构的 相对端处的第二内部间隔件而间隔开；第一源极/漏极区域，邻近所述第一 内部间隔件设置，所述第一源极/漏极区域与所述第一纳米结构和所述第二 纳米结构接触；栅极结构，与所述第一源极/漏极区域相对地邻近所述第一 内部间隔件设置，所述栅极结构环绕所述第一纳米结构和所述第二纳米结 构，所述栅极结构垂直延伸得高于所述源极/漏极区域，所述栅极结构包括 第一电介质层、金属栅极和栅极填充物，所述栅极填充物具有从所述金属 栅极突出的鳍部分；以及栅极接触件，设置在所述鳍部分的任一侧，所述 栅极接触件的一部分插入在所述鳍部分和所述第一电介质层之间。
示例16.根据示例15所述的结构，还包括：插入在所述第一电介质层 和所述金属栅极之间的第二电介质层，所述第二电介质层具有与所述第一 电介质层相反的k值。
示例17.根据示例16所述的结构，其中，所述第一电介质层包括低k 电介质材料，其中，所述第二电介质层包括高k电介质材料，所述第二电 介质层包括铪、铝、锆、镧、锰、钡、钛、铅、或前述项的组合的金属氧 化物或硅酸盐。
示例18.根据示例15所述的结构，其中，所述第一电介质层具有大于 所述鳍部分的垂直范围。
示例19.根据示例15所述的结构，其中，所述栅极接触件具有相对于 所述鳍部分的侧壁界面，所述侧壁界面具有在0nm至8nm之间的垂直长 度。
示例20.根据示例15所述的结构，其中，所述鳍部分包括沿着所述鳍 部分的中心线的垂直接缝。

Claims (10)

1.一种制造半导体结构的方法，包括：
在衬底之上形成鳍；
在所述鳍之上形成虚设栅极结构；
在所述虚设栅极结构的任一侧形成源极/漏极区域；
在所述源极/漏极区域之上沉积第一层间电介质ILD；
使所述第一ILD凹陷并在所述第一ILD之上形成自对准掩模；
执行栅极替换循环以用替换金属栅极来替换所述虚设栅极结构，所述栅极替换循环包括：
去除所述虚设栅极结构以形成第一凹部；
在所述第一凹部中沉积栅极电介质，
在所述栅极电介质之上形成金属栅极，
在所述金属栅极之上沉积金属填充物，以及
回蚀所述栅极电介质、所述金属栅极和所述金属填充物，以从所述金属填充物形成电极鳍；以及
形成与所述电极鳍的侧壁接触的栅极接触件。
2.根据权利要求1所述的方法，其中，所述鳍包括在所述虚设栅极结构下方交替的第一纳米结构和第二纳米结构，所述栅极替换循环还包括：
通过去除所述虚设栅极结构下方的所述第一纳米结构来延伸所述第一凹部。
3.根据权利要求1所述的方法，其中，所述栅极替换循环还包括在沉积所述金属填充物之前，在所述金属栅极之上沉积粘附层。
4.根据权利要求1所述的方法，其中，所述电极鳍具有沿着所述电极鳍延伸的接缝。
5.根据权利要求4所述的方法，其中，所述电极鳍具有在所述电极鳍的上表面中的凹陷，所述凹陷对应于所述接缝。
6.根据权利要求1所述的方法，还包括：
用栅极掩模填充所述电极鳍之上的区域；
在所述栅极掩模之上沉积第二ILD；
在所述第二ILD中并穿过所述栅极掩模形成第二凹部，所述第二凹部暴露所述电极鳍；以及
在所述第二凹部中形成所述栅极接触件。
7.根据权利要求1所述的方法，其中，在形成所述电极鳍之后，所述栅极电介质的垂直范围大于所述电极鳍，并且所述金属栅极的垂直范围小于所述电极鳍。
8.根据权利要求1所述的方法，其中，所述栅极电介质包括第一层的低k电介质材料和第二层的高k电介质材料，其中，回蚀所述栅极电介质将所述第一层与所述第二层分开进行蚀刻，所述第二层相比于所述第一层被蚀刻得更深。
9.一种制造半导体结构的方法，包括：
图案化半导体衬底以形成半导体鳍；
在所述半导体鳍之上形成虚设栅极结构；
凹陷位于所述虚设栅极结构的第一侧的所述半导体鳍以形成第一凹部；
在所述第一凹部中沉积源极/漏极区域；
在所述源极/漏极区域之上沉积第一层间电介质ILD；
去除所述虚设栅极结构以在所述第一ILD中形成第二凹部，所述第二凹部暴露所述半导体鳍的沟道区域；
在所述第二凹部中、在所述沟道区域之上沉积栅极电介质；
在所述第二凹部中、在所述栅极电介质之上沉积功函数层；
在所述功函数层之上沉积金属填充物；
回蚀所述栅极电介质和所述功函数层以在所述第一ILD中形成第三凹部，所述金属填充物的一部分保留在所述第三凹部中作为鳍电极；以及
在所述第三凹部中形成自对准接触件，所述自对准接触件与所述鳍电极的垂直部分相交界。
10.一种半导体结构，包括：
第一纳米结构；
第二纳米结构，设置在所述第一纳米结构之上，所述第二纳米结构与所述第一纳米结构通过在所述第一纳米结构的一端处的第一内部间隔件和在所述第一纳米结构的相对端处的第二内部间隔件而间隔开；
第一源极/漏极区域，邻近所述第一内部间隔件设置，所述第一源极/漏极区域与所述第一纳米结构和所述第二纳米结构接触；
栅极结构，与所述第一源极/漏极区域相对地邻近所述第一内部间隔件设置，所述栅极结构环绕所述第一纳米结构和所述第二纳米结构，所述栅极结构垂直延伸得高于所述源极/漏极区域，所述栅极结构包括第一电介质层、金属栅极和栅极填充物，所述栅极填充物具有从所述金属栅极突出的鳍部分；以及
栅极接触件，设置在所述鳍部分的任一侧，所述栅极接触件的一部分插入在所述鳍部分和所述第一电介质层之间。
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