KR102494305B1 - 나노-fet에 대한 이온 주입 - Google Patents

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춘-펭 니에
후이쳉 창
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Abstract

나노-FET 트랜지스터는 나노-FET 트랜지스터의 하나 이상의 나노시트에 대한 채널 영역의 양단에 도핑된 채널 접합을 포함한다. 채널 접합은 소스/드레인 영역에 대하여 리세스가 만들어질 때에 수행되는 반복 리세싱 및 주입 프로세스에 의해 형성된다. 주입되는 도핑된 채널 접합은 도핑된 채널 접합의 원하는 측방향 스트래글링(lateral straggling)을 달성하도록 제어될 수 있다.

Description

나노-FET에 대한 이온 주입 {ION IMPLANTATION FOR NANO-FET}
우선권 주장 및 상호참조
본 출원은 2020년 7월 31일 출원된 미국 가특허 출원 번호 제63/059,218호의 우선권을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용해 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다. 그러나, 최소 피처 크기가 감소됨에 따라, 대처해야 할 추가의 문제점들이 발생한다.
나노-FET 트랜지스터는 나노-FET 트랜지스터의 하나 이상의 나노시트에 대한 채널 영역의 양단에 도핑된 채널 접합을 포함한다. 채널 접합은 소스/드레인 영역에 대하여 리세스가 만들어질 때에 수행되는 반복 리세싱 및 주입 프로세스에 의해 형성된다. 주입되는 도핑된 채널 접합은 도핑된 채널 접합의 원하는 측방향 스트래글링(lateral straggling)을 달성하도록 제어될 수 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서 나노구조 전계 효과 트랜지스터(나노-FET 또는 나노시트 FET)의 예를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g, 도 15h, 도 15i, 도 15j, 도 15k, 도 15l, 도 15m, 도 15n, 도 15o, 도 15p, 도 15q, 도 15r, 도 15s, 도 15t, 도 15u, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 24c, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b 및 도 26c는 일부 실시예에 따라 나노-FET를 제조하는데 있어서 중간 단계의 단면도들이다.
도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g, 도 15h, 도 15i, 도 15j, 도 15k, 도 15l, 도 15m, 도 15n, 도 15o, 도 15p, 도 15q, 도 15r, 도 15s, 도 15t 및 도 15u는 다양한 실시예에 따라 주입 영역의 다양한 배열들을 더 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
실시예는 나노-FET의 채널 영역이 주입 이온에 의해 신뢰성있게 도핑될 수 있는 프로세스를 유리하게 제공한다. 도핑 프로세스는 적층된 채널 영역의 양단에서의 측방향 채널 접합을 제공하며, 그에 의해 채널 저항을 감소시킨다. 실시예 프로세스는 나노-FET의 각각의 나노 구조물에 대한 채널 접합 폭을 맞춤화할 수 있다. 소스/드레인 영역의 후속 형성을 위해 리세스가 만들어질 때, 트랜지스터 게이트 아래의 나노시트 채널의 단부에 도펀트 이온을 선택적으로 주입하도록 복수의 리세스 및 각진(angled) 주입 프로세스가 사용된다. 복수의 리세스 및 주입 프로세스를 사용하는 것은 채널 접합의 측방향 주입 깊이 또는 측방향 스트래글링(straggling)을 제어할 수 있는 능력을 제공한다.
도 1은 일부 실시예에 따라 3차원 도면에서의 나노-FET(예컨대, 나노와이어 FET, 나노시트 FET 등)의 예를 예시한다. 나노-FET는 기판(50)(예컨대, 반도체 기판) 상의 핀(66) 위에 나노구조물(55)(예컨대, 나노시트, 나노와이어 등)을 포함하며, 나노구조물(55)은 나노-FET에 대한 채널 영역으로서 작용한다. 나노구조물(55)은 p-타입 나노구조물, n-타입 나노구조물, 또는 이들의 조합을 포함할 수 있다. 아이솔레이션(isolation) 영역(68)은, 이웃하는 아이솔레이션 영역(68) 사이 위에 그리고 그로부터 돌출할 수 있는 인접한 핀(66) 사이에 배치된다. 아이솔레이션 영역(68)은 기판(50)과는 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때, 용어 “기판”은 반도체 기판만을 또는 반도체 기판과 아이솔레이션 영역의 조합을 지칭할 수 있다. 또한, 핀(66)의 하부 부분이 기판(50)과 연속적인 단일 재료인 것으로 예시되어 있지만, 핀(66)의 하부 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(66)은 이웃하는 아이솔레이션 영역(68) 사이에 연장되는 부분을 지칭한다.
게이트 유전체 층(100)은 핀(66)의 상부 표면 위에 그리고 나노구조물(55)의 상부 표면, 측벽 및 하부 표면을 따라 있다. 게이트 전극(102)은 게이트 유전체 층(100) 위에 있다. 에피텍셜 소스/드레인 영역(92)은 게이트 유전체 층(100) 및 게이트 전극(102)의 대향 측에 있는 핀(66) 상에 배치된다.
도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A'는 게이트 전극(98)의 길이방향 축을 따라 있으며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(92) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B'는 단면 A-A'에 수직이고, 나노-FET의 핀(66)의 길이방향 축에 평행하며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C'는 단면 A-A'에 평행하며 나노-FET의 에피텍셜 소스/드레인 영역을 통해 연장된다. 후속 도면들은 명확하게 하기 위해 이 기준 단면들을 참조한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 나노-FET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 핀 전계 효과 트랜지스터(FinFET)에서 사용되는 양상을 고려한다.
도 2 내지 도 26c는 일부 실시예에 따른 나노-FET의 제조에 있어서의 중간 단계의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a 및 도 26a는 도 1에 예시된 기준 단면 A-A'를 예시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15a, 도 15b, 도 15c, 도 15d, 도 15e, 도 15f, 도 15g, 도 15h, 도 15i, 도 15j, 도 15k, 도 15l, 도 15m, 도 15n, 도 15o, 도 15p, 도 15q, 도 15r, 도 15s, 도 15t, 도 15u, 도 16b, 도 17b, 도 17c, 도 18b, 도 18d, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b 및 도 26b는 도 1에 예시된 기준 단면 B-B'를 예시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 16a, 도 17a, 도 18a, 도 18c, 도 19c, 도 24c, 도 25c 및 도 26c는 도 1에 예시된 기준 단면 C-C'를 예시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터, 예컨대 n-타입 나노-FET와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 PMOS 트랜지스터, 예컨대 p-타입 나노-FET와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)으로부터 물리적으로 분리될 수 있으며(디바이더(20)에 의해 예시된 바와 같이), 임의의 수의 디바이스 특징부(예컨대, 다른 활성 디바이스, 도핑된 영역, 아이솔레이션 구조물 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 하나의 n-타입 영역(50N) 및 하나의 p-타입 영역(50P)이 예시되어 있지만, 임의의 수의 n-타입 영역(50N) 및 p-타입 영역(50P)이 제공될 수 있다.
또한 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체 층(51A-C)(집합적으로 제1 반도체 층(51)으로 총칭됨) 및 제2 반도체 층(53A-C)(집합적으로 제2 반도체 층(53)으로 총칭됨)의 교대하는(alternating) 층들을 포함한다. 설명을 위한 목적으로 아래에 보다 상세하게 설명된 바와 같이, 제2 반도체 층(53)은 제거될 것이고 제1 반도체 층(51)은 p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 것이다. 또한, 제1 반도체 층(51)은 제거될 것이고 제2 반도체 층(53)은 n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 것이다. 그러나, 일부 실시예에서, 제1 반도체 층(51)이 제거될 수 있으며 제2 반도체 층(53)이 n-타입 영역(50N)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있고, 제2 반도체 층(53)이 제거될 수 있으며 제1 반도체 층(51)이 p-타입 영역(50P)에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 또 다른 실시예에서, 제1 반도체 층(51)이 제거될 수 있고 제2 반도체 층(53)이 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 다른 실시예에서, 제2 반도체 층(53)이 제거될 수 있고 제1 반도체 층(51)이 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다.
설명을 위한 목적으로 다층 스택(64)은 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3개 층을 포함하는 것으로 예시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 층 각각은 화학적 기상 증착(CVD; chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 기상 에피텍시(VPE; vapor phase epitaxy), 분자 빔 에피텍시(MBE; molecular beam epitaxy) 등과 같은 프로세스를 사용하여 에피텍셜 성장될 수 있다. 다양한 실시예에서, 제1 반도체 층(51)은 실리콘 게르마늄, 순수 게르마늄 등과 같은 p-타입 나노-FET에 적합한 제1 반도체 재료로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 탄소, 실리콘 인 등과 같은 n-타입 나노-FET에 적합한 제2 반도체 재료로 형성될 수 있다. 일부 실시예에서, 동일 재료가 n-타입 나노-FET 및 p-타입 나노-FET 둘 다에 사용될 수 있다. 다층 스택(64)은 설명을 위한 목적으로 p-타입 나노-FET에 적합한 최하부 반도체 층을 갖는 것으로 예시된다. 일부 실시예에서, 다층 스택(64)은 최하부 층이 n-타입 나노-FET에 적합한 반도체 층이도록 형성될 수 있다.
제1 반도체 재료 및 제2 반도체 재료는 서로에 대해 높은 에칭 선택도를 갖는 재료일 수 있다. 그리하여, 제1 반도체 재료의 제1 반도체 층(51)은 n-타입 영역(50N)에서 제2 반도체 재료의 제2 반도체 층(53)을 상당히 제거하지 않고서 제거될 수 있으며, 그에 의해 제2 반도체 층(53)이 n-타입 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있게 해준다. 마찬가지로, 제2 반도체 재료의 제2 반도체 층(53)은 p-타입 영역(50P)에서 제1 반도체 재료의 제1 반도체 층(51)을 상당히 제거하지 않고서 제거될 수 있으며, 그에 의해 제1 반도체 층(51)이 p-타입 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있게 해준다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀(66)이 기판(50)에 형성되고 나노구조물(55)이 다층 스택(64)에 형성된다. 일부 실시예에서, 나노구조물(55) 및 핀(66)은 다층 스택(64) 및 기판(50)에서 트렌치를 에칭함으로써 각각 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노구조물(55)을 형성하는 것은, 제1 반도체 층(51)으로부터 제1 나노구조물(52A-C)(집합적으로 나노구조물(52)로 총칭됨)을 더 정의하고 제2 반도체 층(53)으로부터 제2 나노구조물(54A-C)(집합적으로 제2 나노구조물(54)로 총칭됨)을 정의할 수 있다. 제1 나노구조물(52) 및 제2 나노구조물(54)은 집합적으로 나노구조물(55)로 더 총칭될 수 있다.
핀(66) 및 나노구조물(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조물(55)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀(66)을 패터닝하는 데에 사용될 수 있다.
도 3은 설명을 위한 목적으로 실질적으로 동일한 폭을 갖는 것으로서 n-타입 영역(50N) 및 p-타입 영역(50P)에서의 핀(66)을 예시한다. 일부 실시예에서, n-타입 영역(50N)에서의 핀(66)의 폭은 p-타입 영역(50P)에서의 핀(66)보다 더 크거나 더 얇을 수 있다. 또한, 핀(66) 및 나노구조물(55)의 각각은 전반에 걸쳐 일관된 폭을 갖는 것으로서 예시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노구조물(55)은 핀(66) 및/또는 나노구조물(55) 각각의 폭이 기판(50)을 향한 방향으로 연속적으로 증가하도록 경사진(tapered) 측벽을 가질 수 있다. 이러한 실시예에서, 나노구조물(55)의 각각은 상이한 폭을 가질 수 있고 사다리꼴(trapezoidal) 형상일 수 있다.
도 4에서, 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 영역(68)이 핀(66)에 인접하게 형성된다. STI 영역(68)은 기판(50), 핀(66) 및 나노구조물(55) 위에 그리고 인접한 핀(66) 사이에 절연 재료를 퇴적함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(HDP CVD; high-density plasma CVD), 유동가능 CVD(FCVD; flowable CVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 절연 재료는 과도한 절연 재료가 나노구조물(55)을 덮도록 형성된다. 절연 재료가 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀(66) 및 나노구조물(55)의 표면을 따라 형성될 수 있다. 그 후에, 상기에 설명된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 다음, 나노구조물(55) 위의 과도한 절연 재료를 제거하도록 절연 재료에 제거 프로세스가 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP; chemical mechanical polish), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 나노구조물(55) 및 절연 재료의 상부 표면이 평평하도록(level) 나노구조물(55)을 노출시킨다.
그 다음, 절연 재료는 STI 영역(68)을 형성하도록 리세싱된다. 절연 재료는, n-타입 영역(50N) 및 p-타입 영역(50P)에서의 핀(66)의 상부 부분이 이웃하는 STI 영역(68) 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(68)의 상부 표면은 (예시된 바와 같은) 평평한 표면, 볼록 표면, 오목 표면(디싱과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은, 절연 재료의 재료에 선택적인 것과 같은 수락가능한 에칭 프로세스를 사용하여(예컨대, 핀(66) 및 나노구조물(55)의 재료보다 더 빠른 속도로 절연 재료의 재료를 에칭함) 리세싱될 수 있다. 예를 들어, 예컨대 dHF(dilute hydrofluoric) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4에 관련하여 상기에 기재된 프로세스는 핀(66) 및 나노구조물(55)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀(66) 및/또는 나노구조물(55)은 마스크 및 에피텍셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 에피텍셜 구조물이 트렌치에서 에피텍셜 성장될 수 있고, 에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀(66) 및/또는 나노구조물(55)을 형성하도록 유전체 층이 리세싱될 수 있다. 에피텍셜 구조물은 제1 반도체 재료 및 제2 반도체 재료와 같은, 상기에 설명된 교대하는 반도체 재료를 포함할 수 있다. 에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 에피텍셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 제1 반도체 층(51)(및 결과적인 제1 나노구조물(52)) 및 제2 반도체 층(53)(및 결과적인 제2 나노구조물(54))은 단지 설명을 위한 목적으로 p-타입 영역(50P) 및 n-타입 영역(50N)에서 동일한 재료를 포함하는 것으로서 여기에 예시 및 설명된다. 그리하여, 일부 실시예에서, 제1 반도체 층(51) 및 제2 반도체 층(53)의 하나 또는 둘 다는 p-타입 영역(50P) 및 n-타입 영역(50N)에서 상이한 재료일 수 있거나 또는 상이한 순서로 형성될 수 있다.
또한 도 4에서, 적합한 웰(별도로 예시되지 않음)이 핀(66), 나노구조물(55) 및/또는 STI 영역(68)에 형성될 수 있다. 상이한 웰 타입을 갖는 실시예에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역(50N) 및 p-타입 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 불순물 주입이 p-타입 영역(50P)에서 수행되고, 포토레지스트는 n-타입 불순물이 n-타입 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. n-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위 내의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
p-타입 영역(50P)의 주입 다음에 또는 전에, 포토레지스트 또는 다른 마스크(별도로 예시되지 않음)가 p-타입 영역(50P) 및 n-타입 영역(50N)에서 핀(66), 나노구조물(55) 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-타입 불순물 주입이 n-타입 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-타입 불순물이 p-타입 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p-타입 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위 내의 농도로 영역에 주입된 플루오라이드, 인듐 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입 손상을 보수하도록(repair) 그리고 주입되었던 p-타입 및/또는 n-타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 에피텍셜 핀의 성장된 재료가 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
이 주입은, 나중에 p-타입 나노-FET 및 n-타입 나노-FET에 대한 채널 영역이 될 나노구조물(55)의 영역 안으로 불순물을 주입하는 것을 포함할 수 있다. 그러나, 이 주입은 주로 나노구조물(55) 그리고 마찬가지로 후속 형성되는 채널 영역 전반에 걸쳐 균일할 수 있다는 것을 유의하여야 한다. 대조적으로, 여기에 기재된 실시예는 접합에서의 도펀트 농도를 증가시키고 채널 저항을 더 감소시키도록 채널 영역에 접합을 형성하기 위한 방식을 제공한다. 이는 아래에 보다 상세하게 기재될 것이다.
도 5에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조물(55) 상에 형성된다. 더미 유전체 층(70)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(74)이 더미 게이트 층(72) 위에 퇴적될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정질 실리콘(polysilicon), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 층(72)은 아이솔레이션 영역의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수 있다. 마스크 층(74)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)이 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 단지 설명을 위한 목적으로 더미 유전체 층(70)이 핀(66) 및 나노구조물(55)만 덮는 것으로 도시되어 있음을 유의하여야 한다. 일부 실시예에서, 더미 유전체 층(70)은, 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에 연장되게끔 더미 유전체 층(70)이 STI 영역(68)을 덮도록 퇴적될 수 있다.
도 6a 내지 도 26c는 실시예 디바이스의 제조에 있어서 다양한 추가의 단계들을 예시한다. 도 7a, 도 8a, 도 14a, 도 16a, 도 17a, 도 18a, 도 18c, 도 19a, 도 19c, 도 20a, 도 21a, 도 24c, 도 25c 및 도 26c는 n-타입 영역(50N) 또는 p-타입 영역(50P)에서의 특징부를 예시한다. 도 6a 및 도 6b에서, 마스크 층(74)(도 5 참조)은 마스크(78)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음, 마스크(78)의 패턴은 각각 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성하도록 더미 게이트 층(72)에 그리고 더미 유전체 층(70)에 전사될 수 있다. 더미 게이트(76)는 핀(66)의 각자의 채널 영역을 덮는다. 마스크(78)의 패턴은 더미 게이트(76)의 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(76)는 또한, 각자의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 각각 도 6a 및 도 6b에 예시된 구조물 위에 제1 스페이서 층(80) 및 제2 스페이서 층(82)이 형성된다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 그 후에 자가 정렬 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 패터닝될 것이다. 도 7a 및 도 7b에서, 제1 스페이서 층(80)은, STI 영역(68)의 상부 표면; 핀(66), 나노구조물(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서 층(82)은 제1 스페이서 층(80) 위에 퇴적된다. 제1 스페이서 층(80)은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서 층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 제1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 갖는 재료로 형성될 수 있고, CVD, ALD 등에 의해 퇴적될 수 있다.
제1 스페이서 층(80)이 형성된 후에 그리고 제2 스페이서 층(82)을 형성하기 전에, 저농도 도핑된 소스/드레인(LDD; lightly doped source/drain) 영역(별도로 예시되지 않음)을 위한 주입이 수행될 수 있다. 상이한 디바이스 타입이 있는 실시예에서, 도 4에서 상기에 설명된 주입과 마찬가지로, 포토레지스트와 같은 마스크가 p-타입 영역(50P)을 노출시키면서 n-타입 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p-타입) 불순물이 p-타입 영역(50P)에서의 노출된 핀(66) 및 나노구조물(55) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가 n-타입 영역(50N)을 노출시키면서 p-타입 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n-타입)이 n-타입 영역(50N)에서의 노출된 핀(66) 및 나노구조물(55) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n-타입 불순물은 앞서 설명된 임의의 n-타입 불순물일 수 있고, p-타입 불순물은 앞서 설명된 임의의 p-타입 불순물일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 보수하도록 그리고 주입된 불순물을 활성화시키도록 어닐이 수행될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 제1 스페이서(81) 및 제2 스페이서(83)를 형성하도록 에칭된다. 아래에 더 상세하게 설명되는 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는, 후속 프로세싱 동안 핀(66) 및/또는 나노구조물(55)의 측벽을 보호하도록, 그 뿐만 아니라 후속 형성되는 소스 드레인 영역을 자가 정렬시키도록, 작용한다. 제1 스페이서 층(80) 및 제2 스페이서 층(82)은 등방성 에칭 프로세스(예컨대, 습식 에칭 프로세스), 이방성 에칭 프로세스(예컨대, 건식 에칭 프로세스) 등과 같은 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시예에서, 제2 스페이서 층(82)의 재료는 제1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 가지며, 그리하여 제1 스페이서 층(80)은 제2 스페이서 층(82)을 패터닝할 때 에칭 정지 층으로서 작용할 수 있고 제2 스페이서 층(82)은 제1 스페이서 층(80)을 패터닝할 때 마스크로서 작용할 수 있다. 예를 들어, 제2 스페이서 층(82)은 이방성 에칭 프로세스를 사용하여 에칭될 수 있으며, 제1 스페이서 층(80)은 에칭 정지 층으로서 작용하고, 제2 스페이서 층(82)의 남은 부분은 도 8a에 예시된 바와 같이 제2 스페이서(83)를 형성한다. 그 후에, 제2 스페이서(83)는 제1 스페이서 층(80)의 노출된 부분을 에칭하는 동안 마스크로서 작용하며, 그에 의해 도 8a에 예시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8a에 예시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조물(55)의 측벽 상에 배치된다. 도 8b에 예시된 바와 같이, 일부 실시예에서, 제2 스페이서 층(82)은 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위로부터 제거될 수 있고, 제1 스페이서(81)는 마스크(78), 더미 게이트(76) 및 더미 유전체 층(70)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서 층(82)의 일부는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서 층(80) 위에 남을 수 있다.
상기의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 기재한 것임을 유의하여야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있거나, 상이한 시퀀스의 단계들이 이용될 수 있거나(예컨대, 제2 스페이서 층(82)을 퇴적하기 전에 제1 스페이서(18)가 패터닝될 수 있음), 추가의 스페이서가 형성 및 제거될 수 있거나 할 수 있다. 또한, n-타입 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a 및 도 14b에서, 나노-FET의 채널 영역이 될 것 안에 이온을 주입하도록 일련의 주입 및 리세싱 단계들이 행해지고, 주입 이온은, 채널 저항을 감소시키며 후속 형성되는 소스/드레인 영역과 채널 영역 사이의 저항을 감소시키는 채널 접합을 형성할 수 있다. 다르게 말하자면, 채널 접합은 후속 형성되는 소스/드레인 영역과 채널 영역 사이의 계면에 걸쳐 저항을 감소시키는 역할을 한다.
상이한 디바이스 타입이 있는 실시예에서, n-타입 영역(50N)에서의 디바이스는 p-타입 영역(50P)에서의 디바이스와는 별개로 프로세싱될 수 있다. 도 4에서 상기에 설명된 주입과 마찬가지로, 포토레지스트와 같은 마스크가 p-타입 영역(50P)을 노출시키면서 n-타입 영역(50N) 위에 형성될 수 있다. 그 다음, 도 14a 및 도 14b의 제1 리세스(86)가 p-타입 영역(50P)에 형성될 때까지 p-타입 영역(50p)에서 일련의 주입 및 리세싱 단계가 행해질 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크가 n-타입 영역(50N)을 노출시키면서 p-타입 영역(50P) 위에 형성될 수 있다. 그 다음, 도 14a 및 도 14b의 제1 리세스(86)가 n-타입 영역(50N)에 형성될 때까지 n-타입 영역(50N)에서 일련의 주입 및 리세싱 단계가 행해질 수 있다. 그 다음, 마스크가 제거될 수 있다. 일부 실시예에서, 먼저 도 14a 및 도 14b의 리세스(86)를 형성하도록 n-타입 영역(50N)이 프로세싱될 수 있으며, 그 다음에 p-타입 영역(50P)이 이어질 수 있다. 이 프로세스를 사용하여, 다른 디바이스 영역을 프로세싱하는 동안 하나의 디바이스 영역을 보호하도록 단일 마스크가 사용될 수 있다. 다른 실시예는, 예를 들어 제1 나노구조물(52) 및/또는 제2 나노구조물(54)의 그룹을 함께 프로세싱하도록 복수의 마스크를 사용하는 것을 포함하여, n-타입 영역(50N) 및 p-타입 영역(50P)을 프로세싱하는데 다른 시퀀싱을 이용할 수 있다.
도 9a 및 도 9b는 n-타입 영역(50N)에서의 주입 프로세스(59N) 및 p-타입 영역(50P)에서의 주입 프로세스(59P)를 예시한다. 사용되는 n-타입 불순물은 앞서 설명된 임의의 n-타입 불순물일 수 있고, 비소, 인, 및 안티몬을 포함할 수 있다. 사용되는 p-타입 불순물은 앞서 설명된 임의의 p-타입 불순물일 수 있고, 붕소, BF2, 인듐 및 갈륨을 포함할 수 있다.
주입 프로세스(59N) 및 주입 프로세스(59P)는, 예를 들어 주입 에너지, 주입 각도, 주입 온도, 및 주입 기간을 포함한 구성가능한 프로세스 조건을 사용하여 수행될 수 있다. 일반적으로, 이들 프로세스 조건의 각각은 사용되고 있는 도펀트, 타겟 주입 농도 및 원하는 주입 깊이(수직으로 그리고 측방향으로)에 기초하여 조정될 수 있다. 주입 프로세스(59N) 및 주입 프로세스(59P)의 결과로서 주입 영역(57C)이 되며, 이의 일부는 p-타입 영역(50P)에서의 채널 접합(56C) 및 n-타입 영역(50N)에서의 채널 접합(58C)을 포함한다. 주입 후에, 제1 나노구조물(52) 및 제2 나노구조물(54)의 일부가 제거될 것이며, 채널 영역으로서 작용할 제1 나노구조물(52) 및 제2 나노구조물(54)의 또다른 부분을 남길 것이다. 주입 프로세스(59N) 및 주입 프로세스(59P)는 제1 스페이서(81) 아래에 그리고 더미 게이트 전극(76) 아래에 연장되는 채널 접합(58C)을 형성하도록 수행된다. 따라서, 채널 접합(58N)의 크기는 궁극적으로 주입된 이온의 측방향 스트래글링에 의해 결정된다(예컨대, 도 10b의 LSc 참조). 따라서, 아래에 더 설명되는 바와 같이 원하는 양의 측방향 스트래글링을 달성하기 위한 프로세스 조건을 선택할 수 있다.
주입 프로세스(59N) 및 주입 프로세스(59P)의 각각에 대하여, 주입 각도는 약 3도 내지 15도의 틸트(tilt) 및 약 0도 내지 360도의 회전 각도를 가질 수 있지만, 다른 각도가 고려되고 사용될 수 있다. 틸트 주입 각도는 제1 스페이서(81) 아래에 채널 접합을 제공하도록 구성 가능하다. 주입 프로세스(59N) 및 주입 프로세스(59P)는 약 상온(약 20 ℃) 내지 약 450 ℃의 온도 범위에서 수행될 수 있지만, 다른 온도가 고려되고 사용될 수 있다. 주입 프로세스(59N) 및 주입 프로세스(59P)는 약 10초 내지 300초 지속기간 동안 수행될 수 있지만, 다른 지속기간이 고려되고 사용될 수 있다. 주입 에너지는 사용되는 도펀트에 따라 좌우된다. 주입 프로세스(59N)에 대하여, 비소는 약 3 keV 내지 15 keV의 에너지를 사용하여, 인은 약 2 keV 내지 10 keV의 에너지를 사용하여, 그리고 안티몬은 약 4 keV 내지 17 keV의 에너지를 사용하여 주입될 수 있다. 주입 프로세스(59P)에 대하여, 붕소는 약 1.5 keV 내지 8 keV의 에너지를 사용하여, BF2는 약 2.5 keV 내지 12 keV의 에너지를 사용하여, 인듐은 약 4 keV 내지 50 keV의 에너지를 사용하여, 그리고 갈륨은 약 4 keV 내지 17 keV의 에너지를 사용하여 주입될 수 있다. 다른 도펀트가 사용될 수 있고 사용되는 도펀트(및 다른 프로세스 조건)에 따라 다른 주입 에너지가 이용될 수 있다는 것을 이해하여야 한다. 채널 접합의 달성되는 피크 주입 농도는, 비소, 인, 붕소 및 BF2의 경우 약 1x1018 cm-3 내지 1x1022 cm-3일 수 있고, 안티몬, 인듐 및 갈륨의 경우 약 1x1018 cm-3 내지 1x1021 cm-3일 수 있다.
주입 프로세스(59N) 후에, 주입 영역(57C)은 제1 스페이서(81) 아래에 연장되는 나노구조물(54C)에 형성된 채널 접합(58C)을 포함한다. 또한, 주입 프로세스(59N)는 또한, 주입 영역(57C)의 일부로서 나노구조물(52C)에서 도펀트를 주입할 수 있다. 후속 프로세스가 나노구조물(54C)의 노출된 부분을 제거할 때에, 나노구조물(52C)의 대응하는 부분도 또한 제거되고, 주입 영역(57C)의 일부(및 주입된 도펀트)는 나노구조물(52C)에 남을 수 있다.
도 9a 및 도 9b에 예시된 바와 같은 일부 실시예에서, 주입 프로세스(59P)는, 나노구조물(52C)을 드러내도록 나노구조물(54C)의 노출된 부분을 제거한 후 나노구조물(52C)에 대해 수행된다. 이러한 실시예에서, 주입 영역(57C)은 제1 스페이서(81) 아래에 그리고 더미 게이트 유전체(71) 아래에 위의 나노구조물(54C)의 영역을 포함할 수 있다. 다른 실시예에서, 주입 프로세스(59P)는 나노구조물(52C 및 54C) 둘 다에 이온을 주입하기에 충분한 프로세스 조건을 사용하여 수행된다. 이러한 실시예는 주입 프로세스(59N)를 주입 프로세스(59N)로 대체함으로써 예시된 n-타입 영역(50N)으로부터 예시된다. 그러면, 주입 영역(57C)은 채널 접합(56C) 및 위의 나노구조물(54C)의 일부를 포함할 것이다.
주입 프로세스(59P) 후에, 주입 영역(57C 및 57B)은 제1 스페이서(81) 아래에 연장되는 나노구조물(52C)에 형성된 채널 접합(56C)을 포함한다. 또한, 주입 프로세스(59P)는 또한, 나노구조물(54B)에서 도펀트를 주입하며, 주입 영역(57B) 및/또는 나노구조물(54C)을 형성하고, 주입 영역(57C)을 형성할 수 있다.
도 10a 및 도 10b는 에피텍셜 소스/드레인 영역(92)(도 18a 및 도 18b 참조)이 형성될 곳에 제1 나노구조물(52) 및 제2 나노구조물(54)을 리세싱하기 위한 건식 에칭 프로세스 및 표면 세척 프로세스를 예시한다. 건식 에칭은 n-타입 영역(50N)에서의 나노구조물(52C 및 54C)의 노출된 부분 및 p-타입 영역(50P)에서의 나노구조물(52C 및 54B)의 노출된 부분을 제거하도록 임의의 적합한 에천트를 사용하여 수행될 수 있다. n-타입 영역(50N)에서 나노구조물(54C)을 에칭할 때, 아래의 나노구조물(52C)이 에칭 정지로서 작용할 수 있거나 타이밍된 에칭이 사용될 수 있다. n-타입 영역(50N)에서 또는 p-타입 영역(50P)에서 나노구조물(52C)을 에칭할 때, 나노구조물(54B)이 에칭 정지로서 작용할 수 있거나 타이밍된 에칭이 사용될 수 있다. p-타입 디바이스 영역에서 나노구조물(52C)을 에칭한 후에, 일부 실시예에서, 노출된 나노구조물(54B)은 나노구조물(52B)을 노출시키도록 에칭되며, 나노구조물(52B)이 에칭 정지로서 사용될 수 있거나 또는 타이밍된 에칭이 사용될 수 있다. 건식 에칭 프로세스는 게이트 스페이서(81) 아래에 있는 주입 영역(57C) 또는 채널 접합(56C 및 57C)을 측방향으로 에칭하지 않고서 이온 주입에 의해 손상되는 나노구조물(52C 및 54C)의 손상된 영역을 제거한다.
각각의 건식 에칭 후에, 건식 에칭으로부터 초래된 잔여물 및 부산물을 제거하도록 표면 세척 프로세스가 사용될 수 있다. 건식 에칭을 위한 적합한 에천트는 XeF2, BrF3, ClF3, CF4, SiF4, NF3 등, 또는 이들의 조합을 포함할 수 있다. HF, HNO=, O3, H2SO4:H2O (Sulfuric acid-hydrogen Peroxide Mixture (SPM), at a ratio, e.g., 1:4), NH=OH:H2O2:H2O (Ammonia hydroxide-hydrogen Peroxide-water Mixture (APM), at a ratio, e.g., 0.25:1:5), 및 HCl:H2O2:H2O (Hydrochloric acid-hydrogen Peroxide-water Mixture (HPM), at a ratio, e.g., 1:1:5) 등 또는 이들의 조합과 같이 각각 대응하는 표면 세척 화학물질, 혼합물 또는 용액이 사용될 수 있다.
일부 실시예에서, 이온 주입, 건식 에칭 및 표면 세척 프로세스가 각각 별개의 프로세싱 챔버에서 수행될 수 있다. 다른 실시예에서, 각각의 프로세싱 챔버는 클러스터 툴의 일부일 수 있다. 이러한 실시예에서, 클러스터 툴은 툴 프로세싱 챔버의 각각에 걸쳐 특정 환경 조건을 유지하도록 구성될 수 있다. 예를 들어, 이온 주입, 건식 에칭 및 표면 세척 프로세스 사이에 진공 레벨이 유지될 수 있다. 클러스터 툴은 또한, 마스킹 층 도포, 감광 재료 패터닝 등의 프로세스를 제공하는 프로세싱 챔버를 가질 수 있다. 이들 프로세스 중 하나 이상이 개별 툴에서 수행될 수 있다.
건식 에칭 및 표면 세척 후에, 주입 영역(57C)은 채널 접합(56C 및 58C)을 포함하여 제1 스페이서(81) 아래의 나노구조물(52C) 및 나노구조물(54C)의 주입된 영역을 포함한다. 채널 접합(56C 및 58C)의 폭 또는 측방향 스트래글링(LSC)은 개구의 에지(예컨대, 도 14a 및 도 14b의 제1 리세스(86)의 일부 또는 채널 접합(56C 및 58C)의 측벽)로부터 약 1x1018 cm-3의 도펀트 농도 임계치에 대응하는 측방향 깊이로 연장되며, 도펀트 농도 임계치 후에는 도펀트 농도가 나노구조물(54C 및 52C) 안으로 더 대수적으로(logarithmically) 떨어진다. 일부 실시예에서, 측방향 스트래글링(LSC)은 약 3 nm 내지 5 nm이다. 채널 접합(56C 및 58C)은 이온 주입에 의해 손상될 수 있으며, 이는 표면 세척 프로세스 후에 또는 나중의 단계에서 수행될 수 있는 후속 어닐 프로세스에 의해 보수되거나 재결정화될 수 있다.
도 11a 및 도 11b에서, 제2 주입 프로세스(59N 및 59P)가 예시된다. n-타입 영역(50N)에서, 제2 주입 프로세스(59N)는 채널 접합(58B)을 형성하도록 나노구조물(54B)에서 도펀트를 주입하고, p-타입 영역(59P)에서, 제2 주입 프로세스(59P)는 채널 접합(56B)을 형성하도록 나노구조물(52B) 안으로 도펀트를 주입한다. 주입 영역(57)(예컨대, 57A, 57B 및 57C)은 이들 채널 접합(56B, 58B) 뿐만 아니라, 도 9a 및 도 9b에 예시된 바와 유사하게 점선 영역도 포함한다. 제2 주입 프로세스(59N 및 59P)는 도 9a 및 도 9b에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 수행될 수 있고, 반복되지 않는다. 제2 주입 프로세스(59N 및 59P)에 사용되는 주입된 도펀트는 도 9a 및 도 9b의 제1 주입 프로세스(59N 및 59P)에 사용되는 바와 동일하거나 상이한 종일 수 있다. 또한, 에너지 레벨, 틸트, 회전, 지속기간 및 온도 등과 같은 제2 주입 프로세스(59N 및 59P)에 사용되는 프로세스 조건은 원하는 채널 접합을 달성하도록 제1 주입 프로세스(59N 및 59P)에 사용되는 바와 상이할 수 있다.
도 12a 및 도 12b는, 도 10a 및 도 10b에 관련하여 상기에 설명된 바와 유사하게, 에피텍셜 소스/드레인 영역(92)(도 18a 및 도 18b 참조)이 형성될 곳에 제1 나노구조물(52) 및 제2 나노구조물(54)을 리세싱하기 위한 건식 에칭 프로세스 및 표면 세척 프로세스를 예시한다. 건식 에칭은 n-타입 영역(50N)에서의 나노구조물(52B 및 54B)의 노출된 부분 및 p-타입 영역(50P)에서의 나노구조물(52B 및 54A)의 노출된 부분을 제거하도록 임의의 적합한 에천트를 사용하여 수행될 수 있다. 채널 접합(56B 및 58B)의 폭 또는 측방향 스트래글링(LSB)은 약 3 nm 내지 5 nm일 수 있다. 채널 접합(56B 및 58B)은 이온 주입에 의해 손상될 수 있으며, 이는 표면 세척 프로세스 후에 또는 나중의 단계에서 수행될 수 있는 후속 어닐 프로세스에 의해 보수되거나 재결정화될 수 있다.
도 13a 및 도 13b에서, 제3 주입 프로세스(59N 및 59P)가 예시된다. n-타입 영역(50N)에서, 제2 주입 프로세스(59N)는 채널 접합(58B)을 형성하도록 나노구조물(54B)에서 도펀트를 주입하고, p-타입 영역(59P)에서, 제2 주입 프로세스(59P)는 채널 접합(56B)을 형성하도록 나노구조물(52B) 안에 도펀트를 주입한다. 주입 영역(57)(예컨대, 57A, 57B 및 57C)은 이들 채널 접합(56B, 58B) 뿐만 아니라, 도 9a 및 도 9b에 예시된 바와 유사하게 점선 영역도 포함한다. 제3 주입 프로세스(59N 및 59P)은 도 9a 및 도 9b에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 수행될 수 있고, 반복되지 않는다. 제3 주입 프로세스(59N 및 59P)에 사용되는 주입된 도펀트는 도 9a 및 도 9b의 제1 주입 프로세스(59N 및 59P)에 사용되는 것 및/또는 도 11a 및 도 11b의 제2 주입 프로세스(59N 및 59P)에 사용되는 것과 동일하거나 상이한 종일 수 있다. 또한, 에너지 레벨, 틸트, 회전, 지속기간 및 온도 등과 같은 제3 주입 프로세스(59N 및 59P)에 사용되는 프로세스 조건은 원하는 채널 접합을 달성하도록 제1 주입 프로세스(59N 및 59P) 및/또는 제2 주입 프로세스(59N 및 59P)에 사용되는 바와 상이할 수 있다. 더 많은 나노구조물 및 추가의 주입 단계가 있는 실시예에서, 도펀트 종은 다른 나노시트에 사용되는 종과 동일하거나 상이할 수 있다.
도 14a 및 도 14b는, 도 10a 및 도 10b에 관련하여 상기에 설명된 바와 유사하게, 에피텍셜 소스/드레인 영역(92)(도 18a 및 도 18b 참조)이 형성될 곳에 제1 나노구조물(52) 및 제2 나노구조물(54)을 리세싱하기 위한 건식 에칭 프로세스 및 표면 세척 프로세스를 예시한다. 건식 에칭은 n-타입 영역(50N)에서의 나노구조물(52A 및 54A)의 노출된 부분 및 p-타입 영역(50P)에서의 나노구조물(52A)의 노출된 부분을 제거하도록 임의의 적합한 에천트를 사용하여 수행될 수 있다. 채널 접합(56A 및 58A)의 폭 또는 측방향 스트래글링(LSA)은 약 3 nm 내지 5 nm일 수 있다. 건식 에칭 프로세스 및 표면 세척 프로세스는 기판(50)의 일부를 에칭하도록 계속될 수 있으며, 그에 의해 나노구조물(55) 사이에 제1 리세스(86)를 형성할 수 있다. 채널 접합(56A 및 58A)은 이온 주입에 의해 손상될 수 있으며, 이는 표면 세척 프로세스 후에 또는 나중의 단계에서 수행될 수 있는 후속 어닐 프로세스에 의해 보수되거나 재결정화될 수 있다.
도 15a 내지 도 15u는 나노구조물(55)의 결과적인 채널 접합(56 및 58)의 다양한 실시예를 예시한다. 이들 도면은 n-타입 영역(50N)에 대한 채널 접합(58)을 명시적으로 예시하고 있지만, p-타입 영역(50P)에 적용된 바와 동일한 개념을 이해하도록 동일한 예시가 사용될 수 있다는 것을 용이하게 이해할 수 있다. 상기에 언급된 바와 같이, 이온 주입 프로세스, 즉 주입 프로세스(59N 및 59P)에 대한 프로세스 조건이 구성가능하기 때문에, 결과적인 채널 접합(56 및 58)은 나노구조물(55) 각각에 대하여 상이한 측방향 스트래글링(LS)을 갖도록 구성될 수 있다. 상이한 채널 접합(LS)을 함께 취하면, 상이한 접합 타입(JT; junction type)이 된다. 도 15a 내지 도 15u의 각각은 3개의 시트 나노구조 구성에 대한 상이한 접합 타입을 예시한다. 당업자라면 2개의 시트 나노구조 구성 또는 4개 이상의 시트 나노구조 구성에 대하여 이것이 수정될 수 있다는 것을 이해할 것이다. 이 상이한 접합 타입은 동일한 디바이스 영역에서 각각의 접합 타입에 대하여 추가적인 마스킹 프로세스를 이용함으로써 조합될 수 있다. 아래의 기재가 제1 주입 거리를 제2 주입 거리와 대략 동일한 것으로서 기재할 때, 일부 실시예에서, 제1 거리는 제2 거리의 15% 이내이다. 다른 실시예에서, 제1 거리가 제2 거리와 대략 동일하다는 것은, 제1 거리에 대하여 주입에 사용된 프로세스 조건이 제2 거리에 대하여 주입에 사용된 프로세스 조건과 동일하다는 것을 의미한다.
도 15a를 참조하면, 접합 타입(JT)은 상부보다 하부에서 더 넓은 베이스를 갖는 사다리꼴의 형상을 갖는다. 접합 타입(JT)은 양단에 있는 2개의 채널 접합(58) 사이의 미도핑 채널 길이(L)에 의해 결정된다. 예를 들어, 도 15a에서, 채널 접합(58C)의 측방향 스트래글링(LSC)은, 채널 접합(58A)의 측방향 스트래글링(LSA)보다 더 큰 채널 접합(58B)의 측방향 스트래글링(LSB)보다 더 크다. 이들 채널 접합(58) 각각 사이의 대응하는 미도핑 채널 길이(L)는 측방향 스트래글링(LS)의 역이며, 그리하여 미도핑 채널 길이(LC)는, 미도핑 채널 길이(LA)보다 더 작은 미도핑 채널 길이(LB)보다 더 작다. 미도핑 채널 길이(L)의 결과적인 형상은 사다리꼴이다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
상이한 접합 타입은 가변 및 구성가능 측방향 스트래글링(LS)을 갖는 나노시트 접합을 제공할 수 있는 능력을 나타낸다. 예를 들어, DC 부스트, 단채널 효과 및 누설 제어를 포함하는 디바이스 특성의 맞춤화된 디바이스별 제어를 제공하도록, 제어가능한 접합이 구성될 수 있다.
도 15b에서 접합 타입(JT)은 반전된 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LC)는 나노구조물(54B)에서의 미도핑 채널 길이(LB)보다 더 크다. 나노구조물(54B)에서의 미도핑 채널 길이(LB)는 나노구조물(54A)에서의 미도핑 채널 길이(LA)보다 더 크다. 채널 접합(58C)의 측방향 스트래글링(LSC)은 채널 접합(58B)의 측방향 스트래글링(LSB)보다 더 작다. 채널 접합(58B)의 측방향 스트래글링(LSB)은 채널 접합(58A)의 측방향 스트래글링(LSA)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15c에서 접합 타입(JT)은 모래 시계 형상을 갖는다. 미도핑 채널 길이(LC)는 나노구조물(54B)에서의 미도핑 채널 길이(LB)보다 더 크다. 나노구조물(54B)에서의 미도핑 채널 길이(LB)는 나노구조물(54A)에서의 미도핑 채널 길이(LA)보다 더 작다. 미도핑 채널 길이(LC 및 LA)는 대략 동일하다. 채널 접합(58C)의 측방향 스트래글링(LSC)은 채널 접합(58B)의 측방향 스트래글링(LSB)보다 더 작다. 채널 접합(58B)의 측방향 스트래글링(LSB)은 채널 접합(58A)의 측방향 스트래글링(LSA)보다 더 크다. 측방향 스트래글링(LSC 및 LSA)은 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15d에서 접합 타입(JT)은 직사각형 형상을 갖는다. 미도핑 채널 길이(LC, LB 및 LA)는 대략 동일하다. 측방향 스트래글링(LSC, LSB 및 LSA)는 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15e에서 접합 타입(JT)은 반전된 모래 시계 형상을 갖는다. 미도핑 채널 길이(LC)는 나노구조물(54B)에서의 미도핑 채널 길이(LB)보다 더 작다. 나노구조물(54B)에서의 미도핑 채널 길이(LB)는 나노구조물(54A)에서의 미도핑 채널 길이(LA)보다 더 크다. 미도핑 채널 길이(LC 및 LA)는 대략 동일하다. 채널 접합(58C)의 측방향 스트래글링(LSC)은 채널 접합(58B)의 측방향 스트래글링(LSB)보다 더 크다. 채널 접합(58B)의 측방향 스트래글링(LSB)은 채널 접합(58A)의 측방향 스트래글링(LSA)보다 더 작다. 측방향 스트래글링(LSC 및 LSA)은 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15f에서 접합 타입(JT)은 스파이크(spike) 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB)와 대략 동일하다. 미도핑 채널 길이(LA)는 미도핑 채널 길이(LB) 및 미도핑 채널 길이(LC)보다 더 작다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB)과 대략 동일하다. 측방향 스트래글링(LSA)은 측방향 스트래글링(LSB 및 LSC)보다 더 크다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15g에서 접합 타입(JT)은 반전된 스파이크 형상을 갖는다. 미도핑 채널 길이(LB)는 미도핑 채널 길이(LA)와 대략 동일하다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB) 및 미도핑 채널 길이(LA)보다 더 작다. 측방향 스트래글링(LSB)은 측방향 스트래글링(LSA)과 대략 동일하다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB 및 LSA)보다 더 크다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15h에서 접합 타입(JT)은 반전된 깔대기 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB)와 대략 동일하다. 미도핑 채널 길이(LA)는 미도핑 채널 길이(LB) 및 미도핑 채널 길이(LC)보다 더 크다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB)과 대략 동일하다. 측방향 스트래글링(LSA)은 측방향 스트래글링(LSB 및 LSC)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15i에서 접합 타입(JT)은 깔대기 형상을 갖는다. 미도핑 채널 길이(LB)는 미도핑 채널 길이(LA)와 대략 동일하다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB) 및 미도핑 채널 길이(LA)보다 더 크다. 측방향 스트래글링(LSB)은 측방향 스트래글링(LSA)과 대략 동일하다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB 및 LSA)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15j 내지 도 15u는 나노구조물의 일부가 이온 주입, 예컨대 주입 프로세스(59N 및 59P)를 생략한 부가의 구성을 예시한다. 따라서, 제1 나노구조물(52 및/또는 54) 중의 하나 이상은 채널 접합(56 및/또는 58)이 없을 수 있다. 다르게 말하자면, 제1 나노구조물(52 및/또는 54) 중의 하나 이상은 채널 접합(56 및/또는 58)을 가질 수 있지만, 제1 나노구조물(52 및/또는 54) 중의 하나 이상은 채널 접합(56 및/또는 58)을 갖지 않을 수 있다. 이하 설명을 위한 목적으로, 나노구조물(54)의 하나가 “미도핑”인 것으로 기재될 때, 이는 그 특정 나노구조물(예컨대, 나노구조물(54B))에 대하여 주입 프로세스(59N 및 59P)를 사용하여 도핑되지 않았다는 것을 의미함을 이해하여야 한다. 도펀트가 여전히 존재할 수 있지만, 채널 접합(56 및/또는 58)에서의 농도보다 더 적은 농도이며, 그리하여 채널 접합으로서 기능하지 않는다.
도 15j에서 접합 타입(JT)은 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LA)보다 더 작다. 나노구조물(54B)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSA)보다 더 크다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15k에서 접합 타입(JT)은 역 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LA)보다 더 크다. 나노구조물(54B)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSA)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15l에서 접합 타입(JT)은 역 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LB)는 미도핑 채널 길이(LA)보다 더 크다. 나노구조물(54C)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSB)은 측방향 스트래글링(LSA)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15m에서 접합 타입(JT)은 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LB)는 미도핑 채널 길이(LA)보다 더 작다. 나노구조물(54C)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSB)은 측방향 스트래글링(LSA)보다 더 크다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15n에서 접합 타입(JT)은 직사각형 형상을 갖는다. 미도핑 채널 길이(LB)는 미도핑 채널 길이(LA)와 대략 동일하다. 나노구조물(54C)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSB)은 측방향 스트래글링(LSA)과 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15o에서 접합 타입(JT)은 역 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB)보다 더 크다. 나노구조물(54A)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB)보다 더 작다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15p에서 접합 타입(JT)은 사다리꼴 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB)보다 더 작다. 나노구조물(54A)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB)보다 더 크다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15q에서 접합 타입(JT)은 직사각형 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LB)와 대략 동일하다. 나노구조물(54A)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSB)과 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15r에서, 접합 타입(JT)은 직사각형 형상을 가지며, 나노구조물(55) 중의 하나, 나노구조물(54B)만 채널 접합(58B)을 형성하도록 도핑된다. 나노구조물(54A 및 54C)은 미도핑 상태로 남아있다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15s에서, 접합 타입(JT)은 직사각형 형상을 가지며, 나노구조물(55) 중의 하나, 나노구조물(54C)만 채널 접합(58C)을 형성하도록 도핑된다. 나노구조물(54B 및 54A)은 미도핑 상태로 남아있다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15t에서, 접합 타입(JT)은 직사각형 형상을 가지며, 나노구조물(55) 중의 하나, 나노구조물(54A)만 채널 접합(58A)을 형성하도록 도핑된다. 나노구조물(54B 및 54C)은 미도핑 상태로 남아있다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 15u에서 접합 타입(JT)은 직사각형 형상을 갖는다. 미도핑 채널 길이(LC)는 미도핑 채널 길이(LA)와 대략 동일하다. 나노구조물(54B)은 미도핑 상태로 남아있다. 측방향 스트래글링(LSC)은 측방향 스트래글링(LSA)과 대략 동일하다. p-타입 영역(50P) 및 채널 접합(56)에 대하여 유사한 접합 타입(JT)이 실현될 수 있다.
도 16a 및 도 16b에서, 제1 리세스(86)에 의해 노출된 제1 반도체 재료로 형성된 나노구조물(55)(예컨대, 제1 나노구조물(52))의 층들의 측벽의 일부는 n-타입 영역(50N)에서 측벽 리세스(88)를 형성하도록 에칭되고, 제1 리세스(86)에 의해 노출된 제2 반도체 재료로 형성된 나노구조물(55)(예컨대, 제2 나노구조물(54))의 층들의 측벽의 일부는 p-타입 영역(50P)에서 측벽 리세스(88)를 형성하도록 에칭된다. 측벽 리세스(88)에서의 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽이 도 16b에서 직선인 것으로 예시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. p-타입 영역(50P)은 제1 반도체 재료에 선택적인 에천트가 제1 나노구조물(52)을 에칭하는데 사용되는 동안 마스크(도시되지 않음)를 사용하여 보호될 수 있으며, 그리하여 제2 나노구조물(54) 및 기판(50)은 n-타입 영역(50N)에서의 제1 나노구조물(52)에 비교하여 비교적 에칭되지 않은 채로 남는다. 마찬가지로, n-타입 영역(50N)은 제2 반도체 재료에 선택적인 에천트가 제2 나노구조물(54)을 에칭하는데 사용되는 동안 마스크(도시되지 않음)를 사용하여 보호될 수 있으며, 그리하여 제1 나노구조물(52) 및 기판(50)은 p-타입 영역(50P)에서의 제2 나노구조물(54)에 비교하여 비교적 에칭되지 않은 채로 남는다. 제1 나노구조물(52)이 예컨대 SiGe를 포함하고 제2 나노구조물(54)이 예컨대 Si 또는 SiC를 포함하는 실시예에서, n-타입 영역(50N)에서 제1 나노구조물(52)의 측벽을 에칭하는 데에 TMAH(tetramethylammonium hydroxide), 수산화암모늄(NH4OH) 등을 이용한 건식 에칭 프로세스가 사용될 수 있고, p-타입 영역(50P)에서 제2 나노구조물(54)의 측벽을 에칭하는 데에 불화수소, 또다른 불소계 에천트 등을 이용한 건식 에칭 프로세스가 사용될 수 있다.
일부 실시예에서, n-타입 영역(50N)에서의 제1 나노구조물(52) 및 p-타입 영역(50P)에서의 제2 나노구조물(54)의 측벽을 리세싱한 후에, 일부 실시예에서, 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽은 주입 영역(57)의 측방향 깊이보다 작게 리세싱될 수 있다(도 14a 및 도 14b 참조). 이러한 실시예에서, 상대 측벽 리세스(88)에 인접한 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽은 주입 영역(57)의 일부를 포함한다. 따라서, 리세싱된 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽에서 주입 이온(도펀트)이 관찰될 수 있다. 다른 실시예에서, 주입 영역(57)은 제1 나노구조물(52) 및 제2 나노구조물(54)의 측벽을 리세싱하는 동안 제1 나노구조물(52) 및 제2 나노구조물(54)로부터 제거될 수 있다.
도 17a 내지 도 17c에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 16a 및 도 16b에 예시된 구조물 위에 내부 스페이서 층(별도로 예시되지 않음)을 퇴적함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 후속 형성되는 소스/드레인 영역과 게이트 구조물 사이의 아이솔레이션 특징부로서 작용한다. 아래에 보다 상세하게 설명되는 바와 같이, 소스/드레인 영역이 리세스(86)에 형성될 것이며, n-타입 영역(50N)에서의 제1 나노구조물(52) 및 p-타입 영역(50P)에서의 제2 나노구조물(54)은 대응하는 게이트 구조물로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 컨포멀(conformal) 퇴적 프로세스에 의해 퇴적될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5보다 작은 k 값을 갖는 저유전상수(로우-k) 재료와 같은 임의의 적합한 재료가 이용될 수 있다. 그 다음, 내부 스페이서 층은 제1 내부 스페이서(90)를 형성하도록 이방성 에칭될 수 있다. 제1 내부 스페이서(90)의 외부 측벽이 n-타입 영역(50N)에서의 제2 나노구조물(54)의 측벽을 넘고(flush with) p-타입 영역(50P)에서의 제1 나노구조물(52)의 측벽을 넘는 것으로 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 각각 제2 나노구조물(54) 및/또는 제1 나노구조물(52)의 측벽을 넘어 연장되거나 그로부터 리세싱될 수 있다.
또한, 제1 내부 스페이서(90)의 외부 측벽이 도 17b에서 직선인 것으로 예시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예로서, 도 17c는, 제1 나노구조물(52)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목하며 제1 내부 스페이서가 n-타입 영역(50N)에서 제2 나노구조물(54)의 측벽으로부터 리세싱되는 실시예를 예시한다. 제2 나노구조물(54)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목하며 제1 내부 스페이서가 p-타입 영역(50P)에서 제1 나노구조물(52)의 측벽으로부터 리세싱되는 실시예도 또한 예시된다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는, 게이트 구조물을 형성하는데 사용된 에칭 프로세스와 같은 후속 에칭 프로세스에 의해 후속 형성되는 소스/드레인 영역(예컨대, 도 18a 내지 도 18d에 관련하여 아래에 설명되는 에피텍셜 소스/드레인 영역(92))에 미치는 손상을 막도록 사용될 수 있다.
퇴적될 때에, 제1 내부 스페이서(90)는 상기 언급한 바와 같이 제1 나노구조물(52)의 측벽 리세스(88) 및 제2 나노구조물(54)의 측벽 리세스(88)에 남아있을 수 있는 도펀트가 없을 수 있다. 그러나, 후속 프로세스는 n-타입 영역(50N)의 주입 영역(57) 및 p-타입 영역(50P)의 주입 영역(57) 내의 각자의 도펀트가 제1 나노구조물(52) 및/또는 제2 나노구조물(54)의 측벽으로부터 제1 내부 스페이서(90) 안으로 확산하게 할 수 있다. 그리하여, 각자의 n-타입 도펀트가 n-타입 영역(50N)에서의 제1 내부 스페이서(90)에서 발견될 수 있고, p-타입 도펀트가 p-타입 영역(50P)에서의 제1 내부 스페이서(90)에서 발견될 수 있다. 각자의 도펀트의 피크 농도는 제1 나노구조물(52) 또는 제2 나노구조물(54)의 측벽과 제1 내부 스페이서(90) 사이의 계면(90i)에서 발견될 수 있다. 계면(90i)에서의 도펀트의 농도는 계면으로부터 어느 하나의 측방 방향의 기울기로, 즉 계면(90i)으로부터 제1 내부 스페이서(90) 안으로 측방향으로 더 깊이 그리고 계면(90i)으로부터 제1 나노구조물(52) 또는 제2 나노구조물(54) 안으로 측방향으로 더 깊이, 감소할 수 있다.
도 18a 내지 도 18d에서, 에피텍셜 소스/드레인 영역(92)이 제1 리세스(86)에 형성된다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(92)은 n-타입 영역(50N)에서 제2 나노구조물(54)에 그리고 p-타입 영역(50P)에서 제1 나노구조물(52)에 응력을 가할 수 있으며, 그리하여 성능을 개선할 수 있다. 도 18b에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(92)은, 각각의 더미 게이트(76)가 에피텍셜 소스/드레인 영역(92)의 각자의 이웃하는 쌍 사이에 배치되도록, 제1 리세스(86)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 에피텍셜 소스/드레인 영역(92)을 더미 게이트(76)로부터 분리하도록 사용되고, 제1 내부 스페이서(90)는 에피텍셜 소스/드레인 영역(92)을 나노구조물(55)로부터 적합한 측방향 거리만큼 분리하도록 사용되며, 그리하여 에피텍셜 소스/드레인 영역(92)은 결과적인 나노-FET의 후속 형성되는 게이트를 단락시키지 않는다.
n-타입 영역(50N), 예컨대 NMOS 영역에서의 에피텍셜 소스/드레인 영역(92)은 p-타입 영역(50P), 예컨대 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피텍셜 소스/드레인 영역(92)은 n-타입 영역(50N)에서 제1 리세스(86)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(92)은, n 타입 나노-FET에 대하여 적합한 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제2 나노구조물(54)이 실리콘인 경우, 에피텍셜 소스/드레인 영역(92)은 제2 나노구조물(54)에 인장 변형을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. 에피텍셜 소스/드레인 영역(92)은 나노구조물(55)의 각자의 상부 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
p-타입 영역(50P), 예컨대 PMOS 영역에서의 에피텍셜 소스/드레인 영역(92)은 n-타입 영역(50N), 예컨대 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 다음, 에피텍셜 소스/드레인 영역(92)은 p-타입 영역(50P)에서 제1 리세스(86)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(92)은, p-타입 나노-FET에 대하여 적합한 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, 제1 나노구조물(52)이 실리콘 게르마늄인 경우, 에피텍셜 소스/드레인 영역(92)은 제1 나노구조물(52)에 압축 변형을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. 에피텍셜 소스/드레인 영역(92)은 또한 나노구조물(55)의 각자의 상부 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(92), 제1 나노구조물(52), 제2 나노구조물(54), 및/또는 기판(50)은, 저농도 소스/드레인 영역을 형성하는 것에 대하여 앞서 설명된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 설명된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(92)은 성장 동안 인시추 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피텍셜 소스/드레인 영역(92)을 형성하는데 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역(92)의 상부 표면은, 나노구조물(55)의 측벽을 넘어 측방향으로 바깥쪽으로 확장하는 패싯을 갖는다. 일부 실시예에서, 도 18a에 의해 예시된 바와 같이, 이들 패싯으로 인해 동일 NSFET의 인접한 에피텍셜 소스/드레인 영역(92)이 합쳐지게 된다. 다른 실시예에서, 인접한 에피텍셜 소스/드레인 영역(92)은, 도 18c에 의해 예시된 바와 같이, 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 도 18a 및 도 18c에 예시된 실시예에서, 제1 스페이서(81)가 STI 영역(68)의 상부 표면으로 형성됨으로써 에피텍셜 성장을 막을 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)는 나노구조물(55)의 측벽의 일부를 덮음으로써 에피텍셜 성장을 더 막을 수 있다. 일부 다른 실시예에서, 제1 스페이서(81)를 형성하는데 사용되는 스페이서 에칭은, 에피텍셜 성장된 영역이 STI 영역(68)의 표면으로 연장될 수 있게 해주도록 스페이서 재료를 제거하게끔 조정될 수 있다.
에피텍셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피텍셜 소스/드레인 영역(92)은 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)을 포함할 수 있다. 임의의 수의 반도체 재료 층이 에피텍셜 소스/드레인 영역(92)에 사용될 수 있다. 제1 반도체 재료 층(92A), 제2 반도체 재료 층(92B), 및 제3 반도체 재료 층(92C)의 각각은 상이한 반도체 재료로 형성될 수 있고 상이한 도펀트 농도로 도핑될 수 있다. 일부 실시예에서, 제1 반도체 재료 층(92A)은, 제2 반도체 재료 층(92B)보다는 적으며 제3 반도체 재료 층(92C)보다는 큰 도펀트 농도를 가질 수 있다. 에피텍셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시예에서, 제1 반도체 재료 층(92A)이 퇴적될 수 있고, 제2 반도체 재료 층(92B)이 제1 반도체 재료 층(92A) 위에 퇴적될 수 있으며, 제3 반도체 재료 층(92C)이 제2 반도체 재료 층(92B) 위에 퇴적될 수 있다.
도 18d는, n-타입 영역(50N)에서의 제1 나노구조물(52)의 측벽 및 p-타입 영역(50P)에서의 제2 나노구조물(54)의 측벽이 오목하고 제1 내부 스페이서(90)의 외부 측벽이 오목하며 제1 내부 스페이서(90)가 제2 나노구조물(54) 및 제1 나노구조물(52)의 측벽으로부터 각각 리세싱되는 실시예를 예시한다. 도 12d에 예시된 바와 같이, 에피텍셜 소스/드레인 영역(92)은 제1 내부 스페이서(90)와 접촉하여 형성될 수 있고, n-타입 영역(50N)에서의 제2 나노구조물(54)의 측벽을 지나 그리고 p-타입 영역(90P)에서의 제1 나노구조물(52)의 측벽을 지나 연장될 수 있다.
도 19a 내지 도 19c에서, 제1 층간 유전체(ILD; interlayer dielectric)(96)가 각각 도 6a, 도 18b, 및 도 18a에 예시된 구조물 위에 퇴적된다(도 7a 내지 도 18b의 프로세스는 도 6a에 예시된 단면을 바꾸지 않음). 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 유전체 재료는, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 제1 ILD(96)와 에피텍셜 소스/드레인 영역(92), 마스크(78) 및 제1 스페이서(81) 사이에 컨택 에칭 정지 층(CESL; contact etch stop layer)(94)이 배치된다. CESL(94)은, 위의 제1 ILD(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 20a 및 도 20b에서, 제1 ILD(96)의 상부 표면을 더미 게이트(76) 또는 마스크(78)의 상부 표면과 평평하게 하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따르는 제1 스페이서(81)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(96)의 상부 표면은 프로세스 변동 내에서 평평하다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남아있을 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상부 표면을 마스크(78) 및 제1 스페이서(81)의 상부 표면과 평평하게 한다.
도 21a 및 도 21b에서, 더미 게이트(76) 및 마스크(78)는, 만약 존재한다면, 제2 리세스(98)가 형성되도록 하나 이상의 에칭 단계에서 제거된다. 제2 리세스(98)에서의 더미 게이트 유전체 층(71)의 부분도 또한 제거된다. 일부 실시예에서, 더미 게이트(76) 및 더미 게이트 유전체 층(71)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는, 나중에 완성되는 나노-FET에서의 채널 영역으로서 작용하는 나노구조물(55)의 부분을 노출시키고 그리고/또는 위에 놓인다. 채널 영역으로서 작용하는 나노구조물(55)의 부분은 에피텍셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체 층(71)은 더미 게이트(76)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 게이트 유전체 층(71)은 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 22a 및 도 22b에서, n-타입 영역(50N)에서의 제1 나노구조물(52) 및 p-타입 영역(50P)에서의 제2 나노구조물(54)은 제2 리세스(98)를 연장시키며 제거된다. 제1 나노구조물(52)은, p-타입 영역(50P) 위에 마스크(도시되지 않음)를 형성하고 제1 나노구조물(52)의 재료에 선택적인 에천트를 사용한 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있으며, 제2 나노구조물(54), 기판(50), STI 영역(68)은 제1 나노구조물(52)에 비교하여 비교적 에칭되지 않은 채 남는다. 제1 나노구조물(52)이 예컨대 SiGe를 포함하고 제2 나노구조물(54A-54C)이 예컨대 Si 또는 SiC를 포함하는 실시예에서, n-타입 영역(50N)에서의 제1 나노구조물(52)을 제거하는 데에 TMAH, 수산화암모늄(NH4OH) 등이 사용될 수 있다.
p-타입 영역(50P)에서의 제2 나노구조물(54)은, n-타입 영역(50N) 위에 마스크(도시되지 않음)를 형성하고 제2 나노구조물(54)의 재료에 선택적인 에천트를 사용한 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있으며, 제1 나노구조물(52), 기판(50), STI 영역(68)은 제2 나노구조물(54)에 비교하여 비교적 에칭되지 않은 채 남는다. 제2 나노구조물(54)이 예컨대 SiGe를 포함하고 제1 나노구조물(52)이 예컨대 Si 또는 SiC를 포함하는 실시예에서, p-타입 영역(50P)에서의 제2 나노구조물(54)을 제거하는 데에 불화수소, 또다른 불소계 에천트 등이 사용될 수 있다.
n-타입 영역(50N)에서의 제1 나노구조물(52) 및 p-타입 영역(50P)에서의 제2 나노구조물(54)의 제거 후에, 남은 제2 나노구조물(54) 및 제1 나노구조물(52) 사이에 이어지는 스페이서(90)가 각각 도핑될 수 있다. 상기에 언급된 바와 같이, 제거된 나노구조물(55) 내의 도펀트는 스페이서(90) 안으로 확산될 수 있다. 스페이서(90) 내의 도펀트의 농도는 소스/드레인 영역(92)의 반대편인 스페이서의 측에서 가장 크며 소스/드레인 영역(92)을 향한 기울기로 농도가 떨어진다.
도 23a 및 도 23b에서, 게이트 유전체 층(100) 및 게이트 전극(102)이 대체 게이트에 대하여 형성된다. 게이트 유전체 층(100)은 제2 리세스(98)에 컨포멀로 퇴적된다. n-타입 영역(50N)에서, 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 측벽 상에 그리고 제2 나노구조물(54)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있고, p-타입 영역(50P)에서, 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 측벽 상에 그리고 제1 나노구조물(52)의 상부 표면, 측벽 및 하부 표면 상에 형성될 수 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서(81) 및 STI 영역(68)의 상부 표면 상에 퇴적될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층(100)은 산화물, 금속 산화물 등, 또는 이들의 조합과 같은 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체는 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체 층(100)은 하이-k 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(100)은 약 7.0보다 더 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 게이트 유전체 층(100)의 구조는 n-타입 영역(50N) 및 p-타입 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층(100)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 각각 퇴적되고, 제2 리세스(98)의 남은 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속-함유 재료를 포함할 수 있다. 예를 들어, 도 23a 및 도 23b에서 단층 게이트 전극(102)이 예시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일함수 튜닝 층, 및 충전 재료를 포함할 수 있다. 게이트 전극(102)을 구성하는 임의의 조합의 층이 n-타입 영역(50N)에서 제2 나노구조물(54)의 인접한 것들 사이에 그리고 나노구조물(54A)과 기판(50) 사이에 퇴적될 수 있고, p-타입 영역(50P)에서 제1 나노구조물(52)의 인접한 것들 사이에 퇴적될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체 층(100)의 형성은, 각각의 영역에서의 게이트 유전체 층(100)이 동일 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극(102)의 형성은 각각의 영역에서의 게이트 전극(102)이 동일 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(100)은, 게이트 유전체 층(100)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록, 별개의 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극(102)은 게이트 전극(102)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록, 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
제2 리세스(98)의 충전 후에, 게이트 유전체 층(100) 및 게이트 전극(102)의 재료의 과도한 부분을 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있으며, 이 과도한 부분은 ILD(96)의 상부 표면 위에 있는 것이다. 따라서 게이스 전극(102)의 재료 및 게이트 유전체 층(100)의 남은 부분은 결과적인 나노-FET의 대체 게이트 구조물을 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 집합적으로 "게이트 구조물”로서 총칭될 수 있다.
도 24a 내지 도 24c에서, 게이트 구조물(게이트 유전체 층(100) 및 대응하는 위의 게이트 전극(102)을 포함함)은, 게이트 구조물 바로 위에 그리고 제1 스페이서(81)의 대향 부분 사이에 리세스가 형성되도록 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 채워지며, 그 다음에 제1 ILD(96) 위로 연장된 유전체 재료의 과도한 부분을 제거하도록 평탄화 프로세스가 이어진다. 후속 형성되는 게이트 콘택(예컨대, 도 26a 및 도 26b에 관련하여 아래에 설명되는 게이트 콘택(114))은 리세싱된 게이트 전극(102)의 상부 표면에 접촉하도록 게이트 마스크(104)를 통해 관통한다.
도 24a 내지 도 24c에 더 예시된 바와 같이, 제2 ILD(106)가 제1 ILD(96) 위에 그리고 게이트 마스크(104) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(106)는 FCVD에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 25a 내지 도 25c에서, 제2 ILD(106), 제1 ILD(96), CESL(94) 및 게이트 마스크(104)는 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물의 표면을 노출시키는 제3 리세스(108)를 형성하도록 에칭된다. 제3 리세스(108)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용한 에칭에 의해 형성될 수 있다. 일부 실시예에서, 제3 리세스(108)는 제1 에칭 프로세스를 사용하여 제2 ILD(106) 및 제1 ILD(96)를 통해 에칭될 수 있고; 제2 에칭 프로세스를 사용하여 게이트 마스크(104)를 통해 에칭될 수 있고; 그 다음 제3 에칭 프로세스를 사용하여 CESL(94)를 통해 에칭될 수 있다. 제1 에칭 프로세스 및 제2 에칭 프로세스로부터 제2 ILD(106)의 일부를 마스킹하도록 포토레지스트와 같은 마스크가 제2 ILD(106) 위에 형성 및 패터닝될 수 있다. 일부 실시예에서, 에칭 프로세스는 오버에칭할 수 있으며, 따라서 제3 리세스(108)는 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물 안으로 연장되며, 제3 리세스(108)의 하부는 에피텍셜 소스/드레인 영역(92) 및/또는 게이트 구조물과 평평하거나(예컨대, 동일 높이에 있거나, 기판으로부터 동일 거리를 가짐) 더 낮을 수(예컨대, 기판에 더 가까움) 있다. 도 25b는 동일한 단면으로 에피텍셜 소스/드레인 영역(92) 및 게이트 구조물을 노출시키는 것으로서 제3 리세스(108)를 예시하고 있지만, 다양한 실시예에서, 에피텍셜 소스/드레인 영역(92) 및 게이트 구조물은 상이한 단면으로 노출될 수 있으며, 그리하여 후속 형성되는 콘택을 단락시킬 우려를 감소시킬 수 있다. 제3 리세스(108)가 형성된 후에, 실리사이드 영역(110)이 에피텍셜 소스/드레인 영역(92) 위에 형성된다. 일부 실시예에서, 실리사이드 영역(110)은, 에피텍셜 소스/드레인 영역(92)의 노출된 부분 위에, 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 희금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금과 같이, 실리사이드 또는 저마나이드(germanide) 영역을 형성하도록 아래의 에피텍셜 소스/드레인 영역(92)의 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응할 수 있는 금속(도시되지 않음)을 먼저 퇴적한 다음, 실리사이드 영역(110)을 형성하도록 열 어닐 프로세스를 수행함으로써, 형성된다. 그 다음, 퇴적된 금속의 반응되지 않은 부분은 예컨대 에칭 프로세스에 의해 제거된다. 실리사이드 영역(110)은 실리사이드 영역으로 지칭되지만, 실리사이드 영역(110)은 또한 저마나이드 영역, 또는 실리콘 저마나이드 영역(예컨대, 실리사이드 및 저마나이드를 포함하는 영역)일 수도 있다. 실시예에서, 실리사이드 영역(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범위 내의 두께를 갖는다.
다음으로, 도 26a 내지 도 26c에서, 콘택(112 및 114)(콘택 플러그로도 지칭될 수 있음)이 제3 리세스(108)에 형성된다. 콘택(112 및 114)은 각각 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 콘택(112 및 114)은 각각 배리어 층(114) 및 전도성 재료(118)를 포함하고, 아래의 전도성 특징부(예컨대, 예시된 실시예에서 게이트 전극(102) 및/또는 실리사이드 영역(110))에 전기적으로 커플링된다. 게이트 콘택(114)이 게이트 전극(102)에 전기적으로 커플링되고 게이트 콘택으로 지칭될 수 있으며, 콘택(112)은 실리사이드 영역(110)에 전기적으로 커플링되고 소스/드레인 콘택으로 지칭될 수 있다. 배리어 층(116)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 재료(118)는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(106)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다.
실시예는 이점을 달성할 수 있다. 예를 들어, 채널 접합이 나노구조물에 형성될 수 있으며, 그에 의해 전체 채널 저항을 감소시킬 수 있다. 또한, 다단계 이온 주입 프로세스를 사용하는 것은, 주입되는 각각의 나노구조물에 대하여 튜닝가능한 측방향 스트래글링을 달성할 수 있는 능력을 제공한다. 다단계 트렌치 및 주입 시스템을 사용하는 것은, 나노-FET의 게이트 아래의 채널 영역에서 다른 것과는 상이하게 각각의 나노시트를 도핑할 수 있는 능력을 제공한다. 각각의 나노시트는 특정 측방향 스트래글링, 이온 농도, 및 도펀트 종을 갖도록 각각의 나노시트에 대하여 구성될 수 있는 미도핑 채널 폭을 가질 수 있다. 각각의 나노시트가 개별적으로 구성될 수 있기 때문에, 각각은 다같이 선택 나노구조물로부터의 주입을 생략하는 것을 포함하여 상이한 기술 사양을 가질 수 있다.
하나의 실시예는 디바이스이고, 상기 디바이스는 제1 나노구조물을 포함하며, 상기 제1 나노구조물은 양단에 제1 도핑된 채널 접합(doped channel junction)을 포함한다. 상기 디바이스는 또한 상기 제1 나노구조물 위의 제2 나노구조물을 포함하며, 상기 제2 나노구조물은 양단에 제2 도핑된 채널 접합을 포함한다. 상기 디바이스는 또한, 상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물을 포함하며, 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장된다. 상기 디바이스는 또한, 상기 게이트 구조물에 인접한 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역은 상기 제1 나노구조물 및 상기 제2 나노구조물에 접촉한다. 실시예에서, 상기 디바이스는 상기 제1 나노구조물의 양단에 배치된 내부 스페이서를 더 포함하고, 상기 내부 스페이서는 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장되며, 상기 내부 스페이서는 상기 게이트 구조물의 게이트 유전체와 상기 소스/드레인 영역 사이에 개재된다. 실시예에서, 상기 내부 스페이서는 제1 도펀트를 포함하며, 상기 제1 도펀트의 피크 농도는 상기 내부 스페이서와 상기 게이트 유전체의 계면에 있다. 실시예에서, 상기 제1 도핑된 채널 접합은 3 nm와 5 nm 사이의 제1 측방향 스트래글링을 갖는다. 실시예에서, 상기 제2 도핑된 채널 접합은 상기 제1 측방향 스트래글링과는 상이한 제2 측방향 스트래글링을 갖는다. 실시예에서, 상기 제1 도핑된 채널 접합에서의 도펀트의 제1 농도는 1x1018 cm-3 내지 1x1022 cm-3이다.
다른 실시예는 트랜지스터이고, 상기 트랜지스터는 제1 나노구조물 및 상기 제1 나노구조물 위의 제2 나노구조물을 포함하며, 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 하나의 나노구조물은, 각각의 단부에서의 제1 도핑된 채널 접합 및 상기 제1 도핑된 채널 접합 사이의 제1 미도핑 채널 길이를 포함한다. 상기 트랜지스터는 또한, 상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물을 포함하며, 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장된다. 상기 트랜지스터는 또한, 상기 게이트 구조물에 인접한 소스/드레인 영역을 포함하며, 상기 소스/드레인 영역은 상기 제1 나노구조물과 상기 제2 나노구조물에 접촉한다. 실시예에서, 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 두 번째 나노구조물은, 각각의 단부에서의 제2 도핑된 채널 접합 및 상기 제2 도핑된 채널 접합 사이의 제2 미도핑 채널 길이를 포함한다. 실시예에서, 상기 제1 미도핑 채널 길이는 상기 제2 미도핑 채널 길이와는 상이한 값이다. 실시예에서, 상기 트랜지스터는 상기 제2 나노구조물 위의 제3 나노구조물을 더 포함하고, 상기 게이트 구조물은 상기 제2 나노구조물과 상기 제3 나노구조물 사이에 연장되며, 상기 제3 나노구조물은 각각의 단부에서의 제3 도핑된 채널 접합 및 상기 제3 도핑된 채널 접합 사이의 제3 미도핑 채널 길이를 포함한다. 실시예에서, 상기 제1 미도핑 채널 길이, 상기 제2 미도핑 채널 길이, 및 상기 제3 미도핑 채널 길이 중의 적어도 둘은 상이한 값이다. 실시예에서, 상기 제1 미도핑 채널 길이, 상기 제2 미도핑 채널 길이, 및 상기 제3 미도핑 채널 길이는 모두 상이한 값이다.
또다른 실시예는, 기판 위에 교대하는(alternating) 나노구조물을 형성하는 단계를 포함하는 방법이다. 상기 방법은 또한, 상기 교대하는 나노구조물 위에 게이트 구조물을 형성하는 단계를 포함한다. 상기 방법은 또한, 제1 나노구조물의 제1 채널 단부 - 상기 제1 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제1 도펀트를 주입하도록 제1 각진(angled) 이온 주입을 수행하는 단계를 포함한다. 상기 방법은 또한, 상기 게이트 구조물에 인접한 제1 나노구조물에 제1 리세스를 형성하도록 상기 교대하는 나노구조물의 제1 나노구조물을 에칭하는 단계를 포함하고, 상기 에칭은 상기 제1 나노구조물의 상기 제1 채널 단부를 노출시킨다. 상기 방법은 또한, 제2 나노구조물의 제2 채널 단부 - 상기 제2 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제2 도펀트를 주입하도록 제2 각진 이온 주입을 수행하는 단계를 포함한다. 상기 방법은 또한, 상기 제1 리세스를 연장하며 상기 게이트 구조물에 인접한 제2 나노구조물에 제2 리세스를 형성하도록 상기 교대하는 나노구조물의 제2 나노구조물을 에칭하는 단계를 포함하고, 상기 에칭은 상기 제2 나노구조물의 상기 제2 채널 단부를 노출시킨다. 상기 방법은 또한, 상기 기판에 제3 리세스를 형성하기 위해 상기 제2 리세스를 연장하도록 에칭하는 단계를 포함한다. 상기 방법은 또한, 상기 제3 리세스에 소스/드레인 영역을 퇴적하는 단계를 포함한다. 실시예에서, 상기 방법은, 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 배치된 제3 나노구조물의 측벽을 리세싱하는 단계; 및 상기 제3 나노구조물의 측벽 상에 내부 스페이서를 퇴적하는 단계를 포함할 수 있다. 실시예에서, 상기 제3 나노구조물의 측벽은 상기 제1 각진 이온 주입 또는 상기 제2 각진 이온 주입으로부터 주입된 이온을 포함하고, 상기 방법은 주입된 이온을 상기 제3 나노구조물로부터 상기 내부 스페이서로 확산시키도록 상기 제3 나노구조물 및 내부 스페이서를 어닐링하는 단계를 포함할 수 있다. 실시예에서, 상기 제1 각진 이온 주입은 상기 제1 나노구조물의 상기 제1 채널 단부 안으로 제1 측방향 거리만큼 제1 도펀트를 주입하고, 상기 제2 각진 이온 주입은 상기 제2 나노구조물의 상기 제2 채널 단부 안으로 제2 측방향 거리만큼 제2 도펀트를 주입한다. 실시예에서, 상기 제1 측방향 거리 및 상기 제2 측방향 거리는 상이한 값을 갖는다. 실시예에서, 상기 제1 측방향 거리 및 상기 제2 측방향 거리는 각각 3 nm 내지 5 nm이다. 실시예에서, 상기 방법은, 상기 제1 리세스를 형성하도록 상기 제1 나노구조물을 에칭한 후에, 상기 제1 리세스의 표면 세척을 수행하는 단계를 포함할 수 있다. 실시예에서, 상기 제1 도펀트는 상기 제2 도펀트와는 상이한 종이다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
양단에 제1 도핑된 채널 접합(doped channel junction)을 포함하는 제1 나노구조물;
상기 제1 나노구조물 위의 제2 나노구조물 - 상기 제2 나노구조물은 양단에 제2 도핑된 채널 접합을 포함함 - ;
상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장됨 - ; 및
상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제1 나노구조물 및 상기 제2 나노구조물에 접촉함 -
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 나노구조물의 양단에 배치된 내부 스페이서를 더 포함하고, 상기 내부 스페이서는 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장되며, 상기 내부 스페이서는 상기 게이트 구조물의 게이트 유전체와 상기 소스/드레인 영역 사이에 개재되는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
상기 내부 스페이서는 제1 도펀트를 포함하며, 상기 제1 도펀트의 피크 농도는 상기 내부 스페이서와 상기 게이트 유전체의 계면에 있는 것인, 디바이스.
실시예 4. 실시예 1에 있어서,
상기 제1 도핑된 채널 접합은 3 nm와 5 nm 사이의 제1 측방향 스트래글링(lateral straggling)을 갖는 것인, 디바이스.
실시예 5. 실시예 1에 있어서,
상기 제2 도핑된 채널 접합은 상기 제1 측방향 스트래글링과는 상이한 제2 측방향 스트래글링을 갖는 것인, 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제1 도핑된 채널 접합에서의 도펀트의 제1 농도는 1x1018 cm-3 내지 1x1022 cm-3인 것인, 디바이스.
실시예 7. 트랜지스터에 있어서,
제1 나노구조물;
상기 제1 나노구조물 위의 제2 나노구조물 - 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 하나의 나노구조물은, 각각의 단부에서의 제1 도핑된 채널 접합 및 상기 제1 도핑된 채널 접합 사이의 제1 미도핑(undoped) 채널 길이를 포함함 - ;
상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장됨 - ; 및
상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제1 나노구조물과 상기 제2 나노구조물에 접촉함 -
을 포함하는, 트랜지스터.
실시예 8. 실시예 7에 있어서, 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 두 번째 나노구조물은, 각각의 단부에서의 제2 도핑된 채널 접합 및 상기 제2 도핑된 채널 접합 사이의 제2 미도핑 채널 길이를 포함하는 것인, 트랜지스터.
실시예 9. 실시예 8에 있어서, 상기 제1 미도핑 채널 길이는 상기 제2 미도핑 채널 길이와는 상이한 값인 것인, 트랜지스터.
실시예 10. 실시예 8에 있어서, 상기 제2 나노구조물 위의 제3 나노구조물을 더 포함하고, 상기 게이트 구조물은 상기 제2 나노구조물과 상기 제3 나노구조물 사이에 연장되며, 상기 제3 나노구조물은 각각의 단부에서의 제3 도핑된 채널 접합 및 상기 제3 도핑된 채널 접합 사이의 제3 미도핑 채널 길이를 포함하는 것인, 트랜지스터.
실시예 11. 실시예 10에 있어서, 상기 제1 미도핑 채널 길이, 상기 제2 미도핑 채널 길이, 및 상기 제3 미도핑 채널 길이 중의 적어도 둘은 상이한 값인 것인, 트랜지스터.
실시예 12. 실시예 11에 있어서, 상기 제1 미도핑 채널 길이, 상기 제2 미도핑 채널 길이, 및 상기 제3 미도핑 채널 길이는 모두 상이한 값인 것인, 트랜지스터.
실시예 13. 방법에 있어서,
기판 위에 복수의 나노구조물을 형성하는 단계;
상기 복수의 나노구조물 위에 게이트 구조물을 형성하는 단계;
상기 복수의 나노구조물 중의 제1 나노구조물의 제1 채널 단부 - 상기 제1 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제1 도펀트를 주입하도록 제1 각진(angled) 이온 주입을 수행하는 단계;
상기 게이트 구조물에 인접한 상기 제1 나노구조물에 제1 리세스를 형성하도록 교대하는(alternating) 나노구조물의 상기 제1 나노구조물을 에칭하는 단계 - 상기 에칭은 상기 제1 나노구조물의 상기 제1 채널 단부를 노출시킴 - ;
제2 나노구조물의 제2 채널 단부 - 상기 제2 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제2 도펀트를 주입하도록 제2 각진 이온 주입을 수행하는 단계;
상기 제1 리세스를 연장하며 상기 게이트 구조물에 인접한 상기 제2 나노구조물에 제2 리세스를 형성하도록 상기 교대하는 나노구조물의 상기 제2 나노구조물을 에칭하는 단계 - 상기 에칭은 상기 제2 나노구조물의 상기 제2 채널 단부를 노출시킴 - ;
상기 기판 위에 제3 리세스를 형성하기 위해 상기 제2 리세스를 연장하도록 에칭하는 단계; 및
상기 제3 리세스에 소스/드레인 영역을 퇴적하는 단계
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 제1 나노구조물과 상기 제2 나노구조물 사이에 배치된 상기 복수의 나노구조물 중의 제3 나노구조물의 측벽을 리세싱하는 단계; 및
상기 제3 나노구조물의 측벽 상에 내부 스페이서를 퇴적하는 단계
를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 제3 나노구조물의 측벽은 상기 제1 각진 이온 주입 또는 상기 제2 각진 이온 주입으로부터 주입된 이온을 포함하고, 상기 방법은 상기 제3 나노구조물 및 내부 스페이서를 어닐링하는 단계를 더 포함하며, 상기 어닐링은 주입된 이온을 상기 제3 나노구조물로부터 상기 내부 스페이서로 확산시키는 것인, 방법.
실시예 16. 실시예 14에 있어서,
상기 제1 각진 이온 주입은 상기 제1 나노구조물의 상기 제1 채널 단부 안으로 제1 측방향 거리만큼 제1 도펀트를 주입하고, 상기 제2 각진 이온 주입은 상기 제2 나노구조물의 상기 제2 채널 단부 안으로 제2 측방향 거리만큼 제2 도펀트를 주입하는 것인, 방법.
실시예 17. 실시예 16에 있어서,
상기 제1 측방향 거리 및 상기 제2 측방향 거리는 상이한 값을 갖는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 측방향 거리 및 상기 제2 측방향 거리는 각각 3 nm 내지 5 nm인 것인, 방법.
실시예 19. 실시예 13에 있어서,
상기 제1 리세스를 형성하도록 상기 제1 나노구조물을 에칭한 후에, 상기 제1 리세스의 표면 세척을 수행하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 13에 있어서,
상기 제1 도펀트는 상기 제2 도펀트와는 상이한 종인 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    양단에 제1 도핑된 채널 접합(doped channel junction)을 포함하는 제1 나노구조물;
    상기 제1 나노구조물 위의 제2 나노구조물 - 상기 제2 나노구조물은 양단에 제2 도핑된 채널 접합을 포함함 - ;
    상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장됨 - ;
    상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제1 나노구조물 및 상기 제2 나노구조물에 접촉함 - ; 및
    상기 제1 나노구조물의 양단에 배치된 내부 스페이서를 포함하고, 상기 내부 스페이서는 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장되며, 상기 내부 스페이서는 상기 게이트 구조물의 게이트 유전체와 상기 소스/드레인 영역 사이에 개재되고, 상기 내부 스페이서는 제1 도펀트를 포함하며, 상기 제1 도펀트의 피크 농도는 상기 내부 스페이서와 상기 게이트 유전체의 계면에 있는 것인, 디바이스.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제1 도핑된 채널 접합은 3 nm와 5 nm 사이의 제1 측방향 스트래글링(lateral straggling)을 갖는 것인, 디바이스.
  5. 청구항 4에 있어서,
    상기 제2 도핑된 채널 접합은 상기 제1 측방향 스트래글링과는 상이한 제2 측방향 스트래글링을 갖는 것인, 디바이스.
  6. 청구항 1에 있어서, 상기 제1 도핑된 채널 접합에서의 도펀트의 제1 농도는 1x1018 cm-3 내지 1x1022 cm-3인 것인, 디바이스.
  7. 트랜지스터에 있어서,
    제1 나노구조물;
    상기 제1 나노구조물 위의 제2 나노구조물 - 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 하나의 나노구조물은, 각각의 단부에서의 제1 도핑된 채널 접합 및 상기 제1 도핑된 채널 접합 사이의 제1 미도핑(undoped) 채널 길이를 포함함 - ;
    상기 제1 나노구조물 및 상기 제2 나노구조물 위에 배치된 게이트 구조물 - 상기 게이트 구조물은 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장됨 - ;
    상기 게이트 구조물에 인접한 소스/드레인 영역 - 상기 소스/드레인 영역은 상기 제1 나노구조물과 상기 제2 나노구조물에 접촉함 - ; 및
    상기 제1 나노구조물의 양단에 배치된 내부 스페이서를 포함하고, 상기 내부 스페이서는 상기 제1 나노구조물과 상기 제2 나노구조물 사이에 연장되며, 상기 내부 스페이서는 상기 게이트 구조물의 게이트 유전체와 상기 소스/드레인 영역 사이에 개재되고, 상기 내부 스페이서는 제1 도펀트를 포함하며, 상기 제1 도펀트의 피크 농도는 상기 내부 스페이서와 상기 게이트 유전체의 계면에 있는 것인, 트랜지스터.
  8. 청구항 7에 있어서, 상기 제1 나노구조물 또는 상기 제2 나노구조물 중의 적어도 두 번째 나노구조물은, 각각의 단부에서의 제2 도핑된 채널 접합 및 상기 제2 도핑된 채널 접합 사이의 제2 미도핑 채널 길이를 포함하는 것인, 트랜지스터.
  9. 청구항 8에 있어서, 상기 제2 나노구조물 위의 제3 나노구조물을 더 포함하고, 상기 게이트 구조물은 상기 제2 나노구조물과 상기 제3 나노구조물 사이에 연장되며, 상기 제3 나노구조물은 각각의 단부에서의 제3 도핑된 채널 접합 및 상기 제3 도핑된 채널 접합 사이의 제3 미도핑 채널 길이를 포함하는 것인, 트랜지스터.
  10. 방법에 있어서,
    기판 위에 복수의 나노구조물을 형성하는 단계;
    상기 복수의 나노구조물 위에 게이트 구조물을 형성하는 단계;
    상기 복수의 나노구조물 중의 제1 나노구조물의 제1 채널 단부 - 상기 제1 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제1 도펀트를 주입하도록 제1 각진(angled) 이온 주입을 수행하는 단계;
    상기 게이트 구조물에 인접한 상기 제1 나노구조물에 제1 리세스를 형성하도록 상기 복수의 나노구조물 중의 상기 제1 나노구조물을 에칭하는 단계 - 상기 에칭은 상기 제1 나노구조물의 상기 제1 채널 단부를 노출시킴 - ;
    상기 복수의 나노구조물 중의 제2 나노구조물의 제2 채널 단부 - 상기 제2 채널 단부는 상기 게이트 구조물 아래에 있음 - 안으로 제2 도펀트를 주입하도록 제2 각진 이온 주입을 수행하는 단계;
    상기 제1 리세스를 연장하며 상기 게이트 구조물에 인접한 상기 제2 나노구조물에 제2 리세스를 형성하도록 상기 복수의 나노구조물 중의 상기 제2 나노구조물을 에칭하는 단계 - 상기 에칭은 상기 제2 나노구조물의 상기 제2 채널 단부를 노출시킴 - ;
    상기 기판 위에 제3 리세스를 형성하기 위해 상기 제2 리세스를 연장하도록 에칭하는 단계; 및
    상기 제3 리세스에 소스/드레인 영역을 퇴적하는 단계
    를 포함하는, 방법.
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