TW202207461A - 電晶體及其製造方法 - Google Patents

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聶俊峰
張惠政
育佳 楊
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Abstract

一種元件包括第一奈米結構、第二奈米結構、閘極結構以及源極/汲極區域。第一奈米結構包括在任一末端處之第一摻雜通道接面。第二奈米結構在第一奈米結構之上，第二奈米結構包括在任一末端處之第二摻雜通道接面。閘極結構設置在第一奈米結構與第二奈米結構之上，閘極結構在第一奈米結構與第二奈米結構之間延伸。源極/汲極區域與閘極結構相鄰，源極/汲極區域接觸第一奈米結構及第二奈米結構。

Description

用於奈米結構場效應電晶體之離子佈植
半導體元件用於多種電子應用中，諸如，個人電腦、手機、數位照相機及其他電子設備。通常藉由在半導體基板之上依序地沉積絕緣或介電層、導電層及半導體材料層並使用微影術圖案化各種材料層以在其上形成電路部件及元件來製造半導體元件。
半導體行業藉由持續減小最小特徵尺寸來不斷提高各種電子部件（例如，電晶體、二極體、電阻器、電容器等）之整合密度，此允許將更多部件整合至給定區域中。然而，隨著最小特徵尺寸減小，出現了要解決之額外問題。
以下本揭露之一些實施例的內容提供用於實施本揭露之一些實施例之不同特徵的許多不同實施例或示例。以下描述部件及佈置之特定示例以簡化本揭露之一些實施例。當然，此些僅為示例，且並不意欲為限制性的。舉例而言，在如下描述中第一特徵在第二特徵之上或在第二特徵上形成可包括其中第一特徵與第二特徵形成為直接接觸之實施例，且亦可包括其中額外特徵可在第一特徵與第二特徵之間形成而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露之一些實施例可在各種示例中重複元件符號及/或字母。此重複係出於簡化及清楚目的，且其自身並不表示所論述之各種實施例及/或配置之間的關係。
另外，為了描述簡單，可在本揭露之一些實施例中使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及其類似術語之空間相對術語，以描述如諸圖中所示之一個元件或特徵與另一（另一些）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。裝置可以其他方式定向（旋轉90度或以其他定向），且可同樣相應地解釋本揭露之一些實施例中所使用之空間相對描述詞。
實施例有利地提供一種製程，藉由此製程，奈米FET之通道區域可通過佈植離子可靠地摻雜。此摻雜製程在經堆疊通道區域之任一末端上提供橫向通道接面，藉此減小通道電阻。實施例製程可為奈米FET之每一奈米結構定製通道接面寬度。當形成凹槽以用於後續形成源極/汲極區域時，使用多個凹陷及成角度佈植製程以選擇性地將摻雜劑離子佈植在電晶體閘極下方之奈米片通道的末端中。使用多個凹陷及佈植製程提供了控制通道接面之橫向佈植深度或橫向離散的能力。
第1圖根據一些實施例以三維視圖繪示奈米FET（例如，奈米線FET、奈米片FET，或其類似者）之示例。奈米FET包括在基板50（例如，半導體基板）上之鰭片66之上的奈米結構55（例如，奈米片、奈米線，或其類似者），其中奈米結構55充當奈米FET之通道區域。奈米結構55可包括p型奈米結構、n型奈米結構，或其組合。隔離區域68設置在相鄰鰭片66之間，此些鰭片66可能在相鄰隔離區域68上方且自相鄰隔離區域68之間突出。儘管將隔離區域68描述/繪示為與基板50分離，但如本揭露之一些實施例中所使用，術語「基板」可代表單獨的半導體基板或半導體基板與隔離區域之組合。另外，儘管將鰭片66之底部部分繪示為單一的、與基板50連續之材料，但鰭片66及/或基板50之底部部分可包括單一材料或複數種材料。在此上下文中，鰭片66代表在相鄰隔離區域68之間延伸的部分。
閘極介電層100在鰭片66之頂表面之上且沿奈米結構55之頂表面、側壁及底表面。閘極電極102在閘極介電層100之上。磊晶源極/汲極區域92設置在鰭片66上，在閘極介電層100及閘極電極102之相對側上。
第1圖進一步繪示出在隨後諸圖中所使用之參考剖面。剖面A-A'係沿閘極電極102之縱軸且在例如垂直於奈米FET之磊晶源極/汲極區域92之間的電流流動方向之方向上。剖面B-B'垂直於剖面A-A'且平行於奈米FET之鰭片66的縱軸，且在例如奈米FET之磊晶源極/汲極區域92之間的電流流動之方向上。剖面C-C'平行於剖面A-A'且延伸穿過奈米FET之磊晶源極/汲極區域92。為了清楚起見，後續諸圖引用此些參考剖面。
在使用閘極最後(gate-last)製程所形成之奈米FET的上下文中論述本揭露之一些實施例。在其他實施例中，可使用閘極優先(gate-first)製程。另外，一些實施例慮及用於鰭片式場效應電晶體(FinFET)中之態樣。
第2圖至第26C圖為根據一些實施例之製造奈米FET的中間階段之剖面圖。第2圖至第5圖、第6A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖及第26A圖繪示第1圖中所示之參考剖面A-A'。第6A圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖、第15E圖、第15F圖、第15G圖、第15H圖、第15I圖、第15J圖、第15K圖、第15L圖、第15M圖、第15N圖、第15O圖、第15P圖、第15Q圖、第15R圖、第15S圖、第15T圖、第15U圖、第16B圖、第17B圖、第17C圖、第18B圖、第18D圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖及第26B圖繪示第1圖中所示之參考剖面B-B'。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第16A圖、第17A圖、第18A圖、第18C圖、第19C圖、第24C圖、第25C圖及第26C圖繪示第1圖中所示之參考剖面C-C'。
在第2圖中，提供基板50。基板50可為可經摻雜（例如，利用p型或n型摻雜劑）或未經摻雜之半導體基板，諸如，塊體半導體、絕緣層上半導體(semiconductor-on-insulator, SOI)基板，或其類似者。基板50可為晶圓，（例如，矽晶圓）。通常，SOI基板為形成在絕緣層上之半導體材料的層。絕緣層可為例如埋入式氧化物(BOX)層、氧化矽層，或其類似者。絕緣層係設置在基板（通常為矽或玻璃基板）上。亦可使用其他基板，諸如，多層或漸變基板。在一些實施例中，基板50之半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、磷化砷鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷鎵銦；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型元件，諸如，NMOS電晶體（例如，n型奈米FET）；且p型區域50P可用於形成p型元件，諸如，PMOS電晶體（例如，p型奈米FET）。n型區域50N可與p型區域50P實體地分離（如藉由分隔件20所繪示），且可在n型區域50N與p型區域50P之間設置任何數目個元件特徵（例如，其他主動元件、摻雜區域、隔離結構等）。儘管繪示出一個n型區域50N及一個p型區域50P，但可設置任何數目個n型區域50N及p型區域50P。
另外在第2圖中，多層堆疊64形成在基板50之上。多層堆疊64包括第一半導體層51A至51C（統稱為第一半導體層51）與第二半導體層53A至53C（統稱為第二半導體層53）之交替層。出於說明目的且如下文更詳細論述，將移除第二半導體層53且將圖案化第一半導體層51以在p型區域50P中形成奈米FET之通道區域。另外，將移除第一半導體層51且將圖案化第二半導體層53以在n型區域50N中形成奈米FET之通道區域。然而，在一些實施例中，可移除第一半導體層51且可圖案化第二半導體層53以在n型區域50N中形成奈米FET之通道區域，且可移除第二半導體層53且可圖案化第一半導體層51以在p型區域50P中形成奈米FET之通道區域。在另外實施例中，可移除第一半導體層51且可圖案化第二半導體層53以在n型區域50N及p型區域50P中形成奈米FET之通道區域。在其他實施例中，可移除第二半導體層53且可圖案化第一半導體層51以在n型區域50N及p型區域50P兩者中形成奈米FET之通道區域。
出於說明目的，將多層堆疊64繪示為包括第一半導體層51及第二半導體層53中之每一者的三個層。在一些實施例中，多層堆疊64可包括任何數目之第一半導體層51及第二半導體層53。可使用諸如化學氣相沉積(chemical vapor deposition; CVD)、原子層沉積(atomic layer deposition; ALD)、氣相磊晶(vapor phase epitaxy; VPE)、分子束磊晶(molecular beam epitaxy; MBE)或其類似者之製程磊晶地生長多層堆疊64之層中的每一者。在各種實施例中，第一半導體層51可由適合於p型奈米FET之第一半導體材料（諸如，矽鍺、純鍺，或其類似者）形成，且第二半導體層53可由適合於n型奈米FET之第二半導體材料（諸如，矽、矽碳、矽磷，或其類似者）形成。在一些實施例中，可在n型奈米FET及p型奈米FET中使用相同材料。出於說明之目的，將多層堆疊64繪示為具有適合於p型奈米FET之最底部半導體層。在一些實施例中，多層堆疊64可形成為使得最底層為適合於n型奈米FET之半導體層。
第一半導體材料及第二半導體材料可為針對彼此具有高蝕刻選擇性之材料。如此，可在不會明顯移除n型區域50N中之第二半導體材料的第二半導體層53之情況下移除第一半導體材料的第一半導體層51，藉此允許圖案化第二半導體層53以形成n型奈米FET之通道區域。類似地，可在不明顯移除p型區域50P中之第一半導體材料的第一半導體層51之情況下移除第二半導體材料的第二半導體層53，藉此允許圖案化第一半導體層51以形成p型奈米FET之通道區域。
現參考第3圖，根據一些實施例，在基板50中形成鰭片66且在多層堆疊64中形成奈米結構55。在一些實施例中，可藉由在多層堆疊64及基板50中蝕刻溝槽而分別在多層堆疊64及基板50中形成奈米結構55及鰭片66。此蝕刻可為任何可接受之蝕刻製程，諸如，反應性離子蝕刻(reactive ion etch; RIE)、中性束蝕刻(neutral beam etch; NBE)、其類似者，或其組合。此蝕刻可為各向異性的。藉由蝕刻多層堆疊64來形成奈米結構55可進一步自第一半導體層51定義第一奈米結構52A至52C（統稱為第一奈米結構52），且自第二半導體層53定義第二奈米結構54A至54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可進一步統稱為奈米結構55。
可藉由任何適當方法來圖案化鰭片66及奈米結構55。舉例而言，可使用包括雙重圖案化或多重圖案化製程之一或更多個光微影製程來圖案化鰭片66及奈米結構55。通常，雙重圖案化或多重圖案化製程組合了光微影及自對準製程，從而允許形成例如間距比另外使用單個、直接光微影製程可獲得之圖案小的圖案。舉例而言，在一實施例中，犧牲層形成在基板之上並使用光微影製程圖案化。使用自對準製程在經圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並可接著使用剩餘間隔物來圖案化鰭片66。
出於說明目的，第3圖將n型區域50N及p型區域50P中之鰭片66繪示為具有實質上相等之寬度。在一些實施例中，n型區域50N中之鰭片66的寬度可大於或窄於p型區域50P中之鰭片66。另外，雖然將鰭片66及奈米結構55中之每一者繪示為始終具有一致的寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有錐形側壁以使得鰭片66及/或奈米結構55中之每一者的寬度在朝向基板50之方向上不斷地增大。在此些實施例中，奈米結構55中之每一者可具有不同寬度且形狀為梯形的。
在第4圖中，淺溝槽隔離(shallow trench isolation, STI)區域68形成為與鰭片66相鄰。可藉由在基板50、鰭片66及奈米結構55之上及在相鄰鰭片66之間沉積絕緣材料來形成STI區域68。絕緣材料可為氧化物（諸如，氧化矽、氮化物、其類似者，或其組合），且絕緣材料可藉由高密度電漿CVD(high-density plasma CVD; HDP-CVD)、可流動CVD(flowable CVD; FCVD)、其類似者或其組合而形成。可使用藉由任何可接受製程所形成之其他絕緣材料。在所示之實施例中，絕緣材料為藉由FCVD製程形成之氧化矽。一旦絕緣材料形成，便可執行退火製程。在實施例中，絕緣材料形成為使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料繪示為單個層，但一些實施例可利用多個層。舉例而言，在一些實施例中，可首先沿基板50之表面、鰭片66及奈米結構55形成內襯（未單獨繪示）。其後，可在此內襯之上形成諸如上述彼些之填充材料。
接著將移除製程應用於絕緣材料，以移除奈米結構55之上的過量絕緣材料。在一些實施例中，可利用平坦化製程，諸如，化學機械研磨(chemical mechanical polish; CMP)、回蝕製程、其組合，或其類似者。平坦化製程暴露了奈米結構55，以使得奈米結構55及絕緣材料之頂表面在平坦化製程完成之後為水平的。
絕緣材料接著凹陷，以形成STI區域68。絕緣材料凹陷，使得n型區域50N及p型區域50P中之鰭片66的上部部分自相鄰STI區域68之間突出。另外，STI區域68之頂表面可具有如所示之平直表面、凸起表面、凹入表面（諸如，碟形的），或其組合。可藉由適當蝕刻使STI區域68之頂表面形成為平直的、凸起的及/或凹入的。可使用可接受之蝕刻製程使STI區域68凹陷，諸如，對絕緣材料之材料有選擇性（例如，以比鰭片66及奈米結構55之材料快的速率蝕刻絕緣材料之材料）的蝕刻製程。舉例而言，可使用利用例如稀氫氟酸(dilute hydrofluoric; dHF)之氧化物移除。
以上關於第2圖至第4圖所描述之製程僅為可如何形成鰭片66及奈米結構55之一個示例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭片66及/或奈米結構55。舉例而言，可在基板50之頂表面之上形成介電層，且可蝕刻溝槽穿過此介電層以暴露下伏的基板50。磊晶結構可在溝槽中磊晶地生長，且介電層可凹陷，使得磊晶結構自介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包括以上所述之交替的半導體材料，諸如，第一半導體材料及第二半導體材料。在其中磊晶地生長磊晶結構之一些實施例中，磊晶生長之材料可在生長期間經原位摻雜，此可避免先前及/或後續之佈植，儘管可同時使用原位及佈植摻雜。
另外，僅出於說明目的，本揭露之一些實施例將第一半導體層51（及所得之第一奈米結構52）及第二半導體層53（及所得之第二奈米結構54）繪示並論述為在p型區域50P及n型區域50N中包括相同材料。如此，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可為不同材料或以不同次序形成在p型區域50P及n型區域50N中。
另外，在第4圖中，可在鰭片66、奈米結構55及/或STI區域68中形成適當的阱（未單獨繪示）。在具有不同阱類型之實施例中，可使用光阻劑或其他遮罩（未單獨繪示）實現針對n型區域50N及p型區域50P之不同佈植步驟。舉例而言，光阻劑可形成在n型區域50N及p型區域50P中的鰭片66及STI區域68之上。光阻劑經圖案化而暴露p型區域50P。可藉由使用旋塗技術形成光阻劑，且光阻劑可使用可接受之光微影技術來圖案化。一旦光阻劑被圖案化，便在p型區域50P中執行n型雜質佈植，且光阻劑可充當遮罩以實質上防止n型雜質被佈植至n型區域50N中。n型雜質可為被佈植在此區域中之磷、砷、銻或其類似者，此雜質濃度在自約1013 原子/cm3 至約1014 原子/cm3 之範圍中。在佈植之後，諸如藉由可接受之灰化製程移除光阻劑。
在p型區域50P的佈植之後或之前，在p型區域50P及n型區域50N中的鰭片66、奈米結構55及STI區域68之上形成光阻劑或其他遮罩（未單獨繪示）。光阻劑經圖案化而暴露n型區域50N。可藉由使用旋塗技術形成光阻劑，且可使用可接受之光微影技術來圖案化。一旦光阻劑被圖案化，便可在n型區域50N中執行p型雜質佈植，且光阻劑可充當遮罩以實質上防止p型雜質被佈植至p型區域50P中。p型雜質可為被佈植在此區域中之硼、氟化硼、銦或其類似者，濃度在自約1013 原子/cm3 至約1014 原子/cm3 之範圍中。在佈植之後，可諸如藉由可接受之灰化製程移除光阻劑。
在n型區域50N及p型區域50P的佈植之後，可執行退火，以修復佈植損壞並激活被佈植之p型及/或n型雜質。在一些實施例中，磊晶鰭片之生長材料可在生長期間經原位摻雜，如此可避免佈植，儘管可同時使用原位及佈植摻雜。
此些佈植可包括將雜質佈植至奈米結構55之區域中，此些區域將隨後成為p型奈米FET及n型奈米FET之通道區域。然而，應注意，此些佈植可在整個奈米結構55上且同樣在隨後形成之通道區域中基本為均勻的。相對地，本揭露之一些實施例提供一種在通道區域中形成接面之方式，以增大接面中之摻雜劑濃度並進一步減小通道電阻。以下將更詳細地描述此情形。
在第5圖中，在鰭片66及/或奈米結構55上形成虛設介電層70。虛設介電層70可為例如氧化矽、氮化矽、其組合，或其類似者，且可根據可接受之技術來沉積或熱生長。在虛設介電層70之上形成虛設閘極層72，且在虛設閘極層72之上形成遮罩層74。虛設閘極層72可沉積在虛設介電層70之上，且可諸如藉由CMP平坦化。遮罩層74可沉積在虛設閘極層72之上。虛設閘極層72可為導電的或非導電的材料，且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺（多晶SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬之群組。可藉由物理氣相沉積(PVD)、CVD、濺射沉積或用於沉積所選材料之其他技術來沉積虛設閘極層72。虛設閘極層72可由具有比隔離區域之蝕刻高的蝕刻選擇性之其他材料製成。遮罩層74可包括例如氮化矽、氧氮化矽，或其類似者。在此示例中，跨n型區域50N及p型區域50P形成單個虛設閘極層72及單個遮罩層74。應注意的是，僅出於說明目的，將虛設介電層70繪示為僅覆蓋鰭片66及奈米結構55。在一些實施例中，可沉積虛設介電層70而使得虛設介電層70覆蓋STI區域68，使得虛設介電層70在虛設閘極層72與STI區域68之間延伸。
第6A圖至第26C圖繪示製造實施例元件之各種額外步驟。第7A圖、第8A圖、第14A圖、第16A圖、第17A圖、第18A圖、第18C圖、第19A圖、第19C圖、第20A圖、第21A圖、第24C圖、第25C圖及第26C圖繪示n型區域50N或p型區域50P中之特徵。在第6A圖及第6B圖中，可使用可接受之光微影及蝕刻技術來圖案化遮罩層74（參見第5圖），以形成遮罩78。接著可將遮罩78之圖案分別轉印至虛設閘極層72及虛設介電層70以形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭片66之相應的通道區域。遮罩78之圖案可用以使虛設閘極76中之每一者與相鄰虛設閘極76實體地分離。虛設閘極76亦可具有實質上垂直於相應鰭片66的縱向方向之縱向方向。
在第7A圖及第7B圖中，在第6A圖及第6B圖中所示之結構之上分別形成第一間隔物層80及第二間隔物層82。將隨後圖案化第一間隔物層80及第二間隔物層82，以充當用於形成自對準源極/汲極區域之間隔物。在第7A圖及第7B圖中，第一間隔物層80形成在如下各者上：STI區域68之頂表面；鰭片66、奈米結構55及遮罩78之頂表面及側壁；及虛設閘極76及虛設閘極介電質71之側壁。第二間隔物層82沉積在第一間隔物層80之上。第一間隔物層80可使用諸如熱氧化之技術由氧化矽、氮化矽、氧氮化矽或其類似者形成，或藉由CVD、ALD或其類似者沉積。第二間隔物層82可由具有與第一間隔物層80之材料（諸如，氧化矽、氮化矽、氧氮化矽，或其類似者）不同的蝕刻速率之材料形成，且可藉由CVD、ALD或其類似者沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可執行對輕度摻雜之源極/汲極(LDD)區域（未單獨繪示）的佈植。在具有不同元件類型之實施例中，類似於以上在第4圖中所論述之佈植，可在n型區域50N之上形成遮罩（諸如，光阻劑），而同時暴露p型區域50P，且可將適當類型（例如，p型）之雜質佈植至p型區域50P中之經暴露鰭片66及奈米結構55中。可接著移除遮罩。隨後，可在p型區域50P之上形成遮罩（諸如，光阻劑），而同時暴露n型區域50N，且可將適當類型之雜質（例如，n型）佈植至n型區域50N中之經暴露鰭片66及奈米結構55中。可接著移除遮罩。n型雜質可為先前所論述之n型雜質中的任一者，且p型雜質可為先前所論述之p型雜質中的任一者。輕度摻雜之源極/汲極區域可具有在自約1x1015 原子/cm3 至約1x1019 原子/cm3 之範圍中的雜質濃度。可使用退火來修復佈植損壞並激活經佈植之雜質。
在第8A圖及第8B圖中，蝕刻第一間隔物層80及第二間隔物層82以形成第一間隔物81及第二間隔物83。如以下將更詳細地論述，第一間隔物81及第二間隔物83用以使隨後形成之源極汲極區域自對準，以及在後續處理期間保護鰭片66及/或奈米結構55之側壁。可使用適當蝕刻製程來蝕刻第一間隔物層80及第二間隔物層82，諸如，各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程），或其類似者。在一些實施例中，第二間隔物層82之材料具有與第一間隔物層80之材料不同的蝕刻速率，使得當圖案化第二間隔物層82時，第一間隔物層80可充當蝕刻終止層，且使得當圖案化第一間隔物層80時，第二間隔物層82可充當遮罩。舉例而言，可使用各向異性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80充當蝕刻終止層，其中第二間隔物層82之其餘部分形成如第8A圖中所示之第二間隔物83。其後，當蝕刻第一間隔物層80之經暴露部分時，第二間隔物83充當遮罩，藉此形成如第8A圖中所示之第一間隔物81。
如第8A圖中所繪示，第一間隔物81及第二間隔物83設置在鰭片66及/或奈米結構55之側壁上。如第8B圖中所繪示，在一些實施例中，可自與遮罩78、虛設閘極76及虛設閘極介電質71相鄰之第一間隔物層80之上移除第二間隔物層82，且第一間隔物81設置在遮罩78、虛設閘極76及虛設介電層70之側壁上。在其他實施例中，第二間隔物層82的一部分可保留在與遮罩78、虛設閘極76及虛設閘極介電質71相鄰之第一間隔物層80之上。
應注意，以上內容大體描述了形成間隔物及LDD區域之製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物，可利用不同的步驟順序（例如，可在沉積第二間隔物層82之前圖案化第一間隔物81），可形成及移除額外間隔物，及/或其類似者。另外，可使用不同結構及步驟來形成n型及p型元件。
在第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖及第14B圖中，採取一系列佈植及凹陷步驟以將離子佈植至將成為奈米FET之通道區域之區域中，佈植離子可形成通道接面，此些通道接面減小通道電阻並減小隨後所形成之源極/汲極區域與通道區域之間的電阻。換言之，通道接面用以減小跨隨後所形成之源極/汲極區域與通道區域之間的界面之電阻。
在具有不同元件類型之實施例中，可與p型區域50P中之元件分開地處理n型區域50N中之元件。類似於以上在第4圖中所論述之佈植，可在n型區域50N之上形成遮罩（諸如，光阻劑），而同時暴露p型區域50P。接著，可在p型區域50P中採取一系列的佈植及凹陷步驟，直至在p型區域50P中形成了第14A圖及第14B圖之第一凹槽86為止。可接著移除遮罩。隨後，可在p型區域50P之上形成遮罩（諸如，光阻劑），而同時暴露n型區域50N。接著，可在n型區域50N中採取一系列的佈植及凹陷步驟，直至在n型區域50N中形成了第14A圖及第14B圖之第一凹槽86為止。可接著移除遮罩。在一些實施例中，可首先處理n型區域50N以形成第14A圖及第14B圖之第一凹槽86，其後處理p型區域50P。使用此製程，可使用單個遮罩來保護一個元件區域而同時處理另一元件區域。其他實施例可利用其他排序處理n型區域50N及p型區域50P，包括例如使用多個遮罩同時處理第一奈米結構52及/或第二奈米結構54之群組。
第9A圖及第9B圖繪示n型區域50N中之佈植製程59N及p型區域50P中之佈植製程59P。所使用之n型雜質可為先前所論述之n型雜質中的任一者，且可包括砷、磷及銻。所使用之p型雜質可為先前所論述之p型雜質中的任一者，且可包括硼、BF2 、銦及鎵。
可使用可配置之製程條件來執行佈植製程59N及佈植製程59P，包括例如佈植能量、佈植角度、佈植溫度及佈植持續時間。通常，可基於所使用之摻雜劑、目標佈植濃度及期望佈植深度（垂直地及橫向地）來調整此些製程條件中之每一者。佈植製程59N及佈植製程59P產生佈植區域57C，此些佈植區域57C的一部分包括p型區域50P中之通道接面56C及n型區域50N中之通道接面58C。在佈植之後，將移除第一奈米結構52及第二奈米結構54之一部分，留下第一奈米結構52及第二奈米結構54之另一部分，其將充當通道區域。執行佈植製程59N及佈植製程59P以形成通道接面58C，此些通道接面58C在第一間隔物81之下及虛設閘極電極76之下延伸。因此，通道接面58C之大小最終由所佈植離子（例如，參見第10B圖之LSC ）的橫向離散確定。因此，如以下將進一步論述，吾人可選擇製程條件以實現期望量的橫向離散。
對於佈植製程59N及佈植製程59P中之每一者而言，佈植角度可具有在約3度至15度之間的傾斜度及在0度與360度之間的旋轉角度，儘管預期並可使用其他角度。傾斜佈植角度為可配置的，以提供在第一間隔物81之下的通道接面。可在約室溫（約20℃）與約450℃之間的溫度範圍下執行佈植製程59N及佈植製程59P，儘管預期並可使用其他溫度。可執行佈植製程59N及佈植製程59P歷時約10秒與約300秒之間的持續時間，儘管預期並可使用其他持續時間。佈植能量取決於所使用之摻雜劑。對於佈植製程59N，可使用約3 keV與15 keV之間的能量佈植砷，磷在約2 keV與10 keV之間，且銻在約4 keV與17 keV之間。對於佈植製程59P，可使用約1.5 keV與8 keV之間的能量佈植硼，BF2 在約2.5 keV與12 keV之間，銦在約4 keV與50 keV之間，且鎵在約4 keV與17 keV之間。應理解，可使用其他摻雜劑並取決於所使用之摻雜劑（及其他製程條件）而利用其他佈植能量。對於砷、磷、硼及BF2 而言通道接面之所實現的峰值佈植濃度可在約1x1018 cm-3 與1x1022 cm-3 之間，且對於銻、銦及鎵而言係在約1x1018 cm-3 與1x1021 cm-3 之間。
在佈植製程59N之後，佈植區域57C包括形成在第二奈米結構54C中之通道接面58C，其在第一間隔物81之下延伸。另外，佈植製程59N亦可將摻雜劑佈植在第一奈米結構52C中，作為佈植區域57C的一部分。當後續製程移除第二奈米結構54C之經暴露部分時，第二奈米結構52C之對應部分亦被移除，且佈植區域57C的一部分（及已佈植之摻雜劑）可保留在第一奈米結構52C中。
在一些實施例中，諸如第9A圖及第9B圖中所繪示，在移除第二奈米結構54C之經暴露部分以露出第一奈米結構52C之後，對第一奈米結構52C執行佈植製程59P。在此些實施例中，佈植區域57C可包括上覆奈米結構54C之在第一間隔物81之下且在虛設閘極介電質71之下的區域。在其他實施例中，使用足以在第一奈米結構52C及第二奈米結構54C中佈植離子之製程條件執行佈植製程59P。藉由以佈植製程59P替代佈植製程59N，自所示之n型區域50N繪示出此些實施例。佈植區域57C可繼而包括通道接面56C及上覆奈米結構54C的部分。
在佈植製程59P之後，佈植區域57C及57B包括形成在第一奈米結構52C中之通道接面56C，其在第一間隔物81之下延伸。另外，佈植製程59P亦可在第二奈米結構54B中（用於形成佈植區域57B）及/或第二奈米結構54C中（用於形成佈植區域57C）佈植摻雜劑。
第10A圖及第10B圖繪示乾式蝕刻製程及表面清洗製程，用以使第一奈米結構52及第二奈米結構54凹陷，將在其中形成磊晶源極/汲極區域92（參見第18A圖及第18B圖）。可使用任何適當蝕刻劑來執行乾式蝕刻，以移除n型區域50N中之第一奈米結構52C及第二奈米結構54C的經暴露部分及p型區域50P中之第一奈米結構52C及第二奈米結構54B的經暴露部分。當蝕刻n型區域50N中之第二奈米結構54C時，下面的奈米結構52C可充當蝕刻終止層，或可使用定時的蝕刻。當蝕刻n型區域50N中或p型區域50P中之第一奈米結構52C時，第二奈米結構54B可充當蝕刻終止層，或可使用定時蝕刻。在蝕刻p型元件區域中之第一奈米結構52C之後，在一些實施例中，蝕刻經暴露的第二奈米結構54B以暴露第一奈米結構52B，此些第一奈米結構52B可用作蝕刻終止層，或可使用定時蝕刻。乾式蝕刻製程移除第二奈米結構52C及54C之被離子佈植損壞的受損區域，而不會橫向地蝕刻在閘極間隔物81之下的通道接面56C及58C或佈植區域57C。
在每一乾式蝕刻之後，可使用表面清洗製程以移除由於乾式蝕刻產生之殘餘物及副產物。用於乾式蝕刻之適當蝕刻劑可包括XeF2 、BrF3 、ClF3 、CF4 、SiF4 、NF3 、其類似者，或其組合。可分別使用對應的表面清洗化學品、混合物或溶液，諸如，HF、HNO=、O3 、H2 SO4 :H2 O（比率為例如1:4之硫酸-過氧化氫混合物(SPM)）、NH=OH:H2 O2 :H2 O（比率為例如0.25:1:5之氫氧化氨-過氧化氫-水混合物(APM)）及HCl:H2 O2 :H2 O（比率為例如1:1:5之鹽酸-過氧化氫-水混合物(HPM)）、其類似者，或其組合。
在一些實施例中，可各自在單獨的處理腔室中執行離子佈植、乾式蝕刻及表面清洗製程。在其他實施例中，每一處理腔室可為群集工具的一部分。在此些實施例中，此群集工具可用以維持工具處理腔室中之每一者中的特定環境條件。舉例而言，可在離子佈植、乾式蝕刻及表面清洗製程之間維持真空水平。群集工具亦可具有提供塗覆遮罩層、圖案化光敏材料等等之製程的處理腔室。可在單獨工具中執行此些製程中之一或更多者。
在乾式蝕刻及表面清洗之後，佈植區域57C包括在第一間隔物81之下的奈米結構52C及奈米結構54C的已佈植區域，包括通道接面56C及58C。通道接面56C及58C之寬度或橫向離散LSC 自開口之邊緣（第14A圖及第14B圖之第一凹槽86的一部分或通道接面56C及58C之側壁）延伸至對應於約1x1018 cm-3 的摻雜劑濃度閾值之橫向深度，此後摻雜劑濃度呈對數地進一步下降至奈米結構54C及奈米結構52C中。在一些實施例中，橫向離散LSC 在約3 nm與5 nm之間。通道接面56C及58C可能被離子佈植損壞，其可能將藉由後續退火製程修復或重結晶，此後續退火製程可在表面清洗製程之後或在稍後階段中執行。
在第11A圖及第11B圖中，繪示第二佈植製程59N及59P。在n型區域50N中，第二佈植製程59N在奈米結構54B中佈植摻雜劑以形成通道接面58B，且在p型區域50P中，第二佈植製程59P在第一奈米結構52B中佈植摻雜劑以形成通道接面56B。類似於第9A圖及第9B圖中所繪示情形，佈植區域57（例如，佈植區域57A、佈植區域57B及佈植區域57C）包括此些通道接面56B、58B，以及虛線區域。可使用類似於以上關於第9A圖及第9B圖所論述之彼些製程及材料的製程及材料來執行第二佈植製程59N及59P，且不再重複。第二佈植製程59N及59P中所使用之佈植摻雜劑可為與第9A圖及第9B圖之第一佈植製程59N及59P中所使用的彼些物質相同或不同的物質。另外，用於第二佈植製程59N及59P之製程條件（諸如，能量水平、傾斜度、旋轉、持續時間及溫度，等等）可不同於第一佈植製程59N及59P中所使用之彼些製程條件，以實現期望的通道接面。
類似於以上關於第10A圖及第10B圖所論述情形，第12A圖及第12B圖繪示乾式蝕刻製程及表面清洗製程，用以使第一奈米結構52及第二奈米結構54凹陷，將在其中形成磊晶源極/汲極區域92（參見第18A圖及第18B圖）。可使用任何適當蝕刻劑來執行乾式蝕刻，以移除n型區域50N中之奈米結構52B及第二奈米結構54B的已暴露部分及p型區域50P中之奈米結構52B及奈米結構54A的已暴露部分。通道接面56B及58B之寬度或橫向離散LSB 可在約3 nm與5 nm之間。通道接面56B及58B可能被離子佈植損壞，其可能將藉由後續退火製程修復或重結晶，此後續退火製程可在表面清洗製程之後或在稍後階段中執行。
在第13A圖及第13B圖中，繪示第三佈植製程59N及59P。在n型區域50N中，第二佈植製程59N在奈米結構54B中佈植摻雜劑以形成通道接面58B，且在p型區域50P中，第二佈植製程59P在奈米結構52B中佈植摻雜劑以形成通道接面56B。類似於第9A圖及第9B圖中所示情形，佈植區域57（例如，57A、57B及57C）包括此些通道接面56B、58B，以及虛線區域。可使用類似於以上關於第9A圖及第9B圖所論述之彼些製程及材料的製程及材料來執行第三佈植製程59N及59P，且不再重複。第三佈植製程59N及59P中所使用之佈植摻雜劑可為與第9A圖及第9B圖之第一佈植製程59N及59P中所使用的彼些物質及/或第11A圖及第11B圖之第二佈植製程59N及59P中所使用的彼些物質相同或不同的物質。另外，用於第三佈植製程59N及59P之製程條件（諸如，能量水平、傾斜度、旋轉、持續時間及溫度，等等）可不同於第一佈植製程59N及59P及/或第二佈植製程59N及59P中所使用之彼些製程條件，以實現期望的通道接面。在具有更多奈米結構及額外佈植步驟之實施例中，摻雜劑物質可與其他奈米片中所使用之物質相同或不同。
類似於以上關於第10A圖及第10B圖所論述情形，第14A圖及第14B圖繪示乾式蝕刻製程及表面清洗製程，用以使第一奈米結構52及第二奈米結構54凹陷，將在其中形成磊晶源極/汲極區域92（參見第18A圖及第18B圖）。可使用任何適當蝕刻劑來執行乾式蝕刻，以移除n型區域50N中之奈米結構52A及奈米結構54A的已暴露部分及p型區域50P中之奈米結構52A的已暴露部分。通道接面56A及58A之寬度或橫向離散LSA 可在約3 nm與5 nm之間。乾式蝕刻製程及表面清洗製程可繼續蝕刻基板50的一部分，藉此在奈米結構55之間形成第一凹槽86。通道接面56A及58A可能被離子佈植損壞，其可能將藉由後續退火製程修復或重結晶，此後續退火製程可在表面清洗製程之後或在稍後階段中執行。
第15A圖至第15U圖繪示奈米結構55之所得通道接面56及58的各種實施例。儘管此些圖式明確地繪示出用於n型區域50N之通道接面58，但吾人可容易地理解，可使用相同說明來理解與應用於p型區域50P之概念相同的概念。如上所述，因為用於離子佈植製程（亦即，佈植製程59N及59P）之製程條件為可配置的，所以所得通道接面56及58可用以針對奈米結構55中之每一者具有不同的橫向離散(LS)。當一起採用時，不同的通道接面LS導致不同的接面類型(JT)。第15A圖至第15U圖中之每一者繪示出用於三薄片奈米結構配置之不同接面類型。熟習此項技術者將理解，可為二薄片奈米結構配置或四或更多薄片奈米結構配置修改此些類型。藉由針對每一接面類型利用額外的遮罩製程，可將此些不同接面類型組合在相同元件區域中。當以下描述將第一佈植距離描述為約與第二佈植距離相同時，在一些實施例中，第一距離在第二距離的15％內。在其他實施例中，第一距離約與第二距離相同意謂，用於第一距離之佈植的製程條件與用於第二距離之佈植的製程條件相同。
參考第15A圖，接面類型JT具有為具有基底的梯形之形狀，其底部比頂部寬。接面類型JT係由兩個通道接面58在任一末端之間的無摻雜通道長度L確定。舉例而言，在第15A圖中，通道接面58C之橫向離散LSC 大於通道接面58B之橫向離散LSB ，此橫向離散LSB 大於通道接面58A之橫向離散LSA 。此些通道接面58中之每一者之間的對應無摻雜通道長度L與橫向離散(例如橫向離散LSA 、橫向離散LSB 、橫向離散LSc 或LSABC )相反，使得無摻雜通道長度LC 小於無摻雜通道長度LB ，此無摻雜通道長度LB 小於無摻雜通道長度LA 。無摻雜通道長度L之所得形狀為梯形的。可為p型區域50P及通道接面56實現類似的接面類型JT。
不同接面類型證實了提供具有可變且可配置之橫向離散(例如橫向離散LSA 、橫向離散LSB 、橫向離散LSc 或LSABC )之奈米片接面的能力。可控接面可用以例如提供對元件特性之定製的逐個元件控制，此些元件特性包括DC升壓、短通道效應及洩漏控制。
在第15B圖中，接面類型JT具有倒梯形形狀。無摻雜通道長度LC 大於奈米結構54B中之無摻雜通道長度LB 。奈米結構54B中之無摻雜通道長度LB大於奈米結構54A中之無摻雜通道長度LA 。通道接面58C之橫向離散LSC 小於通道接面58B之橫向離散LSB 。通道接面58B之橫向離散LSB 小於通道接面58A之橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15C圖中，接面類型JT具有沙漏形狀。無摻雜通道長度LC 大於奈米結構54B中之無摻雜通道長度LB 。奈米結構54B中之無摻雜通道長度LB 小於奈米結構54A中之無摻雜通道長度LA 。無摻雜通道長度LC 及LA 約相同。通道接面58C之橫向離散LSC 小於通道接面58B之橫向離散LSB 。通道接面58B之橫向離散LSB 大於通道接面58A之橫向離散LSA 。橫向離散LSC 及LSA 約相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15D圖中，接面類型JT具有矩形形狀。無摻雜通道長度LC 、LB 及LA 約相同。橫向離散LSC 、LSB 及LSA 約相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15E圖中，接面類型JT具有倒沙漏形狀。無摻雜通道長度LC 小於奈米結構54B中之無摻雜通道長度LB 。奈米結構54B中之無摻雜通道長度LB 大於奈米結構54A中之無摻雜通道長度LA 。無摻雜通道長度LC 及LA 約相同。通道接面58C之橫向離散LSC 大於通道接面58B之橫向離散LSB 。通道接面58B之橫向離散LSB 小於通道接面58A之橫向離散LSA 。橫向離散LSC 及橫向離散LSA 約相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15F圖中，接面類型JT具有尖峰形狀。無摻雜通道長度LC 約與無摻雜通道長度LB 相同。無摻雜通道長度LA 小於無摻雜通道長度LB 及無摻雜通道長度LC 。橫向離散LSC 約與橫向離散LSB 相同。橫向離散LSA 大於橫向離散LSB 及LSC 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15G圖中，接面類型JT具有倒尖峰形狀。無摻雜通道長度LB 約與無摻雜通道長度LA 相同。無摻雜通道長度LC 小於無摻雜通道長度LB 及無摻雜通道長度LA 。橫向離散LSB 約與橫向離散LSA 相同。橫向離散LSC 大於橫向離散LSB 及LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15H圖中，接面類型JT具有倒漏斗形狀。無摻雜通道長度LC 約與無摻雜通道長度LB 相同。無摻雜通道長度LA 大於無摻雜通道長度LB 及無摻雜通道長度LC 。橫向離散LSC 約與橫向離散LSB 相同。橫向離散LSA小於橫向離散LSB 及LSC 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15I圖中，接面類型JT具有漏斗形狀。無摻雜通道長度LB 約與無摻雜通道長度LA 相同。無摻雜通道長度LC 大於無摻雜通道長度LB 及無摻雜通道長度LA 。橫向離散LSB 約與橫向離散LSA 相同。橫向離散LSC 小於橫向離散LSB 及橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
第15J圖至第15U圖繪示另外配置，其中奈米結構中之一些省略了離子佈植，例如，佈植製程59N或59P。因此，第一奈米結構52及/或54中之一或更多者可無通道接面56及/或58。換言之，第一奈米結構52及/或54中之一或更多者可具有通道接面56及/或58，而第一奈米結構52及/或54中之一或更多者可能不具有通道接面56及/或58。出於以下論述之目的，應理解，當將奈米結構54中之一者描述為「無摻雜」時，其意謂對於彼特定奈米結構（例如，奈米結構54B）而言尚未使用佈植製程59N及59P進行摻雜。可能仍然存在摻雜劑，但濃度小於通道接面56及/或58中之濃度，使得其不會充當通道接面。
在第15J圖中，接面類型JT具有梯形形狀。無摻雜通道長度LC 小於無摻雜通道長度LA 。奈米結構54B保持無摻雜。橫向離散LSC 大於橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15K圖中，接面類型JT具有倒梯形形狀。無摻雜通道長度LC 大於無摻雜通道長度LA 。奈米結構54B保持無摻雜。橫向離散LSC 小於橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15L圖中，接面類型JT具有倒梯形形狀。無摻雜通道長度LB 大於無摻雜通道長度LA 。奈米結構54C保持無摻雜。橫向離散LSB 小於橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15M圖中，接面類型JT具有梯形形狀。無摻雜通道長度LB 小於無摻雜通道長度LA 。奈米結構54C保持無摻雜。橫向離散LSB 大於橫向離散LSA 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15N圖中，接面類型JT具有矩形形狀。無摻雜通道長度LB 約與無摻雜通道長度LA 相同。奈米結構54C保持無摻雜。橫向離散LSB 約與橫向離散LSA 相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15O圖中，接面類型JT具有倒梯形形狀。無摻雜通道長度LC 大於無摻雜通道長度LB 。奈米結構54A保持無摻雜。橫向離散LSC 小於橫向離散LSB 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15P圖中，接面類型JT具有梯形形狀。無摻雜通道長度LC 小於無摻雜通道長度LB 。奈米結構54A保持無摻雜。橫向離散LSC 大於橫向離散LSB 。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15Q圖中，接面類型JT具有矩形形狀。無摻雜通道長度LC 約與無摻雜通道長度LB 相同。奈米結構54A保持無摻雜。橫向離散LSC 約與橫向離散LSB 相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15R圖中，接面類型JT具有矩形形狀，且僅奈米結構55中之一者（奈米結構54B）經摻雜而形成通道接面58B。奈米結構54A及54C保持無摻雜。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15S圖中，接面類型JT具有矩形形狀，且僅奈米結構55中之一者（奈米結構54C）經摻雜而形成通道接面58C。奈米結構54B及54A保持無摻雜。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15T圖中，接面類型JT具有矩形形狀，且僅奈米結構55中之一者（奈米結構54A）經摻雜而形成通道接面58A。奈米結構54B及54C保持無摻雜。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第15U圖中，接面類型JT具有矩形形狀。無摻雜通道長度LC 約與無摻雜通道長度LA 相同。奈米結構54B保持無摻雜。橫向離散LSC 約與橫向離散LSA 相同。可為p型區域50P及通道接面56實現類似的接面類型JT。
在第16A圖及第16B圖中，蝕刻由第一凹槽86暴露之由第一半導體材料（例如，第一奈米結構52）形成的奈米結構55之層之側壁的部分以形成n型區域50N中之側壁凹槽88，且蝕刻由第一凹槽86暴露之由第二半導體材料（例如，第二奈米結構54）形成的奈米結構55之層之側壁的部分以形成p型區域50P中之側壁凹槽88。儘管在第16B圖中將第一奈米結構52及第二奈米結構54在側壁凹槽88中之側壁繪示為筆直的，但此些側壁可為凹入的或凸起的。可使用各向同性蝕刻製程（諸如，濕式蝕刻或其類似者）來蝕刻側壁。可使用遮罩（未示出）保護p型區域50P，而同時使用對第一半導體材料有選擇性之蝕刻劑來蝕刻第一奈米結構52，以使得與n型區域50N中之第一奈米結構52相比較而言，第二奈米結構54及基板50保持相對無摻雜。類似地，可使用遮罩（未示出）保護n型區域50N，而同時使用對第二半導體材料有選擇性之蝕刻劑來蝕刻第二奈米結構54，以使得與p型區域50P中之第二奈米結構54相比較而言，第一奈米結構52及基板50保持相對無摻雜。在其中第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC之實施例中，可使用藉由氫氧化四甲基銨(TMAH)、氫氧化銨(NH4 OH)或其類似者之乾式蝕刻製程以蝕刻n型區域50N中之第一奈米結構52的側壁，且可使用藉由氟化氫、另一氟基蝕刻劑或其類似者之乾式蝕刻製程以蝕刻p型區域50P中之第二奈米結構54的側壁。
在一些實施例中，在使n型區域50N中之第一奈米結構52及p型區域50P中之第二奈米結構54的側壁凹陷之後，在一些實施例中，第一奈米結構52及第二奈米結構54之側壁可凹陷至小於佈植區域57（參見第14A圖及第14B圖）之橫向深度。在此些實施例中，第一奈米結構52及第二奈米結構54之與相對側壁凹槽88相鄰之側壁包括佈植區域57的一部分。因此，可在凹陷的第一奈米結構52及第二奈米結構54之側壁處觀測到佈植離子（摻雜劑）。在其他實施例中，可自第一奈米結構52及第二奈米結構54移除佈植區域57，而同時使第一奈米結構52及第二奈米結構54之側壁凹陷。
在第17A圖至第17C圖中，第一內間隔物90形成在側壁凹槽88中。可藉由在第16A圖及第16B圖中所示之結構之上沉積內間隔物層（未單獨繪示）而形成第一內間隔物90。第一內間隔物90充當隨後形成之源極/汲極區域與閘極結構之間的隔離特徵。如以下將更詳細地論述，將在第一凹槽86中形成源極/汲極區域，而n型區域50N中之第一奈米結構52及p型區域50P中之第二奈米結構54將被對應閘極結構替代。
可藉由諸如CVD、ALD或其類似者之保形沉積製程來沉積內間隔物層。內間隔物層可包括諸如氮化矽或氧氮化矽之材料，儘管可利用任何適當的材料，諸如，具有小於約3.5的介電常數值之低介電常數（低k）材料。可接著各向異性地蝕刻內間隔物層，以形成第一內間隔物90。儘管將第一內間隔物90之外側壁繪示為與n型區域50N中之第二奈米結構54的側壁齊平且與p型區域50P中之第一奈米結構52的側壁齊平，但第一內間隔物90之外側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52之側壁或自此些側壁凹陷。
此外，儘管在第17B圖中將第一內間隔物90之外側壁繪示為筆直的，但第一內間隔物90之外側壁可為凹入的或凸起的。作為示例，第17C圖繪示其中第一奈米結構52之側壁凹入、第一內間隔物90之外側壁凹入且第一內間隔物90自n型區域50N中之第二奈米結構54的側壁凹陷之實施例。亦繪示的為其中第二奈米結構54之側壁凹入、第一內間隔物90之外側壁凹入且第一內間隔物90自p型區域50P中之第一奈米結構52的側壁凹陷之實施例。可藉由諸如RIE、NBE或其類似者之各向異性蝕刻製程來蝕刻內間隔物層。第一內間隔物90可用以防止由後續蝕刻製程（諸如，用以形成閘極結構之蝕刻製程）對隨後形成之源極/汲極區域（諸如，以下關於第18A圖至第18D圖所論述之磊晶源極/汲極區域92）的損壞。
在沉積時，第一內間隔物90可能無摻雜劑，摻雜劑可能保留在第一奈米結構52之側壁凹槽88及第二奈米結構54之側壁凹槽88中，如上所述。然而，後續製程可導致n型區域50N之佈植區域57及p型區域50P之佈植區域57中的摻雜劑自第一奈米結構52及/或第二奈米結構54之側壁擴散至第一內間隔物90中。如此，可在n型區域50N中之第一內間隔物90中找到相應的n型摻雜劑，且可在p型區域50P中之第一內間隔物90中找到p型摻雜劑。可在第一奈米結構52或第二奈米結構54之側壁與第一內部間隔物90之間的界面90i處找到相應摻雜劑之峰值濃度。界面90i處之摻雜劑濃度可在自界面之任一橫向方向上按梯度減小，亦即，自界面90i橫向更深地至第一內間隔物90中且自界面90i橫向更深地至第一奈米結構52或第二奈米結構54中。
在第18A圖至第18D圖中，磊晶源極/汲極區域92形成在第一凹槽86中。在一些實施例中，磊晶源極/汲極區域92可在n型區域50N中之第二奈米結構54上及在p型區域50P中之第一奈米結構52上施加應力，藉此提高效能。如第18B圖中所繪示，磊晶源極/汲極區域92形成在第一凹槽86中，以使得每一虛設閘極76設置在磊晶源極/汲極區域92之相應的相鄰對之間。在一些實施例中，第一間隔物81用以將磊晶源極/汲極區域92與虛設閘極76分離開，且第一內間隔物90用以將磊晶源極/汲極區域92與奈米結構55分離開適當的橫向距離，使得磊晶源極/汲極區域92不會與所得奈米FET之隨後形成的閘極短路。
可藉由遮罩p型區域50P（例如，PMOS區域）而形成n型區域50N（例如，NMOS區域）中之磊晶源極/汲極區域92。接著，磊晶源極/汲極區域92在n型區域50N中之第一凹槽86中磊晶地生長。磊晶源極/汲極區域92可包括適用於n型奈米FET之任何可接受的材料。舉例而言，若第二奈米結構54為矽，則磊晶源極/汲極區域92可包括在第二奈米結構54上施加拉伸應變之材料，諸如，矽、碳化矽、磷摻雜碳化矽、磷化矽或其類似者。磊晶源極/汲極區域92可具有自奈米結構55之相應上部表面凸起的表面，且可具有小平面。
可藉由遮罩n型區域50N（例如，NMOS區域）而形成p型區域50P（例如，PMOS區域）中之磊晶源極/汲極區域92。接著，磊晶源極/汲極區域92在p型區域50P中之第一凹槽86中磊晶地生長。磊晶源極/汲極區域92可包括適用於p型奈米FET之任何可接受的材料。舉例而言，若第一奈米結構52矽鍺，則磊晶源極/汲極區域92可包括在第一奈米結構52上施加壓縮應變之材料，諸如，矽鍺、硼摻雜矽鍺、鍺、鍺錫或其類似者。磊晶源極/汲極區域92亦可具有自奈米結構55之相應上部表面凸起的表面，且可具有小平面。
可藉由摻雜劑來佈植磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50以形成源極/汲極區域，類似於先前所論述之用於形成輕度摻雜源極/汲極區域之製程，之後進行退火。源極/汲極區域可具有在約1x1019 原子/cm3 與約1x1021 原子/cm3 之間的雜質濃度。用於源極/汲極區域之n型及/或p型雜質可為先前所論述之雜質中的任一者。在一些實施例中，磊晶源極/汲極區域92可在生長期間經原位摻雜。
由於用以在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92之磊晶製程，磊晶源極/汲極區域92之上部表面具有小平面，此些小平面橫向地向外擴展超過奈米結構55之側壁。在一些實施例中，如藉由第18A圖所繪示，此些小平面使得同一NSFET之相鄰磊晶源極/汲極區域92合併。在其他實施例中，如藉由第18C圖所繪示，相鄰磊晶源極/汲極區域92在磊晶製程完成之後保持分離。在第18A圖及第18C圖中所示之實施例中，第一間隔物81可形成至STI區域68之頂表面上，藉此阻擋磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55之側壁的部分，從而進一步阻擋磊晶生長。在一些其他實施例中，可調整用以形成第一間隔物81之間隔物蝕刻以移除間隔物材料，以便允許磊晶生長區域延伸至STI區域68之表面。
磊晶源極/汲極區域92可包括一或更多個半導體材料層。舉例而言，磊晶源極/汲極區域92可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。可將任何數目個半導體材料層用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C中之每一者可由不同的半導體材料形成，且可被摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有比第二半導體材料層92B小且比第三半導體材料層92C大之摻雜劑濃度。在其中磊晶源極/汲極區域92包括三個半導體材料層之實施例中，可沉積第一半導體材料層92A，且可在第一半導體材料層92A之上沉積第二半導體材料層92B，且可在第二半導體材料層92B之上沉積第三半導體材料層92C。
第18D圖繪示如下實施例：其中n型區域50N中之第一奈米結構52的側壁及p型區域50P中之第二奈米結構54的側壁為凹入的，第一內間隔物90之外側壁為凹入的，且第一內間隔物90分別自第二奈米結構54及第一奈米結構52之側壁凹陷。如第18D圖中所繪示，磊晶源極/汲極區域92可形成為與第一內間隔物90接觸，且可延伸越過n型區域50N中之第二奈米結構54的側壁及越過p型區域50P中之第一奈米結構52的側壁。
在第19A圖至第19C圖中，第一層間介電質(ILD)96沉積在分別在第6A圖、第18B圖及第18A圖中所繪示（第7A圖至第18B圖之製程不會變更第6A圖中所示之剖面）的結構之上。第一ILD 96可由介電材料形成，且可藉由任何適當方法沉積，諸如，CVD、電漿增強CVD(PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼摻雜磷矽酸鹽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)，或其類似者。可使用藉由任何可接受製程所形成之其他絕緣材料。在一些實施例中，接觸蝕刻終止層(CESL)94設置在第一ILD 96與磊晶源極/汲極區域92、遮罩78及第一間隔物81之間。CESL 94可包括具有與上覆第一ILD 96之材料不同的蝕刻速率之介電材料，諸如，氮化矽、氧化矽、氧氮化矽或其類似者。
在第20A圖及第20B圖中，可執行平坦化製程（諸如，CMP），以使第一ILD 96之頂表面與虛設閘極76或遮罩78之頂表面水平。平坦化製程亦可移除虛設閘極76上之遮罩78，及第一間隔物81之沿遮罩78之側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔物81及第一ILD 96之頂表面在製程變化之內為水平的。因此，虛設閘極76之頂表面經由第一ILD 96而暴露。在一些實施例中，遮罩78可保留，在此情形下，平坦化製程使第一ILD 96之頂表面與遮罩78及第一間隔物81之頂表面水平。
在第21A圖及第21B圖中，在一或更多個蝕刻步驟中移除虛設閘極76及遮罩78（若存在），以使得形成第二凹槽98。虛設閘極介電質71之在第二凹槽98中的部分亦被移除。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極76及虛設閘極介電質71。舉例而言，蝕刻製程可包括使用（若干）反應氣體之乾式蝕刻製程，此（些）反應氣體以比第一ILD 96或第一間隔物81快之速率選擇性地蝕刻虛設閘極76。每一第二凹槽98暴露及/或覆蓋奈米結構55之部分，此些部分充當隨後完成之奈米FET中的通道區域。奈米結構55之充當通道區域的部分係設置在磊晶源極/汲極區域92之相鄰對之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可用作蝕刻終止層。可在移除虛設閘極76之後接著移除虛設閘極介電質71。
在第22A圖及第22B圖中，移除n型區域50N中之第一奈米結構52及p型區域50P中之第二奈米結構54，以擴展第二凹槽98。藉由在p型區域50P之上形成遮罩（未示出）及使用對第一奈米結構52的材料有選擇性之蝕刻劑執行各向同性蝕刻製程（諸如，濕式蝕刻或其類似者）來移除第一奈米結構52，而同時與第一奈米結構52相比較而言，第二奈米結構54、基板50、STI區域68保持相對無摻雜。在其中第一奈米結構52包括（例如）SiGe且第二奈米結構54A至54C包括（例如）Si或SiC之實施例中，可使用氫氧化四甲基銨(TMAH)、氫氧化銨(NH4 OH)或其類似者來移除n型區域50N中之第一奈米結構52。
藉由在n型區域50N之上形成遮罩（未示出）及使用對第二奈米結構54的材料有選擇性之蝕刻劑執行各向同性蝕刻製程（諸如，濕式蝕刻或其類似者）來移除p型區域50P中之第二奈米結構54，而同時與第二奈米結構54相比較而言，第一奈米結構52、基板50、STI區域68保持相對無摻雜。在其中第二奈米結構54包括（例如）SiGe且第一奈米結構52包括（例如）Si或SiC之實施例中，可使用氟化氫、另一氟基蝕刻劑或其類似者來移除p型區域50P中之第二奈米結構54。
在移除了n型區域50N中之第一奈米結構52及p型區域50P中之第二奈米結構54之後，可對分別跨在剩餘第二奈米結構54及第一奈米結構52之間的間隔物90進行摻雜。如上所述，被移除之奈米結構55中的摻雜劑可能擴散至間隔物90中。間隔物90中之摻雜劑的濃度在間隔物之與源極/汲極區域92相對的側處最大，且濃度朝向源極/汲極區域92按梯度下降。
在第23A圖及第23B圖中，為替換閘極形成閘極介電層100及閘極電極102。閘極介電層100保形地沉積在第二凹槽98中。在n型區域50N中，閘極介電層100可形成在基板50之頂表面及側壁上及第二奈米結構54之頂表面、側壁及底表面上，且在p型區域50P中，閘極介電層100可形成在基板50之頂表面及側壁上及第一奈米結構52之頂表面、側壁及底表面上。閘極介電層100亦可沉積在第一ILD 96、CESL 94、第一間隔物81及STI區域68之頂表面上。
根據一些實施例，閘極介電層100包括一或更多個介電層，諸如，氧化物、金屬氧化物、其類似者，或其組合。舉例而言，在一些實施例中，閘極介電質可包括氧化矽層及在氧化矽層之上的金屬氧化物層。在一些實施例中，閘極介電層100包括高介電常數介電材料，且在此些實施例中，閘極介電層100可具有大於約7.0之介電常數值，且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合之金屬氧化物或矽酸鹽。閘極介電層100之結構在n型區域50N及p型區域50P中可相同或不同。閘極介電層100之形成方法可包括分子束沉積(MBD)、ALD、PECVD及其類似者。
閘極電極102分別沉積在閘極介電層100之上，並填充第二凹槽98之剩餘部分。閘極電極102可包括含金屬材料，諸如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或其多層。舉例而言，儘管在第23A圖及第23B圖中繪示了單層閘極電極102，但閘極電極102可包括任何數目個內襯層、任何數目個功函數調節層及填充材料。構成閘極電極102之層的任何組合可在n型區域50N中沉積在第二奈米結構54的相鄰者之間及奈米結構54A與基板50之間，且可在p型區域50P中沉積在第一奈米結構52的相鄰者之間。
閘極介電層100在n型區域50N及p型區域50P中的形成可同時發生，以使得每一區域中之閘極介電層100由相同材料形成，且閘極電極102的形成可同時發生，以使得每一區域中之閘極電極102由相同材料形成。在一些實施例中，每一區域中之閘極介電層100可藉由相異製程形成以使得閘極介電層100可為不同材料及/或具有不同層數，及/或每一區域中之閘極電極102可藉由相異製程形成以使得閘極電極102可為不同材料及/或具有不同層數。當使用相異製程時，可使用各種遮罩步驟以遮罩並暴露適當區域。
在填充第二凹槽98之後，可執行諸如CMP之平坦化製程，以移除閘極介電層100及閘極電極102之材料的過量部分，此些過量部分係在第一ILD 96之頂表面之上。閘極電極102之材料及閘極介電層100的剩餘部分因此形成所得奈米FET之替換閘極結構。閘極電極102及閘極介電層100可統稱為「閘極結構」。
在第24A圖至第24C圖中，閘極結構（包括閘極介電層100及對應的上覆閘極電極102）凹陷，使得在閘極結構之上及在第一間隔物81之相對部分之間直接形成凹槽。將包括介電材料（諸如，氮化矽、氧氮化矽或其類似者）之一或更多個層的閘極遮罩104填充在此凹槽中，之後進行平坦化製程，以移除介電材料之在第一ILD 96之上延伸的過量部分。隨後形成之閘極接觸件（諸如，以下關於第26A圖及第26B圖論述之閘極接觸件114）穿透閘極遮罩104，以接觸凹陷閘極電極102之頂表面。
如藉由第24A圖至第24C圖進一步繪示，在第一ILD 96之上及閘極遮罩104之上沉積第二ILD 106。在一些實施例中，第二ILD 106為藉由FCVD形成之可流動膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG或其類似者之介電材料形成，且可藉由任何適當方法（諸如，CVD、PECVD或其類似者）沉積。
在第25A圖至第25C圖中，蝕刻第二ILD 106、第一ILD 96、CESL 94及閘極遮罩104，以形成第三凹槽108，此些第三凹槽108暴露磊晶源極/汲極區域92及/或閘極結構之表面。可藉由使用諸如RIE、NBE或其類似者之各向異性蝕刻製程進行蝕刻而形成第三凹槽108。在一些實施例中，可使用第一蝕刻製程將第三凹槽108蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程將其蝕刻穿過閘極遮罩104；及可接著使用第三蝕刻製程將其蝕刻穿過CESL 94。可在第二ILD 106之上形成並圖案化遮罩（諸如，光阻劑），以遮罩第二ILD 106之部分使其免於第一蝕刻製程及第二蝕刻製程。在一些實施例中，蝕刻製程可為過蝕刻，且因此，第三凹槽108延伸至磊晶源極/汲極區域92及/或閘極結構中，且第三凹槽108之底部可與磊晶源極/汲極區域92及/或閘極結構水平（例如，處於相同水平，或具有距基板之相同距離）或低於（例如，更靠近基板）磊晶源極/汲極區域92及/或閘極結構。儘管第25B圖將第三凹槽108繪示為在同一剖面中暴露磊晶源極/汲極區域92及閘極結構，但在各種實施例中，可在不同剖面中暴露磊晶源極/汲極區域92及閘極結構，藉此減小使隨後形成之接觸件短路的風險。在形成第三凹槽108之後，在磊晶源極/汲極區域92之上形成矽化物區域110。在一些實施例中，藉由以下來形成矽化物區域110：首先沉積能夠與下伏磊晶源極/汲極區域92之半導體材料（例如，矽、矽鍺、鍺）反應以在磊晶源極/汲極區域92的已暴露部分之上形成矽化物或鍺化物區域之金屬（未示出），諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金；接著形成熱退火製程以形成矽化物區域110。接著可例如藉由蝕刻製程移除已沉積金屬之未反應部分。儘管將矽化物區域110稱作矽化物區域，但矽化物區域110亦可為鍺化物區域，或矽鍺區域（例如，包括矽化物及鍺化物之區域）。在實施例中，矽化物區域110包括TiSi，且具有在約2 nm與約10 nm之間的範圍中之厚度。
接下來，在第26A圖至第26C圖中，接觸件112及114（亦可稱作接觸件插塞）形成在第三凹槽108中。接觸件112及114可各自包括一或更多個層，諸如，阻障層、擴散層及填充材料。舉例而言，在一些實施例中，接觸件112及114各自包括阻障層116及導電材料118，且電耦接至下伏導電特徵（例如，所繪示實施例中之閘極電極102及/或矽化物區域110）。閘極接觸件114電耦接至閘極電極102且可稱作閘極接觸件，且接觸件112電耦接至矽化物區域110且可稱作源極/汲極接觸件。阻障層116可包括鈦、氮化鈦、鉭、氮化鉭，或其類似者。導電材料118可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其類似者。可執行諸如CMP之平坦化製程，以自第二ILD 106之表面移除過量材料。
實施例可實現優勢。舉例而言，可在奈米結構中形成通道接面，藉此減小總的通道電阻。另外，使用多步驟離子佈植製程提供了為所佈植之每一奈米結構實現可調節的橫向離散之能力。使用多步驟溝槽及佈植系統提供了在奈米FET之閘極之下的通道區域中與其他奈米片不同地摻雜每一奈米片之能力。每一奈米片可具有無摻雜通道寬度，可針對每一奈米片配置此無摻雜通道寬度以具有特定的橫向離散、離子濃度及摻雜劑物質。因為可個別地配置每一奈米片，所以每一者可具有不同的技術規格，包括完全自選擇的奈米結構省略佈植。
本揭露之一實施例為一種元件，元件包括第一奈米結構，此第一奈米結構包括在任一末端處之第一摻雜通道接面。此元件亦包括在第一奈米結構之上的第二奈米結構，此第二奈米結構包括在任一末端處之第二摻雜通道接面。此元件亦包括閘極結構，其設置在第一奈米結構與第二奈米結構之上，此閘極結構在第一奈米結構與第二奈米結構之間延伸。此元件亦包括源極/汲極區域，其與閘極結構相鄰，此源極/汲極區域接觸第一奈米結構及第二奈米結構。在一些實施例中，此元件進一步包括：設置在第一奈米結構之任一末端處的內間隔物，此內間隔物在第一奈米結構與第二奈米結構之間延伸，此內間隔物插入在閘極結構之閘極介電質與此源極/汲極區域之間。在一些實施例中，此內間隔物包括第一摻雜劑，此第一摻雜劑之峰值濃度係在內間隔物與閘極介電質之界面。在一些實施例中，第一摻雜通道接面具有在3 nm與5 nm之間的第一橫向離散。在一些實施例中，第二摻雜通道接面具有與第一橫向離散不同之第二橫向離散。在一些實施例中，第一摻雜通道接面中之摻雜劑的第一濃度在1x1018 cm-3 與1x1022 cm-3 之間。
本揭露之另一實施例為一種電晶體，此電晶體包括第一奈米結構及在第一奈米結構之上的第二奈米結構，其中第一奈米結構或第二奈米結構中之至少一者包括每一末端處之第一摻雜通道接面及第一摻雜通道接面之間的第一無摻雜通道長度。此電晶體亦包括閘極結構，其設置在第一奈米結構與第二奈米結構之上，此閘極結構在第一奈米結構與第二奈米結構之間延伸。此電晶體亦包括源極/汲極區域，其與閘極結構相鄰，此源極/汲極區域接觸第一奈米結構及第二奈米結構。在一些實施例中，第一奈米結構或第二奈米結構中之至少一第二者包括每一末端處之第二摻雜通道接面及第二摻雜通道接面之間的第二無摻雜通道長度。在一些實施例中，第一無摻雜通道長度為與第二無摻雜通道長度不同之值。在一些實施例中，第三奈米結構包括每一末端處之第三摻雜通道接面及第三摻雜通道接面之間的第三無摻雜通道長度。在一些實施例中，第一無摻雜通道長度、第二無摻雜通道長度及第三無摻雜通道長度中之至少兩者為不同值。在一些實施例中，第一無摻雜通道長度、第二無摻雜通道長度及第三無摻雜通道長度皆為不同值。
本揭露之另一實施例為一種方法，包括在基板之上形成交替奈米結構。此方法亦包括在此些交替奈米結構之上形成閘極結構。此方法亦包括執行第一角度離子佈植以將第一摻雜劑佈植至第一奈米結構之第一通道末端中，此第一通道末端在閘極結構之下。此方法亦包括蝕刻交替奈米結構中之第一奈米結構，以在與閘極結構相鄰之第一奈米結構中形成第一凹槽，此蝕刻暴露了第一奈米結構之第一通道末端。此方法亦包括執行第二角度離子佈植以將第二摻雜劑佈植至第二奈米結構之第二通道末端中，此第二通道末端在閘極結構之下。此方法亦包括蝕刻交替奈米結構中之第二奈米結構，以使第一凹槽延伸並在與閘極結構相鄰之第二奈米結構中形成第二凹槽，此蝕刻暴露了第二奈米結構之第二通道末端。此方法亦包括蝕刻以使第二凹槽延伸，以在基板中形成第三凹槽。此方法亦包括在此第三凹槽中沉積源極/汲極區域。在一些實施例中，此方法可包括：使設置在第一奈米結構與第二奈米結構之間的第三奈米結構之側壁凹陷；及在第三奈米結構之此些側壁上沉積內間隔物。在一些實施例中，第三奈米結構之側壁包括來自第一角度離子佈植或第二角度離子佈植之已佈植離子，且此方法可包括退火第三奈米結構及內間隔物，以使已佈植離子自第三奈米結構擴散至內間隔物。在一些實施例中，第一角度離子佈植將第一摻雜劑以第一橫向距離佈植至第一奈米結構之第一通道末端中，且其中第二角度離子佈植將第二摻雜劑以第二橫向距離佈植至第二奈米結構之第二通道末端中。在一些實施例中，第一橫向距離及第二橫向距離具有不同值。在一些實施例中，第一橫向距離及第二橫向距離各自在3 nm與5 nm之間。在一些實施例中，此方法可包括：在蝕刻第一奈米結構以形成第一凹槽之後，執行第一凹槽之表面清洗。在一些實施例中，第一摻雜劑為與第二摻雜劑不同之物質。
前文概述了若干實施例之特徵，使得熟習此項技術者可較佳地理解本揭露之一些實施例之態樣。熟習此項技術者應瞭解，他們可容易地使用本揭露之一些實施例作為設計或修改用於實現相同目的及/或達成本揭露之一些實施例中所介紹之實施例之相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此些等效構造不脫離本揭露之一些實施例之精神及範疇，且他們可在不脫離本揭露之一些實施例之精神及範疇的情況下在本揭露之一些實施例作出各種改變、代替及替換。
20:分隔件 50:基板 50N:n型區域 50P:p型區域 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:奈米結構 52A:奈米結構 52B:奈米結構 52C:奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:奈米結構 54A:奈米結構 54B:奈米結構 54C:奈米結構 55:奈米結構 56A:通道接面 56B:通道接面 56C:通道接面 57A:佈植區域 57B:佈植區域 57B/57A:佈植區域 57B/57C:佈植區域 57C:佈植區域 57C/57B:佈植區域 58A:通道接面 58B:通道接面 58C:通道接面 59N:佈植製程 59P:佈植製程 64:多層堆疊 66:鰭片 68:淺溝槽隔離區域(STI區域) 70:虛設介電層 71:虛設閘極介電質 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔物層 81:間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹槽 88:側壁凹槽 90:間隔物 90i:界面 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:接觸蝕刻終止層(CESL) 96:第一層間介電質(ILD) 98:第二凹槽 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:第二ILD 108:第三凹槽 110:矽化物區域 112:接觸件 114:接觸件 116:阻障層 118:導電材料 A-A':剖面 B-B':剖面 C-C':剖面 JT:接面類型 LA :無摻雜通道長度 LB :無摻雜通道長度 LC :無摻雜通道長度 LSA :橫向離散 LSABC :橫向離散 LSB :橫向離散 LSC :橫向離散
當結合隨附諸圖閱讀時，得以自以下詳細描述最佳地理解本揭露之一些實施例之態樣。應注意，根據行業上之標準實務，各種特徵未按比例繪製。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。 第1圖根據一些實施例以三維視圖繪示奈米結構場效應電晶體(field-effect transistor; FET)（奈米FET或奈米片FET）之示例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖、第15E圖、第15F圖、第15G圖、第15H圖、第15I圖、第15J圖、第15K圖、第15L圖、第15M圖、第15N圖、第15O圖、第15P圖、第15Q圖、第15R圖、第15S圖、第15T圖、第15U圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第18D圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖及第26C圖為根據一些實施例之製造奈米FET的中間階段之剖面圖。 第15A圖、第15B圖、第15C圖、第15D圖、第15E圖、第15F圖、第15G圖、第15H圖、第15I圖、第15J圖、第15K圖、第15L圖、第15M圖、第15N圖、第15O圖、第15P圖、第15Q圖、第15R圖、第15S圖、第15T圖及第15U圖根據各種實施例進一步繪示佈植區域之各種佈置。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
50N:n型區域
50P:p型區域
54A:奈米結構
54B:奈米結構
54C:奈米結構
56A:通道接面
56B:通道接面
56C:通道接面
58A:通道接面
58B:通道接面
58C:通道接面
81:間隔物
90:間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻終止層(CESL)
96:第一層間介電質(ILD)
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二ILD
110:矽化物區域
112:接觸件
114:接觸件
116:阻障層
118:導電材料

Claims (20)

  1. 一種元件，包含： 一第一奈米結構，該第一奈米結構包含在任一末端處之一第一摻雜通道接面； 一第二奈米結構，在該第一奈米結構之上，該第二奈米結構包含在任一末端處之一第二摻雜通道接面； 一閘極結構，設置在該第一奈米結構與該第二奈米結構之上，該閘極結構在該第一奈米結構與該第二奈米結構之間延伸；以及 一源極/汲極區域，與該閘極結構相鄰，該源極/汲極區域接觸該第一奈米結構及該第二奈米結構。
  2. 如請求項1所述之元件，進一步包含： 一內間隔物，設置在該第一奈米結構之任一末端處，該內間隔物在該第一奈米結構與該第二奈米結構之間延伸，該內間隔物插入在該閘極結構之一閘極介電質與該源極/汲極區域之間。
  3. 如請求項2所述之元件，其中該內間隔物包含一第一摻雜劑，該第一摻雜劑之一峰值濃度係在該內間隔物與該閘極介電質之一界面。
  4. 如請求項1所述之元件，其中該第一摻雜通道接面具有在3 nm與5 nm之間的一第一橫向離散。
  5. 如請求項4所述之元件，其中該第二摻雜通道接面具有與該第一橫向離散不同之一第二橫向離散。
  6. 如請求項1所述之元件，其中該第一摻雜通道接面中之摻雜劑的一第一濃度在1x1018 cm-3 與1x1022 cm-3 之間。
  7. 一種電晶體，包含： 一第一奈米結構； 一第二奈米結構，在該第一奈米結構之上，其中該第一奈米結構或第二奈米結構的至少一者包含每一末端處之第一摻雜通道接面及該些第一摻雜通道接面之間的一第一無摻雜通道長度； 一閘極結構，設置在該第一奈米結構與該第二奈米結構之上，該閘極結構在該第一奈米結構與該第二奈米結構之間延伸；以及 一源極/汲極區域，與該閘極結構相鄰，該源極/汲極區域接觸該第一奈米結構及該第二奈米結構。
  8. 如請求項7所述之電晶體，其中該第一奈米結構或第二奈米結構的至少一第二者包含每一末端處之第二摻雜通道接面及該些第二摻雜通道接面之間的一第二無摻雜通道長度。
  9. 如請求項8所述之電晶體，其中該第一無摻雜通道長度為與該第二無摻雜通道長度不同之一值。
  10. 如請求項8所述之電晶體，進一步包含： 一第三奈米結構，在該第二奈米結構之上，該閘極結構在該第二奈米結構與該第三奈米結構之間延伸，其中該第三奈米結構包含每一末端處之第三摻雜通道接面及該些第三摻雜通道接面之間的一第三無摻雜通道長度。
  11. 如請求項10所述之電晶體，其中該第一無摻雜通道長度、該第二無摻雜通道長度及該第三無摻雜通道長度的至少兩者為不同值。
  12. 如請求項11所述之電晶體，其中該第一無摻雜通道長度、該第二無摻雜通道長度及該第三無摻雜通道長度皆為不同值。
  13. 一種方法，包含： 在一基板之上形成多個奈米結構； 在該些奈米結構之上形成一閘極結構； 執行一第一角度離子佈植，以將第一摻雜劑佈植至該些奈米結構中之一第一奈米結構的一第一通道末端中，該第一通道末端位於該閘極結構之下； 蝕刻該些交替奈米結構中之該第一奈米結構，以在與該閘極結構相鄰之該第一奈米結構中形成一第一凹槽，該蝕刻暴露該第一奈米結構之該第一通道末端； 執行一第二角度離子佈植，以將第二摻雜劑佈植至一第二奈米結構之一第二通道末端中，該第二通道末端位於該閘極結構之下； 蝕刻該些交替奈米結構中之該第二奈米結構，以使該第一凹槽延伸並在與該閘極結構相鄰之該第二奈米結構中形成一第二凹槽，該蝕刻暴露該第二奈米結構之該第二通道末端； 蝕刻以使該第二凹槽延伸，以在該基板之上形成一第三凹槽；以及 在該第三凹槽中沉積一源極/汲極區域。
  14. 如請求項13所述之方法，進一步包含： 使該些奈米結構中之設置在該第一奈米結構與該第二奈米結構之間的一第三奈米結構之側壁凹陷；以及 在該第三奈米結構之該些側壁上沉積一內間隔物。
  15. 如請求項14所述之方法，其中該第三奈米結構之該些側壁包含來自該第一角度離子佈植或該第二角度離子佈植之已佈植離子，進一步包含退火該第三奈米結構及內間隔物，該退火使已佈植離子自該第三奈米結構擴散至該內間隔物。
  16. 如請求項14所述之方法，其中該第一角度離子佈植將第一摻雜劑以一第一橫向距離佈植至該第一奈米結構之該第一通道末端中，且其中該第二角度離子佈植將第二摻雜劑以一第二橫向距離佈植至該第二奈米結構之該第二通道末端中。
  17. 如請求項16所述之方法，其中該第一橫向距離及該第二橫向距離具有不同值。
  18. 如請求項16所述之方法，其中該第一橫向距離及該第二橫向距離各自在3 nm與5 nm之間。
  19. 如請求項13所述之方法，進一步包含：在蝕刻該第一奈米結構以形成該第一凹槽之後，執行該第一凹槽之一表面清洗。
  20. 如請求項13所述之方法，其中該些第一摻雜劑為與該些第二摻雜劑不同之物質。
TW110102191A 2020-07-31 2021-01-20 電晶體及其製造方法 TWI811615B (zh)

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