JP2022027717A - ナノ－ｆｅｔ用のイオン注入 - Google Patents

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育樟 林
Yu-Chang Lin
俊峰 聶
Chun-Feng Nieh
恵政 張
Huicheng Chang
育佳 楊
Yee-Chia Yeo
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

【課題】最小素子サイズを小さくするデバイス、トランジスタ及びそれらの形成方法を提供する。【解決手段】ナノ電界効果トランジスタは、ナノ電界効果トランジスタの１つ又は複数のナノ構造５５用のチャネル領域の両端にドープチャネル接合を含む。チャネル接合は、ソース／ドレイン領域９２に凹部が製造されると同時に、リセスプロセスと注入プロセスを繰り返すことによって形成される。注入されたドープチャネル接合は、ドープチャネル接合の所望の横方向分散を達成するように制御される。【選択図】図１

Description

本願は、２０２０年７月３１日に提出された米国仮出願第６３／０５９、２１８号の優先権を主張しており、同願は全体として参照により本明細書に組み込まれる。
本発明は、ナノ－ＦＥＴ用のイオン注入に関する。
半導体デバイスは、例えばパーソナルコンピュータ、携帯電話、デジタルカメラや他の電子機器など、様々な電子用途で使用されている。半導体デバイスは、一般に、絶縁又は誘電体層、導電層、及び半導体材料層を半導体基板上に順次堆積し、フォトリソグラフィーを用いて各材料層をパターニングして回路部品及び要素を形成することによって製造される。
半導体工業は、最小素子サイズを継続的に小さくすることで各種電子部品（例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど）の集積密度を高めつつあり、それにより、より多くの部品を特定の領域に集積することを可能とする。ただし、最小素子サイズを小さくするに伴い、解決すべき他の問題が生じる。
本開示の様々な態様は、添付の図面を参照して以下の詳細な説明から最も理解される。なお、業界での標準的な実用に応じて、様々な素子が縮尺に応じて作成されていない。実際には、議論を明確にするために、各素子のサイズを任意に増減させることがある。
いくつかの実施形態に係るナノ構造電界効果トランジスタ（ナノ‐ＦＥＴ又はナノシートＦＥＴ）の一例の立体図を示す。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図であり、様々な実施形態に係る、注入領域の様々な配置をさらに示している。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。 いくつかの実施形態に係る、ナノ－ＦＥＴの製造における中間段階の断面図である。
以下の開示は、提供される主題の様々な機能を実装するために、複数の異なる実施形態又は例を提供する。以下、本開示を簡略化するために、コンポーネントと配置の具体例を説明する。もちろん、これらは一例に過ぎず、これらに限定されることを意図していない。例えば、以下の説明において、第１の素子が第２の素子の上又は第２の素子に形成されるとは、第１の素子と第２の素子とが直接接触して形成されている実施形態を含んでもよいし、第１の素子と第２の素子とが直接接触しないように第１の素子と第２の素子との間に付加的な素子が形成されている実施形態を含んでもよい。また、本開示は、様々な例において、参照数字又は文字を繰り返してもよい。この繰り返しは、簡潔さ及び明確さのためのものであり、その自体が各種の実施形態及び／又は構成の間の関係を示すものではない。
さらに、「の下（ｂｅｎｅａｔｈ）」、「以下（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「の上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間相対用語は、図示するようなある要素又は素子と別の要素又は素子との関係を説明する説明を容易にするために使用されてもよい。上記空間相対用語は、図に示された方向に加えて、使用又は操作されるデバイスの異なる方向を包含することを意図している。装置は他の方向（９０度又は他の方向に回転され）で方向付けられてもよく、ここで使用される空間相対記述もそれに応じて解釈することができる。
実施形態は、ナノＦＥＴのチャネル領域をナノ注入イオンにより確実にドープできる方法を有利に提供する。上記ドーププロセスは、スタックチャネル領域の両端に横方向チャネル接合を提供し、それによりチャネル抵抗を低減させる。実施形態のプロセスは、ナノ－ＦＥＴの各ナノ構造のチャネル接合幅をカスタマイズすることができる。上記ソース／ドレイン領域の後続の形成のために凹部を形成する際に、複数の凹部及び角度注入プロセスを使用して、上記トランジスタゲートの下のナノシートチャネルの端部にドーパントイオンを選択的に注入する。複数の凹部及び注入プロセスの使用は、上記チャネル接合の横方向の注入深さ又は横方向分散を制御する能力を提供する。
図１は、いくつかの実施形態に係るナノ－ＦＥＴ（例えば、ナノワイヤＦＥＴ、ナノシートＦＥＴなど）の一例の立体図を示す。上記ナノ－ＦＥＴは、基板５０（例えば、半導体基板）のフィン６６上のナノ構造５５（例えば、ナノシート、ナノワイヤなど）を備え、上記ナノ構造５５は上記ナノ－ＦＥＴのチャネル領域として機能する。上記ナノ構造５５は、ｐ型ナノ構造、ｎ型ナノ構造、又はそれらの組み合わせを含んでもよい。分離領域６８は、隣接するフィン６６の間に配置され、上記フィン６６は、隣り合う分離領域６８の間の上に又は分離領域６８の間から突出可能である。本明細書で説明されているように上記分離領域６８は上記基板５０から分離されて記載／図示されているが、「基板」という用語は、個々の半導体基板、又は半導体基板と分離領域との組み合わせを意味することができる。さらに、上記フィン６６の底部が、上記基板５０を有する単一の連続した材料として図示されているが、上記フィン６６及び／又は上記基板５０の底部は、単一の材料又は複数の材料を含むことができる。この文脈では、上記フィン６６とは、隣り合う分離領域６８の間に延在する部分を指す。
ゲート誘電体層１００は、上記フィン６６の上面の上に位置し、上記ナノ構造５５の上面、側壁及び底面に沿っている。ゲート電極１０２は、上記ゲート誘電体層１００の上に位置する。エピタキシャルソース／ドレイン領域９２は、上記ゲート誘電体層１００と上記ゲート電極１０２の反対側でのフィン６６に配置される。
図１は、後の図で使用される参照断面をさらに示している。断面Ａ－Ａ’は、ゲート電極９８の縦軸に沿っており、例えばナノ－ＦＥＴのエピタキシャルソース／ドレイン領域９２間の電流の流れ方向に垂直な方向に沿っている。断面Ｂ－Ｂ’は、断面Ａ－Ａ’に垂直であり、ナノ－ＦＥＴのフィン６６の縦軸に平行であり、例えば上記ナノ－ＦＥＴのエピタキシャルソース／ドレイン領域９２間の電流方向に沿っている。断面Ｃ－Ｃ’は、断面Ａ－Ａ’に平行であり、上記ナノ－ＦＥＴのエピタキシャルソース／ドレイン領域を貫通して延びている。以下の図では、わかりやすくするためにこれらの参照断面を参照する。
本明細書で議論されるいくつかの実施形態は、ゲートラストプロセスを使用して形成されるナノ－ＦＥＴの文脈で議論される。他の実施形態では、ゲートファーストプロセスを使用することができる。さらに、いくつかの実施形態は、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）で使用される態様を考慮する。
図２～２６Ｃは、いくつかの実施形態に係るナノ－ＦＥＴの製造の中間段階の断面図である。図２～図５、図６Ａ、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、及び図２６Ａは、図１に示す参照断面Ａ－Ａ’を示している。図６Ｂ、７Ｂ、８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、１５Ｅ、１５Ｆ、１５Ｇ、１５Ｈ、１５Ｉ、１５Ｊ、１５Ｋ、１５Ｌ、１５Ｍ、１５Ｎ、１５Ｏ、１５Ｐ、１５Ｑ、１５Ｒ、１５Ｓ、１５Ｔ、１５Ｕ、１６Ｂ、１７Ｂ、１７Ｃ、１８Ｂ、１８Ｄ、１９Ｂ、２０Ｂ、２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、及び２６Ｂは、図１に示す参照断面Ｂ－Ｂ’を示している。図７Ａ、８Ａ、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１６Ａ、１７Ａ、１８Ａ、１８Ｃ、１９Ｃ、２４Ｃ、２５Ｃ及び２６Ｃは、図１に示す参照断面Ｃ－Ｃ’を示している。
図２では、基板５０が提供されている。上記基板５０は、例えば、バルク半導体、絶縁体上半導体（ＳＯＩ）基板などの半導体基板であってもよく、（例えば、ｐ型又はｎ型ドーパントで）ドープされていてもよく、又はアンドープされていてもよい。上記基板５０は、シリコンウエハなどのウエハであってもよい。一般に、ＳＯＩ基板は、絶縁体層上に形成された半導体材料の層である。上記絶縁体層は、例えば、注入酸化物（ＢＯＸ）層、酸化シリコン層などであってもよい。上記絶縁体層は、基板、典型的にはシリコン基板又はガラス基板上に提供される。多層基板又は傾斜基板のような他の基板も使用することができる。いくつかの実施形態では、上記基板５０の半導体材料は、シリコン；ゲルマニウム；炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムを含む化合物半導体；シリコンゲルマニウム、ガリウム砒素リン、アルミニウムインジウム砒素、アルミニウムガリウム砒素、ガリウムインジウム砒素、リン化ガリウムインジウム、及び／又はリン化ガリウムインジウム砒素を含む合金半導体；又はこれらの組み合わせを含んでもよい。
上記基板５０は、ｎ型領域５０Ｎとｐ型領域５０Ｐとを有する。上記ｎ型領域５０Ｎは、ｎ型ナノ－ＦＥＴなどＮＭＯＳトランジスタのようなｎ型デバイスを形成するために使用することができ、上記ｐ型領域５０Ｐは、ｐ型ナノ－ＦＥＴなどＰＭＯＳトランジスタのようなｐ型デバイスを形成するために使用することができる。上記ｎ型領域５０Ｎは、（ディバイダ２０によって示されるように）ｐ型領域５０Ｐから物理的に分離されてもよく、任意の数のデバイス素子（例えば、他の活性デバイス、ドープ領域、分離構造など）は、上記ｎ型領域５０Ｎと上記ｐ型領域５０Ｐとの間に配置することができる。１つのｎ型領域５０Ｎと１つのｐ型領域５０Ｐとが示されているが、ｎ型領域５０Ｎとｐ型領域５０Ｐとは任意の数で提供されてもよい。
さらに図２では、多層積層体６４が上記基板５０上に形成されている。上記多層積層体６４は、第１半導体層５１Ａ～Ｃ（第１半導体層５１と総称）と第２半導体層５３Ａ～Ｃ（第２半導体層５３と総称）との交互層を含む。図示のために、以下でより詳細に説明するように、上記第２半導体層５３は除去され、上記第１半導体層５１はパターン化されて上記ｐ型領域５０Ｐ内にナノ－ＦＥＴのチャネル領域を形成する。さらに、上記第１半導体層５１は除去され、上記第２半導体層５３はパターン化されて、上記ｎ型領域５０Ｎ内にナノ－ＦＥＴのチャネル領域を形成する。でも、いくつかの実施形態では、上記第１半導体層５１は除去され、上記第２半導体層５３はパターン化されて、上記ｎ型領域５０Ｎ内にナノ－ＦＥＴのチャネル領域を形成し、上記第２半導体層５３は除去され、上記第１半導体層５１はパターン化されて、上記ｐ型領域５０Ｐ内にナノ－ＦＥＴのチャネル領域を形成してもよい。他の実施形態では、上記第１半導体層５１は除去され、上記第２半導体層５３はパターン化されて、上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐの両方内にナノ－ＦＥＴのチャネル領域を形成してもよい。他の実施形態では、上記第２半導体層５３は除去され、上記第１半導体層５１はパターン化されて、上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐの両方内にナノ－ＦＥＴのチャネル領域を形成してもよい。
上記多層積層体６４は、図示のために、上記第１半導体層５１と上記第２半導体層５３とをそれぞれ３層含むものとして示されている。いくつかの実施形態では、上記多層積層体６４は、任意の数の上記第１半導体層５１及び上記第２半導体層５３を含んでもよい。上記多層積層体６４の各層は、化学気相堆積（ＣＶＤ）、原子層堆積（ＡＬＤ）、気相エピタキシー（ＶＰＥ）、分子線エピタキシー（ＭＢＥ）などのプロセスを用いてエピタキシャル成長することができる。種々の実施形態では、上記第１半導体層５１は、シリコンゲルマニウム、純ゲルマニウムなどのｐ型ナノ－ＦＥＴに適した第１半導体材料で形成され、上記第２半導体層５３は、シリコン、シリコンカーボン、シリコンリンなどのｎ型ナノ－ＦＥＴに適した第２半導体材料で形成されてもよい。いくつかの実施形態では、上記ｎ型ナノ－ＦＥＴ及び上記ｐ型ナノ－ＦＥＴの両方に同様の材料を用いてもよい。上記多層積層体６４は、図示のために、ｐ型ナノ－ＦＥＴに適した最下層半導体層を有するものとして示されている。いくつかの実施形態では、多層積層体６４は、上記最下層がｎ型ナノ－ＦＥＴに適した半導体層であるように形成されてもよい。
上記第１半導体材料と上記第２半導体材料は、互いに高いエッチング選択性を有する材料であってもよい。これにより、上記ｎ型領域５０Ｎにおける上記第２半導体材料からなる第２半導体層５３を大きく除去することなく上記第１半導体材料からなる第１半導体層５１を除去することができ、それにより、上記第２半導体層５３をパターン化してｎ型ナノ－ＦＥＴのチャネル領域を形成することを可能とする。同様に、上記第１半導体材料からなる第１半導体層５１を大きく除去することなく、上記第２半導体材料からなる第２半導体層５３を除去することができ、それにより、上記第１半導体層５１をパターン化してｐ型ナノ－ＦＥＴのチャネル領域を形成することを可能とする。
図３を参照して、いくつかの実施形態によれば、フィン６６が上記基板５０内に形成され、ナノ構造５５が上記多層積層体６４内に形成される。いくつかの実施形態では、上記ナノ構造５５及び上記フィン６６はそれぞれ、上記多層積層体６４及び上記基板５０内にトレンチをエッチングすることにより上記多層積層体６４及び上記基板５０内に形成されてもよい。上記エッチングは、反応性イオンエッチング（ＲＩＥ）、ニュートラルビームエッチング（ＮＢＥ）などの任意の許容可能なエッチングプロセス、又はこれらの組み合わせであってもよい。上記エッチングは異方性であってもよい。上記多層積層体６４をエッチングすることにより上記ナノ構造５５を形成することにより、上記第１半導体層５１から第１ナノ構造５２Ａ～Ｃ（第１ナノ構造５２と総称）を画定し、上記第２半導体層５３から第２ナノ構造５４Ａ～Ｃ（第２ナノ構造５４と総称）を画定することができる。上記第１ナノ構造５２及び上記第２ナノ構造５４はさらに、ナノ構造５５と総称してもよい。
上記フィン６６及び上記ナノ構造５５は、任意の適切な方法でパターニングされ得る。例えば、上記フィン６６及び上記ナノ構造５５は、ダブルパターニング又はマルチパターニングプロセスを含む１つ又は複数のフォトリソグラフィープロセスを用いてパターニングされてもよい。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィーと自己整列のプロセスを組み合わせて、例えば単一の直接フォトリソグラフィープロセスを使用して得られるピッチよりも小さいピッチのパターンを作成することを可能にする。例えば、一実施形態では、基板上に犠牲層が形成され、フォトリソグラフィープロセスを用いてパターニングされる。自己整列プロセスを用いて、パターン化犠牲層の隣にスペーサが形成される。その後、上記犠牲層は除去され、残りのスペーサは上記フィン６６をパターニングすることに用いられ得る。
図３は、図示のために、上記ｎ型領域５０Ｎと上記ｐ型領域５０Ｐ内のフィン６６の幅が略同一であることを示している。いくつかの実施形態では、上記ｎ型領域５０Ｎ内のフィン６６の幅は、上記ｐ型領域５０Ｐ内のフィン６６の幅よりも大きく、又は薄くてもよい。さらに、上記フィン６６及び上記ナノ構造５５の各々は、一貫した幅を有するように示されているが、他の実施形態では、上記フィン６６及び／又は上記ナノ構造５５は、上記基板５０に向かう方向に沿って各フィン６６及び／又はナノ構造５５の幅が連続的に増大するようにテーパ状の側壁を有してもよい。これらの実施形態では、各上記ナノ構造５５は、異なる幅を有し、形状が台形であってもよい。
図４では、シャロートレンチ分離（ＳＴＩ）領域６８が上記フィン６６に隣接して形成されている。上記ＳＴＩ領域６８は、上記基板５０、上記フィン６６及び上記ナノ構造５５上に、及び隣接するフィン６６の間に絶縁材料を堆積することによって形成することができる。上記絶縁材料は、酸化ケイ素などの酸化物、窒化物など、又はそれらの組み合わせであってもよく、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、流動性ＣＶＤ（ＦＣＶＤ）など、又はそれらの組み合わせによって形成されてもよい。任意の許容可能なプロセスによって形成されるその他の絶縁材料も利用可能である。示される実施形態では、上記絶縁材料は、ＦＣＶＤプロセスによって形成された酸化シリコンである。上記絶縁材料が形成された後、アニールプロセスを行うことができる。一実施形態では、上記絶縁材料は、余分な絶縁材料が上記ナノ構造５５を覆うように形成される。上記絶縁材料が単一の層として図示されているが、いくつかの実施形態は複数の層を利用してもよい。例えば、いくつかの実施形態では、上記基板５０、上記フィン６６、及び上記ナノ構造５５の表面に沿って最初にライナーを形成することができる（別途記載されていない）。その後、上記のような充填材をライナー上に形成することができる。
その後、除去プロセスを上記絶縁材料に適用して、上記ナノ構造５５上の余分な絶縁材料を除去する。いくつかの実施形態では、化学機械研磨（ＣＭＰ）、エッチバックプロセス、及びこれらの組み合わせなどの平坦化プロセスを利用することができる。上記平坦化プロセスは上記ナノ構造５５を露出させ、上記平坦化プロセスの終了後に上記ナノ構造５５の上面と上記絶縁材料とが水平になるようにする。
その後、上記絶縁材料をリセスして上記ＳＴＩ領域６８を形成する。上記ｎ型領域５０Ｎ及びｎ型領域５０Ｐ内のフィン６６の上部が、隣り合うＳＴＩ領域６８の間から突出するように上記絶縁材料がリセスされている。さらに、上記ＳＴＩ領域６８の上面は、図示のように平面、凸面、凹面（例えば傾斜面）、又はこれらの組み合わせを有してもよい。上記ＳＴＩ領域６８の上面は、適当なエッチングにより平坦、凸状、及び／又は凹状に形成してもよい。上記ＳＴＩ領域６８は、例えば、上記絶縁材料の材料に対して選択性を有する（例えば、上記フィン６６及び上記ナノ構造５５の材料よりも速い速度で上記絶縁材料をエッチングする）など、許容可能なエッチングプロセスを用いてリセスされてもよい。例えば、酸化物は、例えば、希釈したフッ化水素（ｄＨＦ）酸を用いて除去することができる。
図２～図４に関して上述したプロセスは、上記フィン６６及び上記ナノ構造５５の形成方法の一例に過ぎない。いくつかの実施形態では、上記フィン６６及び／又は上記ナノ構造５５は、マスク及びエピタキシャル成長プロセスを使用して形成することができる。例えば、上記基板５０の上面に誘電体層を形成することができ、この誘電体層を介してトレンチをエッチングして下層の基板５０を露出させることができる。エピタキシャル構造をトレンチ内にエピタキシャル成長させることができ、上記エピタキシャル構造が上記誘電体層から突出して上記フィン６６及び／又は上記ナノ構造５５を形成するするように上記誘電体層をリセスすることができる。上記エピタキシャル構造は、上述した交互半導体材料、例えば、上記第１半導体材料及び上記第２半導体材料を含んでもよい。上記エピタキシャル構造がエピタキシャル成長されるいくつかの実施形態では、エピタキシャル成長された材料は、成長中にその場でドープされてもよく、それにより、その場ドープと注入ドープとを併用することができるが、前注入及び／又は後注入を回避することができる。
さらに、図示だけを目的として、上記第１半導体層５１（及び生成された第１ナノ構造５２）及び上記第２半導体層５３（及び生成された第２ナノ構造５４）については、ここで上記ｐ型領域５０Ｐ及び上記ｎ型領域５０Ｎに同一材料を含むように図示、説明する。従って、いくつかの実施形態では、上記第１半導体層５１及び上記第２半導体層５３の一方又は両方は、上記ｐ型領域５０Ｐ及び上記ｎ型領域５０Ｎにおいて異なる材料で形成したり、異なる順序で形成したりすることができる。
さらに、図４では、上記フィン６６、上記ナノ構造５５、及び／又は上記ＳＴＩ領域６８内に適切なウェル（個別に示されていない）を形成することができる。異なるウェルタイプを有する実施形態では、上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐ用の異なる注入ステップは、フォトレジスト又は他のマスク（別個に示されていない）を使用して達成され得る。例えば、上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐのうち、上記フィン６６及び上記ＳＴＩ領域６８上にフォトレジストを形成することができる。上記フォトレジストはターニングされて上記ｐ型領域５０Ｐを露出させる。上記フォトレジストはスピンオン技術を用いて形成することができ、許容可能なフォトリソグラフィー技術を用いてパターニングすることができる。上記フォトレジストがパターニングされた後、上記ｐ型領域５０Ｐにｎ型不純物注入が行われ、上記フォトレジストはマスクとして機能し上記ｎ型領域５０Ｎへのｎ型不純物注入を実質的に防止することができる。上記ｎ型不純物は、リン、ヒ素、アンチモンなどであってもよく、約１０１３原子／ｃｍ３から約１０１４原子／ｃｍ３の濃度でこの領域に注入されている。注入後、上記フォトレジストは、例えば許容可能なアッシングプロセスによって除去される。
上記ｐ型領域５０Ｐの注入後又は注入前に、上記ｐ型領域５０Ｐ及び上記ｎ型領域５０Ｎ内のフィン６６、ナノ構造５５及びＳＴＩ領域６８の上にフォトレジスト又は他のマスク（別途図示せず）を形成する。上記フォトレジストはパターニングされて、上記ｎ型領域５０Ｎを露出させる。上記フォトレジストはスピンオン技術を用いて形成することができ、受容可能なフォトリソグラフィー技術を用いてパターニングすることができる。上記フォトレジストがパターニングされた後、ｎ型領域５０Ｎにｐ型不純物を注入することができ、上記ｐ型領域５０Ｐはマウスとして機能し、ｐ型領域へのｐ型不純物の注入を実質的に防止することができる。上記ｐ型不純物はホウ素、フッ化ホウ素、インジウムなどであってもよく、約１０１３原子／ｃｍ３から約１０１４原子／ｃｍ３の濃度でこの領域に注入されている。注入後、上記フォトレジストは、例えば許容可能なアッシングプロセスによって除去され得る。
上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐの注入後に、注入損傷を修復し、注入されたｐ型及び／又はｎ型不純物を活性化するためにアニールを行うことができる。いくつかの実施形態では、上記エピタキシャルフィンの成長材料は、成長中にその場でドープされてもよく、それにより、その場ドープと注入ドープとを併用することができるが、注入を回避することができる。
これらの注入は、その後上記ｐ型ナノ－ＦＥＴ及び上記ｎ型ナノ－ＦＥＴのチャネル領域となるナノ構造５５の領域に不純物を注入することを含んでもよい。なお、これらの注入は、ナノ構造５５全体及びその後に形成されるチャネル領域において実質的に均一であり得る。逆に、本明細書に記載された実施形態は、接合中のドーパント濃度を増加させ、チャネル抵抗をさらに減少させるために、上記チャネル領域に接合を形成する方法を提供する。詳細は以下に説明する。
図５では、ダミー誘電体層７０が上記フィン６６及び／又は上記ナノ構造５５に形成されている。上記ダミー誘電体層７０は、例えば、酸化シリコン、窒化シリコン、これらの組み合わせなどであってもよく、許容可能な技術に従って堆積又は熱成長されてもよい。ダミーゲート層７２が上記ダミー誘電体層７０上に形成され、マスク層７４が上記ダミーゲート層７２上に形成される。上記ダミーゲート層７２は、上記ダミー誘電体層７０上に堆積され、その後、例えばＣＭＰによって平坦化されてもよい。上記マスク層７４は、上記ダミーゲート層７２上に堆積されてもよい。上記ダミーゲート層７２は、導電性又は非導電性の材料であってもよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコン－ゲルマニウム（ｐｏｌｙ－ＳｉＧｅ）、金属窒化物、金属ケイ化物、金属酸化物、及び金属を含む群から選択されてもよい。上記ダミーゲート層７２は、物理気相堆積（ＰＶＤ）、ＣＶＤ、スパッタリング堆積、又は選択された材料を堆積するための他の技術によって堆積することができる。上記ダミーゲート層７２は、分離領域のエッチングから高いエッチング選択性を有する他の材料から構成されてもよい。上記マスク層７４は、例えば、窒化シリコン、酸窒化シリコンなどを含むことができる。この例では、上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐにわたって１層の上記ダミーゲート層７２及びマスク層７４が形成されている。なお、図示だけを目的として、上記ダミー誘電体層７０は上記フィン６６及び上記ナノ構造５５のみを覆うように示されている。いくつかの実施形態では、上記ダミー誘電体層７０は、上記ダミー誘電体層７０が上記ＳＴＩ領域６８を覆うように堆積されてもよく、それにより、上記ダミー誘電体層７０は上記ダミーゲート層７２と上記ＳＴＩ領域６８との間で延在している。
図６Ａ～２６Ｃは、一実施形態のデバイスの製造における様々な追加ステップを示している。図７Ａ、８Ａ、１４Ａ、１６Ａ、１７Ａ、１８Ａ、１８Ｃ、１９Ａ、１９Ｃ、２０Ａ、２１Ａ、２４Ｃ、２５Ｃ及び２６Ｃは、上記ｎ型領域５０Ｎ又は上記ｐ型領域５０Ｐのいずれかの特徴を示している。図６Ａ及び図６Ｂにおいて、上記マスク層７４（図５参照）は、許容可能なフォトリソグラフィー及びエッチング技術を用いてパターニングされて、マスク７８を形成することができる。その後、上記マスク７８のパターンを上記ダミーゲート層７２及び上記ダミー誘電体層７０に転写して、上記ダミーゲート７６及び上記ダミーゲート誘電体７１をそれぞれ形成することができる。上記ダミーゲート７６は、フィン６６の各チャネル領域を覆う。上記マスク７８のパターンを用いて各ダミーゲート７６を隣接するダミーゲート７６から物理的に分離することができる。上記ダミーゲート７６は、各フィン６６の長手方向に対して実質的に垂直な長手方向を有していてもよい。
図７Ａ及び図７Ｂでは、第１スペーサ層８０及び第２スペーサ層８２がそれぞれ図６Ａ及び図６Ｂに示す構造上に形成されている。その後、上記第１スペーサ層８０及び上記第２スペーサ層８２はパターニングされて、自己整列ソース／ドレイン領域を形成するためのスペーサとして機能する。図７Ａ及び図７Ｂでは、上記ＳＴＩ領域６８の上面；上記フィン６６、上記ナノ構造５５及びマスク７８の上面及び側壁；上記ダミーゲート７６及び上記ダミーゲート誘電体７１の側壁に上記第１スペーサ層８０が形成されている。上記第２スペーサ層８２は、上記第１スペーサ層８０上に堆積される。上記第１スペーサ層８０は、熱酸化又はＣＶＤ堆積、ＡＬＤ堆積などの技術を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコンなどから形成されてもよい。上記第２スペーサ層８２は、上記第１スペーサ層８０とエッチングレートが異なる材料、例えば酸化シリコン、窒化シリコン、酸窒化ケイ素などで形成してもよく、ＣＶＤ、ＡＬＤなどにより堆積されてもよい。
上記第１スペーサ層８０の形成後であって、上記第２スペーサ層８２の形成前に、低濃度ドープソース／ドレイン（ＬＤＤ）領域（別途図示せず）に対する注入を行うことができる。異なるデバイスタイプの実施形態では、上述の図４で論じた注入の実施形態と同様に、上記ｐ型領域５０Ｐを露出させながら、上記ｐ型領域５０Ｐ上にマスクを形成することができ、上記ｐ型領域５０Ｐ内の露出したフィン６６及びナノ構造５５に適切なタイプ（例えば、ｐ型）の不純物を注入することができる。上記マスクはその後除去することができる。その後、上記ｎ型領域５０Ｎを露出させた状態で上記ｐ型領域５０Ｐ上にフォトレジストなどのマスクを形成し、上記ｎ型領域５０Ｎ内の露出したフィン６６及びナノ構造５５に適当なタイプの不純物（例えばｎ型）を注入することができる。上記マスクはその後除去することができる。上記ｎ型不純物は、前述したｎ型不純物のいずれであってもよく、一方、上記ｐ型不純物は、前述したｐ型不純物のいずれであってもよい。低濃度ドープソース／ドレイン領域は、約１×１０１５原子／ｃｍ３から約１×１０１９原子／ｃｍ３の範囲の不純物濃度を有してもよい。アニールは、注入損傷を修復し、注入の不純物を活性化するために使用することができる。
図８Ａ及び図８Ｂでは、上記スペーサ層８０及び上記第２スペーサ層８２がエッチングされて、第１スペーサ層８１及び第２スペーサ層８３を形成する。以下でより詳細に説明するように、上記第１スペーサ８１及び第２スペーサ８３は、後に形成されるソースドレイン領域を自己整列するとともに、後の処理の間に上記フィン６６及び／又は上記ナノ構造５５の側壁を保護するために機能する。上記第１スペーサ層８０及び上記第２スペーサ層８２は、等方性エッチングプロセス（例えば、ウェットエッチングプロセス）、異方性エッチングプロセス（例えば、ドライエッチングプロセス）など、適切なエッチングプロセスを用いてエッチングすることができる。いくつかの実施形態では、上記第２スペーサ層８２の材料は、上記第１スペーサ層８０の材料とは異なるエッチングレートを有するので、上記第２スペーサ層８２をパターニングする際に、上記第１スペーサ層８０はエッチストップ層として機能し、上記第１スペーサ層８０をパターニングする際に、上記第２スペーサ層８２はマスクとして機能する。例えば、図８Ａに示すように、上記第２スペーサ層８２は異方性エッチングプロセスを用いてエッチングされてもよく、このようなプロセスでは、上記第１スペーサ層８０はエッチストップ層として機能し、上記第２スペーサ層８２の残りの部分は第２スペーサ層８３を形成する。その後、図８Ａに示すように、上記第２スペーサ層８３は上記第１スペーサ層８０の露出部分をエッチングするときにマスクとして機能し、それにより第１スペーサ層８１を形成する。
図８Ａに示すように、上記フィン６６及び／又は上記ナノ構造５５の側壁に上記第１スペーサ層８１及び上記第２スペーサ層８３が配置されている。図８Ｂに示すように、いくつかの実施形態では、上記マスク７８、上記ダミーゲート７６、及び上記ダミーゲート誘電体７１に隣接する上記第１スペーサ層８０の上から除去することができ、上記第１スペーサ層８１は、上記マスク７８、上記ダミーゲート７６、及び上記ダミー誘電体層７０の側壁に配置される。他の実施形態では、上記第２スペーサ層８２の一部は、上記マスク７８、上記ダミーゲート７６、及びダミーゲート誘電体７１に隣接する第１スペーサゲート層８０の上に保持されてもよい。
なお、上述した開示は、一般に、スペーサ及びＬＤＤ領域を形成するプロセスを説明している。他のプロセス及び順序を使用することもできる。例えば、より少ない又は追加のスペーサを利用することができ、異なるステップの順序を利用することができ（例えば、上記第１スペーサ８１は、上記第２スペーサ層８２を堆積する前にパターニングすることができる）、追加のスペーサは形成及び除去することができ、及び／又はこのようなことが可能である。さらに、ｎ型デバイスとｐ型デバイスとは異なる構造及びステップを用いて形成することができる。
図９Ａ、９Ｂ、１０Ａ、１０Ｂ、１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１３Ａ、１３Ｂ、１４Ａ及び１４Ｂにおいて、一連の注入及びリセスステップは、上記ナノ－ＦＥＴのチャネル領域となる箇所にイオンを注入するために実施され、イオンを注入することにより、チャネル接合が形成され、このチャネル接合は、チャネル抵抗を低減させ、その後に形成されるソース／ドレイン領域とチャネル領域との間の抵抗を低減させることができる。言い換えれば、上記チャネル接合は、後に形成されるソース／ドレイン領域と上記チャネル領域との間の界面間の抵抗を低減するために使用される。
異なるタイプデバイスの実施形態では、上記ｎ型領域５０Ｎ内のデバイスは、上記ｐ型領域５０Ｐ内のデバイスとは別個に処理することができる。図４で説明した注入と同様に、上記ｐ型領域５０Ｐを露出させた状態で、上記ｐ型領域５０Ｎの上にフォトレジストなどのマスクを形成することができる。次に、上記ｐ型領域５０Ｐに図１４Ａ及び図１４Ｂの第１凹部８６が形成されるまで、上記ｐ型領域５０Ｐに一連の注入及びリセスステップを行うことができる。上記マスクはその後除去することができる。その後、上記ｎ型領域５０Ｎを露出させた状態で、上記ｐ型領域５０Ｐ上にフォトレジスト等のマスクを形成することができる。その後、上記ｎ型領域５０Ｎに図１４Ａ及び図１４Ｂの第１凹部８６が形成されるまで、上記ｎ型領域５０Ｎに一連の注入及びリセスステップを行うことができる。上記マスクはその後除去することができる。いくつかの実施形態では、上記ｎ型領域５０Ｎは処理されて図１４Ａ及び図１４Ｂの凹部８６を形成し、次いで上記ｐ型領域５０Ｐは処理されてもよい。このプロセスを用いると、１つのマスクを使用して、別のデバイス領域を保護しながら、１つのデバイス領域を処理することができる。他の実施形態は、他のシークエンシングを利用して上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐを処理してもよく、例えば、複数のマスクを用いて第１ナノ構造５２及び／又は第２ナノ構造５４のグループを一緒に処理することを含む。
図９Ａ及び図９Ｂは、上記ｎ型領域５０Ｎへの注入プロセス５９Ｎ及び上記ｐ型領域５０Ｐへの注入プロセス５９Ｐを示している。使用されるｎ型不純物は、上述した任意のｎ型不純物であってもよく、ヒ素、リン及びアンチモンを含むことができる。使用されるｐ型不純物は、上述した任意のｐ型不純物であってもよく、ホウ素、ＢＦ２、インジウム、及びガリウムを含むことができる。
上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐは、例えば、注入エネルギー、注入角度、注入温度、及び注入持続時間を含む設定可能なプロセス条件を使用して行うことができる。一般に、使用されるドーパント、目標注入濃度、及び所望の注入深さ（縦方向及び横方向）に応じて調整することができる。上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐは、一部が上記ｐ型領域５０Ｐ内のチャネル接合５６Ｃ及び上記ｎ型領域５０Ｎ内のチャネル接合５８Ｃを含む注入領域５７Ｃを生成する。注入後、上記第１ナノ構造５２及び上記第２ナノ構造５４の一部が除去され、上記第１ナノ構造５２及び上記第２ナノ構造５４の他の部分が残されて、チャネル領域として機能する。上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐは、上記第１スペーサ８１及び上記ダミーゲート電極７６の下方で延在するチャネル接合５８Ｃを形成する。したがって、チャネル接合５８Ｎのサイズは、最終的に、注入イオンの横方向分散によって決定される（例えば、図１０ＢのＬＳｃ参照）。したがって、所望の横方向分散量を達成するためにプロセス条件を選択することができ、以下、これについてさらに議論する。
上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐのそれぞれについて、上記注入角度は、他の角度が考慮されて使用されてもよいが、約３度から１５度の間の傾斜及び０度から３６０度の間の回転角度を有していてもよい。傾斜注入角度は、上記第１スペーサ８１の下にチャネル接合を提供するように設定されてもよい。上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐは、他の温度が考慮されて使用されてもよいが、室温程度（約２０℃）～約４５０℃の間の温度範囲で行ってもよい。上記注入プロセス５９Ｎ及び上記注入プロセス５９Ｐは、他の継続時間が考慮されて使用されてもよいが、約１０秒～３００秒の間の継続時間で行ってもよい。注入エネルギーは、使用されるドーパントに依存する。注入プロセス５９Ｎでは、ヒ素が約３ｋｅＶ～１５ｋｅＶの間のエネルギーを用いて、リンが約２ｋｅＶ～１０ｋｅＶの間のエネルギーを用いて、アンチモンが約４ｋｅＶ～１７ｋｅＶの間のエネルギーを用いて注入されてもよい。注入プロセス５９Ｐでは、ホウ素が約１．５ｋｅＶ～８ｋｅＶの間のエネルギーを用いて、ＢＦ２が約２．５ｋｅＶ～１２ｋｅＶの間のエネルギーを用いて、インジウムが約４ｋｅＶ～５０ｋｅＶの間のエネルギーを用いて、ガリウムが約４ｋｅＶ～１７ｋｅＶの間のエネルギーを用いて注入されてもよい。使用される他のドーパント（及び他のプロセス条件）に応じて、他のドーパントや他の注入エネルギーが使用されてもよいことが理解されるべきである。達成させたチャネル接合のピーク注入濃度は、ヒ素、リン、ホウ素及びＢＦ２については、約１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の間であり、アンチモン、インジウム及びガリウムについては約１×１０１８ｃｍ－３～１×１０２１ｃｍ－３の間であってもよい。
上記注入プロセス５９Ｎに続いて、注入領域５７Ｃは、上記第１スペーサ８１の下に延在するナノ構造５４Ｃ内に形成されたチャネル接合５８Ｃを含む。また、上記注入プロセス５９Ｎは、上記注入領域５７Ｃの一部として上記ナノ構造５２Ｃにドーパントを注入することもできる。その後のプロセスで上記ナノ構造５４Ｃの露出した部分を除去すると、上記ナノ構造５２Ｃの対応する部分も除去され、上記ナノ構造５２Ｃ内に上記注入領域５７Ｃ（及び注入ドーパント）の部分が残され得る。
いくつかの実施形態では、図９Ａ及び９Ｂに示すように、上記ナノ構造５４Ｃの露出部分を除去して上記ナノ構造５２Ｃを明らかにした後、上記ナノ構造５２Ｃで上記注入プロセス５９Ｐを行う。これらの実施形態では、注入領域５７Ｃは、上記第１スペーサ８１の下及び上記ダミーゲート誘電体７１の下のナノ構造５４Ｃを覆うエリアを含むことができる。他の実施形態では、上記ナノ構造５２Ｃ、及び５４Ｃの両方にイオンを注入するのに十分なプロセス条件を用いて、上記注入プロセス５９Ｐが行われる。これらの実施形態は、上記注入実施プロセス５９Ｎの代わりに注入プロセス５９Ｐを用いて示される上記ｎ型領域５０Ｎから説明される。その後、上記注入領域５７Ｃは、上記チャネル接合５６Ｃ及び上記被覆ナノ構造５４Ｃの一部を含む。
上記注入プロセス５９Ｐに続いて、注入領域５７Ｃ、及び５７Ｂは、上記第１スペーサ８１の下に延在するナノ構造５２Ｃ内に形成されたチャネル接合５６Ｃを含む。また、上記注入プロセス５９Ｐは、上記ナノ構造５４Ｂにドーパントを注入して、上記注入領域５７Ｂを形成し、及び／又はナノ構造５４Ｃにドーパントを注入して、注入領域５７Ｃを形成してもよい。
図１０Ａ及び図１０Ｂは、上記エピタキシャルソース／ドレイン領域９２が形成される上記第１ナノ構造５２及び上記第２ナノ構造５４をリセスするためのドライエッチングプロセス及び表面洗浄プロセスを示している（図１８Ａ及び図１８Ｂ参照）。上記ドライエッチングは任意の適切なエッチング液を用いて行われ、上記ｎ型領域５０Ｎ内のナノ構造５２Ｃ、及び５４Ｃの露出部分と、上記ｐ型領域５０Ｐ内のナノ構造５２Ｃ、及び５４Ｂの露出部分とを除去することができる。上記ｎ型領域５０Ｎ内のナノ構造５４Ｃをエッチングする際に、上記下層のナノ構造５２Ｃはエッチストップとして機能したり、タイミングエッチングは使用されたりすることができる。上記ｎ型領域５０Ｎ又はｐ型領域５０Ｐ内のナノ構造５２Ｃをエッチングする際に、上記ナノ構造５４Ｂは、エッチストップとして機能したり、タイミングエッチングは利用されたりすることができる。上記ｐ型デバイス領域内のナノ構造５２Ｃをエッチングした後、いくつかの実施形態では、上記露出したナノ構造５４Ｂはエッチングされて上記ナノ構造５２Ｂを露出させ、エッチストップとして機能したり、タイミングエッチングは使用されたりすることができる。上記ドライエッチングプロセスは、ゲートスペーサ８１の下のチャネル接合５６Ｃ、５８Ｃ又は注入領域５７Ｃを横方向にエッチングすることなく、上記イオン注入によって損傷したナノ構造５２Ｃ、及び５４Ｃの損傷領域を除去する。
各ドライエッチングの後に、表面洗浄プロセスを使用して、上記ドライエッチングによって生成された残留物や副産物を除去することができる。上記ドライエッチングに適した適切なエッチング液は、ＸｅＦ２、ＢｒＦ３、ＣｌＦ３、ＣＦ４、ＳｉＦ４、ＮＦ３など、又はこれらの組み合わせを含んでもよい。ＨＦ、ＨＮＯ＝、Ｏ３、Ｈ２ＳＯ４：Ｈ２Ｏ（硫酸－過酸化水素混合物（ＳＰＭ）、たとえば比率１：４）、ＮＨ＝ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ（水酸化アンモニウム－過酸化水素－水混合物（ＡＰＭ）、たとえば比率０．２５：１：５）、及び、ＨＣｌ：Ｈ２Ｏ２：Ｈ２Ｏ（塩酸－過酸化水素－水混合物（ＨＰＭ）、たとえば比率１：１：５）、又はこれらの組み合わせなど、対応する表面洗浄用の化化学物質、混合物又は溶液をそれぞれ使用することができる。
いくつかの実施形態では、上記イオン注入、ドライエッチング、及び表面洗浄プロセスは、それぞれ、別個の処理チャンバ内で行ってもよい。他の実施形態では、各プロセスチャンバはクラスタツールの一部であってもよい。これらの実施形態では、上記クラスタツールは、各ツール処理チャンバにわたって特定の環境条件を維持するように構成されてもよい。例えば、真空レベルは、上記イオン注入、ドライエッチング、及び表面洗浄プロセスの間で維持されてもよい。上記クラスタツールは、マスキング層、パターニング感光材料などの塗布プロセスを提供する処理チャンバをさらに有してもよい。これらのプロセスのうちの１つ又は複数は、別個のツールで行ってもよい。
上記ドライエッチング及び表面洗浄後、注入領域５７Ｃは、上記ナノ構造５２Ｃ、及びナノ構造５４Ｃのうち上記第１スペーサ８１の下にある注入されたエリアを含み、このエリアにはチャネル接合５６Ｃ、及び５８Ｃが含まれる。上記チャネル接合５６Ｃ、及び５８Ｃの幅又は横方向分散ＬＳＣは、開口の縁（例えば、図１４Ａ、及び１４Ｂの第１凹部８６の一部又はチャネル接合５６Ｃ、及び５８Ｃの側壁）から、ドーパント濃度閾値である約１×１０１８ｃｍ－３に対応する横方向の深さまで延在し、その後、上記ドーパント濃度は対数的にナノ構造５４Ｃ、及び５２Ｃ内にさらに減少する。いくつかの実施形態では、上記横方向分散ＬＳＣは、約３ｎｍ～約５ｎｍの間にある。上記チャネル接合５６Ｃ、及び５８Ｃはイオン注入によって損傷されることがあるが、表面洗浄プロセスの後又は後段階に行われ得る後続のアニールプロセスによって修復又は再結晶化され得る。
図１１Ａ及び１１Ｂでは、第２注入プロセス５９Ｎ及び５９Ｐが示されている。上記ｎ型領域５０Ｎでは、上記第２注入プロセス５９Ｎは上記ナノ構造５４Ｂにドーパントを注入してチャネル接合５８Ｂを形成し、上記ｐ型領域５０Ｐでは、上記ナノ構造５２Ｂにドーパントを注入してチャネル接合５６Ｂを形成する。注入領域５７（例えば、５７Ａ、５７Ｂ、及び５７Ｃ）は、図９Ａ、９Ｂに示すものと同様に、これらのチャネル接合５６Ｂ、５８Ｂと、破線エリアとを含む。上記第２注入プロセス５９Ｎ及び５９Ｐは、図９Ａ及び９Ｂに関して上述したものと同様のプロセス及び材料を使用して行ってもよく、ここでは重複を省略する。第２注入プロセス５９Ｎ及び５９Ｐで使用される注入ドーパントは、図９Ａ及び９Ｂの第１注入プロセス５９Ｎ及び５９Ｐで使用されるものと同じ又は異なる種類であってもよい。さらに、上記第２注入プロセス５９Ｎ及び５９Ｐで使用されるプロセス条件、例えば、エネルギーレベル、傾斜、回転、持続時間及び温度などは、所望のチャネル接合を達成するために、上記第１注入プロセス５９Ｎ及び５９Ｐでにおいて使用されるプロセス条件とは異なってもよい。
図１２Ａ及び図１２Ｂは、図１０Ａ及び図１０Ｂに関して上述したものと同様に、エピタキシャルソース／ドレイン領域９２（図１８Ａ及び図１８Ｂ参照）が形成される上記第１ナノ構造５２及び上記第２ナノ構造５４をリセスするためのドライエッチングプロセス及び表面洗浄プロセスを示している。任意の適切なエッチング液を用いて上記ドライエッチングを行うことにより、上記ｎ型領域５０Ｎ内のナノ構造５２Ｂ及び５４Ｂの露出部分と、上記ｐ型領域５０Ｐ内のナノ構造５２Ｂ及び５４Ａの露出部分とを除去することができる。上記チャネル接合５６Ｂ、及び５８Ｂの幅又は横方向分散ＬＳＢは、約３ｎｍ～５ｎｍの間であってもよい。上記チャネル接合５６Ｂ、及び５８Ｂは上記イオン注入によって損傷されることがあるが、表面清浄化プロセスの後又は後段階に行われ得る後続のアニールプロセスによって修復又は再結晶化されてもよい。
図１３Ａ及び１３Ｂでは、上記第３注入プロセス５９Ｎ及び５９Ｐが示されている。上記ｎ型領域５０Ｎでは、上記第２注入プロセス５９Ｎは上記ナノ構造５４Ｂにドーパントを注入してチャネル接合５８Ｂを形成し、上記ｐ型領域５０Ｐでは、上記第２注入プロセス５９Ｐは上記ナノ構造５２Ｂにドーパントを注入してチャネル接合５６Ｂを形成する。注入領域５７（例えば、５７Ａ、５７Ｂ、及び５７Ｃ）は、図９Ａ及び９Ｂに示すものと同様に、これらのチャネル接合５６Ｂ、５８Ｂと、破線エリアとを含む。上記第３注入プロセス５９Ｎ及び５９Ｐは、図９Ａ及び９Ｂに関して上述したのと同様のプロセス及び材料を使用して行ってもよいので、重複を省略する。上記第３注入プロセス５９Ｎ及び５９Ｐで使用される注入ドーパントは、図９Ａ及び９Ｂの第１注入プロセス５９Ｎ及び５９Ｐで使用されるものと同じ又は異なる種類のもの、及び／又は図１１Ａ及び１１Ｂの第２注入プロセス５９Ｎ及び５９Ｐで使用されるものと同じ又は異なる種類のものとすることができる。さらに、上記第３注入プロセス５９Ｎ及び５９Ｐで使用されるプロセス条件、例えば、エネルギーレベル、傾斜、回転、継続時間及び温度などは、所望のチャネル接合を達成させるために、上記第１注入プロセス５９Ｎ、及び５９Ｐ及び／又は上記第２注入プロセス５９Ｎ及び５９Ｐで使用されるものとは異なっていてもよい。より多くのナノ構造及び追加の注入ステップを有する実施形態では、上記ドーパントの種類は、他のナノシートで使用されるものと同じであっても、異なっていてもよい。
図１４Ａ及び図１４Ｂは、図１０Ａ及び図１０Ｂに関して上述したものと同様に、上記エピタキシャルソース／ドレイン領域９２（図１８Ａ及び図１８Ｂ参照）が形成される上記第１ナノ構造５２及び上記第２ナノ構造５４をリセスするためのドライエッチングプロセス及び表面洗浄プロセスを示している。任意の適切なエッチング液を用いて上記ドライエッチングを行うことにより、上記ｎ型領域５０Ｎ内のナノ構造５２Ａ、及び５４Ａの露出部分と、上記ｐ型領域５０Ｐ内のナノ構造５２Ａの露出部分とを除去することができる。上記チャネル接合５６Ａ、５８Ａの幅又は横方向分散ＬＳＡは、約３ｎｍ～約５ｎｍの間であってもよい。上記ドライエッチングプロセス及び表面洗浄プロセスは、上記基板５０の一部をエッチングし続けてもよく、それにより、上記ナノ構造５５の間に第１凹部８６を形成する。上記チャネル接合部５６Ａ、及び５８Ａは上記イオン注入によって損傷されることがあるが、表面洗浄プロセスの後又は後段階に行われ得る後続のアニールプロセスによって修復又は再結晶化されてもよい。
図１５Ａ～図１５Ｕは、上記ナノ構造５５の生成されたチャネル接合５６及び５８の様々な実施形態を示している。これらの図は、上記ｎ型領域５０Ｎのチャネル接合５８を明確に示しているが、上記ｐ型領域５０Ｐに適用した場合と同じ概念を理解するために同じ図を用いることが容易に理解できる。上述したように、上記イオン注入プロセス、すなわち注入プロセス５９Ｎ、５９Ｐのプロセス条件が設定可能であるため、生成されたチャネル接合５６、及び５８は、上記ナノ構造５５ごとに異なる横方向分散（ＬＳ）を有するように構成されてもよい。結合すると、異なるチャネル接合ＬＳは異なる接合型（ＪＴ）を生成する。図１５Ａ～図１５Ｕはそれぞれ、３枚のナノ構造構成の異なる接合型を示している。当業者は、これらを２枚のナノ構造構成又は４枚以上のナノ構造構成に修正することができることを理解する。接合型ごとに追加のマスキングプロセスを利用することにより、これらの異なる接合型を同じデバイス領域に結合することができる。以下の説明が、第１注入距離を第２注入距離とほぼ同じ距離として説明する場合、いくつかの実施形態では、上記第１距離は、上記第２距離の１５％以内である。他の実施形態では、上記第１距離が上記第２距離と実質的に同じであることは、上記第１距離だけ注入するためのプロセス条件が上記第２距離だけ注入するためのプロセス条件と同じであることを意味する。
図１５Ａを参照して、上記接合型ＪＴの形状は底面が上面よりも幅広である台形である。上記接合型ＪＴは、２つのチャネル接合５８の両端の間のアンドープチャネル長Ｌによって決定される。例えば、図１５Ａでは、上記チャネル接合５８Ｃの横方向分散ＬＳＣは、上記チャネル接合５８Ｂの横方向分散ＬＳＢよりも大きく、後者は、上記チャネル接合５８Ａの横方向分散ＬＳＡよりも大きい。これらのチャネル接合５８のそれぞれの間の対応するアンドープチャネル長Ｌは、横方向分散ＬＳと逆であり、それにより、上記アンドープチャネル長ＬＣは上記アンドープチャネル長ＬＢよりも小さく、後者は上記アンドープチャネル長ＬＡよりも小さい。このようにして生成される上記アンドープチャネル長の形状は台形である。上記ｐ型領域５０Ｐと上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
異なる接合型は、可変かつ設定可能な横方向分散ＬＳを有するナノシート接合を提供する能力を証明する。上記制御可能な接合は、例えば、ＤＣブースト、ショートチャネル効果を含むデバイス特性のカスタムデバイス制御、及びリーク制御を提供するように構成されてもよい。
図１５Ｂでは、上記接合型ＪＴの形状は逆台形である。上記アンドープチャネル長ＬＣは上記ナノ構造５４Ｂ内の上記アンドープチャネル長ＬＢよりも大きい。上記ナノ構造５４Ｂ内のアンドープチャネル長ＬＢは、上記ナノ構造５４Ａ内のアンドープチャネル長ＬＡよりも大きい。上記チャネル接合５８Ｃの横方向分散ＬＳＣは、上記チャネル接合５８Ｂの横方向分散ＬＳＢよりも小さい。上記チャネル接合５８Ｂの横方向分散ＬＳＢは、上記チャネル接合５８Ａの横方向分散ＬＳＡよりも小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｃでは、上記接合型ＪＴの形状は時間ガラス形状である。上記アンドープチャネル長ＬＣは上記ナノ構造５４Ｂ内のアンドープチャネル長ＬＢよりも大きい。上記ナノ構造５４Ｂアンドープチャネル長ＬＢは、上記ナノ構造５４Ａ内のアンドープチャネル長ＬＡよりも小さい。上記アンドープチャネル長ＬＣ、及びＬＡはほぼ同じである。上記チャネル接合５８Ｃの横方向分散ＬＳＣは、上記チャネル接合５８Ｂの横方向分散ＬＳＢよりも小さい。上記チャネル接合５８Ｂの横方向分散ＬＳＢは、上記チャネル接合５８Ａの横方向分散ＬＳＡよりも大きい。横方向分散ＬＳＣとＬＳＡはほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｄでは、上記接合型ＪＴの形状は矩形である。上記アンドープチャネル長ＬＣ、ＬＢ、及びＬＡはほぼ同じである。上記横方向分散ＬＳＣ、ＬＳＢ、及びＬＳＡはほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｅでは、上記接合型ＪＴの形状は逆時間ガラス形状である。上記アンドープチャネル長ＬＣは上記ナノ構造５４Ｂ内のアンドープチャネル長ＬＢよりも小さい。上記ナノ構造５４Ｂ内のアンドープチャネル長ＬＢは、上記ナノ構造５４Ａ内のアンドープチャネル長ＬＡよりも大きい。上記アンドープチャネル長ＬＣとＬＡはほぼ同じである。上記チャネル接合５８Ｃの横方向分散ＬＳＣは、上記チャネル接合５８Ｂの横方向分散ＬＳＢよりも大きい。上記チャネル接合５８Ｂの横方向分散ＬＳＢは、上記チャネル接合５８Ａの横方向分散ＬＳＡよりも小さい。上記横方向分散ＬＳＣとＬＳＡはほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｆでは、上記接合型ＪＴの形状はスパイク形状である。上記アンドープチャネル長ＬＣは上記アンドープチャネル長ＬＢとほぼ同じである。上記アンドープチャネル長ＬＡは、上記アンドープチャネル長ＬＢ及び上記アンドープチャネル長ＬＣよりも小さい。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢとほぼ同じである。上記横方向分散ＬＳＡは、上記横方向分散ＬＳＢ、及びＬＳＣよりも大きい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｇでは、上記接合型ＪＴの形状は逆スパイク形状である。上記アンドープチャネル長ＬＢは、上記アンドープチャネル長ＬＡとほぼ同じである。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢ及び上記アンドープチャネル長ＬＡよりも小さい。上記横方向分散ＬＳＢは上記横方向分散ＬＳＡとほぼ同じである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢ及びＬＳＡよりも大きい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｈでは、上記接合型ＪＴの形状は逆漏斗形状である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢとほぼ同じである。上記アンドープチャネル長ＬＡは、上記アンドープチャネル長ＬＢ及びアンドープチャネル長ＬＣよりも大きい。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢとほぼ同じである。上記横方向分散ＬＳＡは、上記横方向分散ＬＳＢ及びＬＳＣよりも小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｉでは、上記接合型ＪＴの形状は漏斗形状である。上記アンドープチャネル長ＬＢは、上記アンドープチャネル長ＬＡとほぼ同じである。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢ及び上記アンドープチャネル長ＬＡよりも長い。上記横方向分散ＬＳＢは、上記横方向分散ＬＳＡとほぼ同じである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢ及びＬＳＡよりも小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｊ～図１５Ｕは、いくつかのナノ構造が注入プロセス５９Ｎ又は５９Ｐのようなイオン注入を省略するさらなる構成を示している。したがって、上記第１ナノ構造５２及び／又は５４のうちの１つ又は複数は、上記チャネル接合５６及び／又は５８を有しなくてもよい。言い換えれば、上記第１ナノ構造５２及び／又は５４のうちの１つ又は複数はチャネル接合５６及び／又は５８を有してもよく、一方、上記第１ナノ構造５２及び／又は５４のうちの１つ又は複数はチャネル接合５６及び／又は５８を有していなくてもよい。以下の議論の目的のために、上記ナノ構造５４の１つが「アンドープ」と記載されている場合、これは、特定のナノ構造（例えば、ナノ構造５４Ｂ）用の注入プロセス５９Ｎ及び５９Ｐを使用してドープされていないことを意味することが理解できる。ドーパントはまだ存在するかもしれないが、上記チャネル接合５６及び／又は５８中の濃度よりも低い濃度であるため、チャネル接合として機能しない。
図１５Ｊでは、上記接合型ＪＴの形状は台形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＡよりも小さい。上記ナノ構造５４Ｂはドープされていないままである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＡよりも大きい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｋでは、上記接合型ＪＴの形状は逆台形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＡよりも大きい。上記ナノ構造５４Ｂはドープされていないままである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＡよりも小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｌでは、上記接合型ＪＴの形状は逆台形である。上記アンドープチャネル長ＬＢは、上記アンドープチャネル長ＬＡよりも大きい。上記ナノ構造５４Ｃはドープされていないままである。上記横方向分散ＬＳＢは上記横方向分散ＬＳＡより小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｍでは、上記接合型ＪＴの形状は台形である。上記アンドープチャネル長ＬＢは、上記アンドープチャネル長ＬＡよりも小さい。上記ナノ構造５４Ｃはドープされていないままである。上記横方向分散ＬＳＢは上記横方向分散ＬＳＡよりも大きい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｎでは、上記接合型ＪＴの形状は矩形である。上記アンドープチャネル長ＬＢは、上記アンドープチャネル長ＬＡとほぼ同じである。上記ナノ構造５４Ｃはドープされていないままである。上記横方向分散ＬＳＢは、上記横方向分散ＬＳＡとほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｏでは、上記接合型ＪＴの形状は逆台形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢよりも長い。上記ナノ構造５４Ａはドープされていないままである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢよりも小さい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｐでは、上記接合型ＪＴの形状は台形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢよりも小さい。上記ナノ構造５４Ａはドープされていないままである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢよりも大きい。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｑでは、上記接合型ＪＴの形状は矩形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＢとほぼ同じである。上記ナノ構造５４Ａはドープされていないままである。上記横方向分散ＬＳＣは、上記横方向分散ＬＳＢとほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｒでは、上記接合型ＪＴの形状は矩形であり、１つのナノ構造５５、ナノ構造５４Ｂのみがドープされてチャネル接合５８Ｂを形成する。上記ナノ構造５４Ａ、及び５４Ｃはアンドープのままである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｓでは、上記接合型ＪＴの形状は矩形であり、１つのナノ構造５５、ナノ構造５４Ｃのみがドープされてチャネル接合５８Ｃを形成する。上記ナノ構造５４Ｂ、及び５４Ａはアンドープのままである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｔでは、上記接合型ＪＴの形状は矩形であり、１つのナノ構造５５、ナノ構造５４Ａのみがドープされてチャネル接合５８Ａを形成する。上記ナノ構造５４Ｂ、及び５４Ｃはアンドープのままである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１５Ｕでは、上記接合型ＪＴの形状は矩形である。上記アンドープチャネル長ＬＣは、上記アンドープチャネル長ＬＡとほぼ同じである。上記ナノ構造５４Ｂはドープされていないままである。上記横方向分散ＬＳＣは、横方向分散ＬＳＡとほぼ同じである。上記ｐ型領域５０Ｐ及び上記チャネル接合５６についても同様の接合型ＪＴを実現することができる。
図１６Ａ及び図１６Ｂでは、第１凹部８６によって露出された第１半導体材料からなるナノ構造５５（例えば、第１ナノ構造５２）の層の側壁をエッチングして、上記ｎ型領域５０Ｎに側壁凹部８８を形成し、そして、第１凹部８６によって露出された第２半導体材料からなるナノ構造５５（例えば、第２ナノ構造５４）の層の側壁をエッチングして、上記ｐ型領域５０Ｐに側壁凹部８８を形成する。図１６Ｂでは、上記第１ナノ構造５２及び上記第２ナノ構造５４の側壁凹部８８内の側壁は直線状に示されているが、上記側壁は凹状であっても凸状であってもよい。上記側壁は例えばウェットエッチングなどの等方性エッチングプロセスでエッチングしてもよい。上記第１半導体材料に対して選択性を有するエッチング液を使用して上記第１ナノ構造５２をエッチングするときに、マスク（図示せず）を使用して上記ｐ型領域５０Ｐを保護することができ、それにより、上記ｎ型領域５０Ｎのうち上記第２ナノ構造５４及び上記基板５０は第１ナノ構造５２よりもエッチングされないままである。同様に、上記第２半導体材料に選択性を有するエッチング液を用いて上記第２ナノ構造５４をエッチングするときに、マスク（図示せず）を使用して上記ｎ型領域５０Ｎを保護することができ、それにより、上記ｐ型領域５０Ｐのうち上記第１ナノ構造５２及び上記基板５０は第２ナノ構造５４よりもエッチングされないままである。一実施形態では、上記第１ナノ構造５２は、例えばＳｉＧｅを含み、上記第２ナノ構造５４は、例えばＳｉ又はＳｉＣを含み、上記ｎ型領域５０Ｎ内の第１ナノ構造５２の側壁のエッチングには、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）などを用いたドライエッチングプロセス、上記ｐ型領域５０Ｐ内の第２ナノ構造５４の側壁のエッチングには、フッ化水素や他のフッ素系のエッチング液などを用いたドライエッチングプロセスを用いることができる。
いくつかの実施形態では、上記ｎ型領域５０Ｎ内の第１ナノ構造５２の側壁及び上記ｐ型領域５０Ｐ内の第２ナノ構造５４をリセスした後、いくつかの実施形態では、上記第１ナノ構造５２及び上記第２ナノ構造５４の側壁は、上記注入領域５７（図１４Ａ及び図１４Ｂ参照）の側面深さよりも小さくてもよい。これらの実施形態では、上記第１ナノ構造５２の側壁及び上記第２ナノ構造の隣接する対向側壁凹部８８は、上記注入領域５７の一部を含む。これにより、注入イオン（ドーパント）はリセスされた第１ナノ構造５２及び第２ナノ構造５４の側壁で観察することができる。他の実施形態では、上記第１ナノ構造５２及び上記第２ナノ構造５４の側壁をリセスさせながら、上記注入領域５７を上記第１ナノ構造５２及び上記第ナノ構造５４から除去することができる。
図１７Ａ～図１７Ｃでは、上記側壁凹部８８に第１インナースペーサ９０が形成されている。上記第１インナースペーサ９０は、図１６Ａ及び図１６Ｂに示される構造上にインナースペーサ層（別途図示せず）を堆積することによって形成されてもよい。上記第１インナースペーサ９０は、後に形成されるソース／ドレイン領域とゲート構造との間の分離素子として機能する。以下でより詳細に説明するように、凹部８６にはソース／ドレイン領域が形成され、一方、上記ｎ型領域５０Ｎ内の第１ナノ構造５２と上記ｐ型領域５０Ｐ内の第２ナノ構造５４とが対応するゲート構造に置き換えられる。
上記インナースペーサ層は、ＣＶＤ、ＡＬＤなどのコンフォーマル堆積プロセスによって堆積されてもよい。上記インナースペーサ層は、窒化ケイ素や酸窒化ケイ素のような材料を備えてもよいが、約３．５未満のｋ値を有する低誘電率（ｌｏｗ－ｋ）材料のような任意の適切な材料を利用することができる。次に、上記インナースペーサ層を異方性エッチングして上記第１インナースペーサ９０を形成することができる。上記第１インナースペーサ９０の外側壁は、上記ｎ型領域５０Ｎ内の第２ナノ構造５４の側壁と面一であり、上記ｐ型領域５０Ｐ内の第１ナノ構造５２の側壁と面一であるように示されているが、上記第１インナースペーサ９０の外側壁は、上記第２ナノ構造５４及び／又は上記第１ナノ構造５２の側壁を超えて延在するか、又はこれらからリセスされてもよい。
また、図１７Ｂでは、上記第１インナースペーサ９０の外側壁は直線状として示されているが、上記第１インナースペーサ９０の外側壁は凹状であっても凸状であってもよい。一例として、図１７Ｃは、上記第１ナノ構造５２の側壁が凹状であり、上記第１インナースペーサ９０の外壁が凹状であり、上記第１インナースペーサが上記ｎ型領域５０Ｎ内の第２ナノ構造５４の側壁からリセスされている実施形態を示している。上記第２ナノ構造５４の側壁が凹状であり、上記第１インナースペーサ９０の外壁が凹状であり、第１インナースペーサが上記ｐ型領域５０Ｐ内の第１ナノ構造５２の側壁からリセスされている実施形態も示されている。上記インナースペーサ層は、ＲＩＥ、ＮＢＥ等の異方性エッチングプロセスによってエッチングされてもよい。上記第１インナースペーサ９０は、後に形成されるソース／ドレイン領域（例えば、エピタキシャルソース／ドレイン領域９２、以下、図１８Ａ～図１８Ｄに関して説明）に対する後続のエッチングプロセス、例えばゲート構造を形成するためのエッチングプロセスの損傷を防止するために使用されてもよい。
上述したように、上記第１インナースペーサ９０は、上記第１ナノ構造５２の側壁凹部８８及び上記第２ナノ構造５４の側壁凹部８８に残留し得るドーパントを有していなくてもよい。しかし、その後のプロセスにより、上記ｎ型領域５０Ｎの注入領域５７及び上記ｐ型領域５０Ｐの注入領域５７のそれぞれのドーパントが、上記第１ナノ構造５２及び／又は上記第２ナノ構造５４の側壁から第１インナースペーサ９０内に拡散する可能性がある。これにより、対応するｎ型ドーパントが上記ｎ型領域５０Ｎ内の第１インターナルスペーサ９０内に見つけることができ、ｐ型ドーパントが上記ｐ型領域５０Ｐ内の第１インターナルスペーサ９０内見つけることができる。対応するドーパントのピーク濃度は、上記第１ナノ構造５２又は上記第２ナノ構造５４の側壁と上記第１インナースペーサ９０との間の界面９０ｉで見られ得る。上記界面９０ｉでのドーパント濃度は、上記界面からの任意の横方向から勾配低下してもよく、すなわち、上記界面９０ｉから上記第１インナースペーサ９０に横方向に深く、上記界面９０ｉから上記第１ナノ構造５２又は第２ナノ構造５４上記に横方向に深くなるように低下することができる。
図１８Ａ～１８Ｄでは、上記第１凹部８６内にエピタキシャルソース／ドレイン領域９２が形成されている。いくつかの実施形態では、上記エピタキシャルソース／ドレイン領域９２は、上記ｎ型領域５０Ｎ内の第２ナノ構造５４及び上記ｐ型領域５０Ｐ内の第１ナノ構造５２に応力を加えることで、性能を向上させることができる。図１８Ｂに示すように、上記エピタキシャルソース／ドレイン領域９２は上記第１凹部８６内に形成されており、それにより、隣り合うエピタキシャルソース／ドレイン領域９２の対の間に上記ダミーゲート７６が配置される。いくつかの実施形態では、上記エピタキシャルソース／ドレイン領域９２を上記ダミーゲート７６から分離するために第１スペーサ８１が使用され、上記エピタキシャルソース／ドレイン領域９２を上記ナノ構造５５から適切な横方向距離だけ分離するために第１インナースペーサ９０が使用され、それにより、上記エピタキシャルソース／ドレイン領域９２はそれによって生成されるナノ－ＦＥＴの、後に形成されるゲートと短絡しない。
上記ｎ型領域５０Ｎ、例えばＮＭＯＳ領域内のエピタキシャルソース／ドレイン領域９２、は、上記ｐ型領域５０Ｐ、例えばＰＭＯＳ領域をマスキングすることにより形成することができる。次に、上記ｎ型領域５０Ｎ内の第１凹部８６内に上記エピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。上記エピタキシャルソース／ドレイン領域９２は、上記ｎ型ナノ－ＦＥＴに適した任意の許容可能な材料を含んでもよい。例えば、上記第２ナノ構造５４がシリコンである場合、上記エピタキシャルソース／ドレイン領域９２は、シリコン、炭化ケイ素、リンドープ炭化ケイ素、リン化ケイ素など、上記第２ナノ構造５４に引張ひずみを加える材料を含んでもよい。上記エピタキシャルソース／ドレイン領域９２は、上記ナノ構造５５のそれぞれの上面から立ち上がる表面を有し、そして小平面を有していてもよい。
上記ｐ型領域５０Ｐ、例えばＰＭＯＳ領域内のエピタキシャルソース／ドレイン領域９２は、上記ｎ型領域５０Ｎ、例えばＮＭＯＳ領域をマスキングすることにより形成することができる。次に、上記ｐ型領域５０Ｐ内の第１凹部８６内に上記エピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。上記エピタキシャルソース／ドレイン領域９２は、上記ｐ型ナノ－ＦＥＴに適した任意の許容可能な材料を含んでもよい。例えば、上記第１ナノ構造５２がシリコンゲルマニウムである場合、上記エピタキシャルソース／ドレイン領域９２は、シリコンゲルマニウム、ボロンドープシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズなどのような第１ナノ構造５２に圧縮歪みを与える材料を含んでもよい。上記エピタキシャルソース／ドレイン領域９２はまた、上記ナノ構造５５のそれぞれの上面から立ち上がる表面を有し、そして小平面を有していてもよい。
上記エピタキシャルソース／ドレイン領域９２、上記第１ナノ構造５２、上記第２ナノ構造５４及び／又は上記基板５０は、低濃度ドープソース／ドレイン領域を形成する前述プロセスと同様に、ドーパントを注入して上記ソース／ドレイン領域を形成し、その後、アニールすることができる。上記ソース／ドレイン領域は、約１×１０１９原子／ｃｍ３～約１×１０２１原子／ｃｍ３の間の不純物濃度を有してもよい。ソース／ドレイン領域のｎ型及び／又はｐ型不純物は、前述したいずれかの不純物であってもよい。いくつかの実施形態では、上記エピタキシャルソース／ドレイン領域９２は、成長中にその場でドープされてもよい。
上記エピタキシャルソース／ドレイン領域９２を上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐに形成するエピタキシャルプロセスの結果として、上記エピタキシャルソース／ドレイン領域９２の上面は、上記ナノ構造５５の側壁を超えて横方向に外向きに広がる小平面を有する。いくつかの実施形態では、これらの小平面は、図１８Ａに示すように、同じＮＳＦＥＴの隣接するエピタキシャルソース／ドレイン領域９２を併合させる。他の実施形態では、図１８Ｃに示すように、上記エピタキシャルプロセスが完了した後、隣接するエピタキシャルソース／ドレイン領域９２は分離されたままである。図１８に示す実施形態では、上記第１スペーサ８１はＳＴＩ領域６８の上面に形成して上記エピタキシャル成長を阻止してもよい。いくつかの他の実施形態では、上記第１スペーサ８１は、上記ナノ構造５５の側壁を覆い、上記エピタキシャル成長をさらに阻止してもよい。他のいくつかの実施形態では、上記第１スペーサ８１を形成するためのスペーサエッチングを調整してスペーサ材料を除去し、上記エピタキシャル成長領域を上記ＳＴＩ領域６８の表面まで延長させることが可能である。
上記エピタキシャルソース／ドレイン領域９２は、１つ又は複数の半導体材料層を備えてもよい。例えば、上記エピタキシャルソース／ドレイン領域９２は、第１半導体材料層９２Ａ、第２半導体材料層９２Ｂ、及び第３半導体材料層９２Ｃを備えてもよい。エピタキシャルソース／ドレイン領域９２には、任意の数の半導体材料層を使用してもよい。上記第１半導体材料層９２Ａ、上記第２半導体材料層９２Ｂ、及び上記第３半導体材料層９２Ｃはそれぞれ、異なる半導体材料から形成されてもよく、異なるドープ濃度にドープされてもよい。いくつかの実施形態では、上記第１半導体材料層９２Ａは、上記第２半導体材料層９２Ｂよりも小さく、上記第３半導体材料層９２Ｃよりも大きいドーパント濃度を有することができる。上記エピタキシャルソース／ドレイン領域９２が３つの半導体材料層を備える実施形態では、上記第１半導体材料層９２Ａを堆積し、上記第２半導体材料層９２Ｂを上記第１半導体材料層９２Ａ上に堆積し、上記第３半導体材料層９２Ｃを上記第２半導体材料層９２Ｂ上に堆積することができる。
図１８Ｄは、上記ｎ型領域５０Ｎ内の第１ナノ構造５２の側壁及び上記ｐ型領域５０Ｐ内の第２ナノ構造５４の側壁が凹状であり、上記第１インナースペーサ９０の外壁が凹状であり、上記第１インナースペーサ９０が上記第２ナノ構造５４及び上記第１ナノ構造５２の側壁からそれぞれリセスされている実施形態を示している。それぞれ図１２Ｄに示すように、上記エピタキシャルソース／ドレイン領域９２は、上記第１インナースペーサ９０と接触して形成され、上記ｎ型領域５０Ｎ内の第２ナノ構造５４の側壁を越えて延在し、上記ｐ型領域５０Ｐ内の第１ナノ構造５２の側壁を越えて延在してもよい。
図１９Ａ～図１９Ｃでは、図６Ａ、図１８Ｂ、及び図１８Ａに示す構造（図７Ａ～図１８Ｂのプロセスは、図６Ａに示す断面を変更するものではない）の上に第１層間誘電体（ＩＬＤ）９６がそれぞれ堆積されている。上記第１ＩＬＤ９６は、誘電体材料から形成することができ、ＣＶＤ、プラズマ強化型ＣＶＤ（ＰＥＣＶＤ）又はＦＣＶＤのような任意の適切な方法で堆積することができる。誘電材料は、リンケイ酸塩ガラス（ＰＳＧ）、ホウケイ酸塩ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸塩ガラス（ＢＰＳＧ）、アンドープケイ酸塩ガラス（ＵＳＧ）などを含んでもよい。任意の許容可能なプロセスによって形成された他の絶縁材料が使用されてもよい。いくつかの実施形態では、コンタクトエッチストップ層（ＣＡＳＬ）９４が、上記第１ＩＬＤ９６と、上記エピタキシャルソース／ドレイン領域９２、上記マスク７８、及び上記第１スペーサ８１との間に配置される。上記ＣＥＳＬ９４は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素などの誘電体材料を含んでもよく、上層の第１ＩＬＤ９６の材料とは異なるエッチングレートを有する。
図２０Ａ及び図２０Ｂでは、上記第１ＩＬＤ９６の上面が上記ダミーゲート７６又は上記マスク７８の上面と水平になるようにＣＭＰなどの平坦化プロセスを行ってもよい。また、上記平坦化プロセスにより、上記ダミーゲート７６でのマスク７８と、上記マスク７８の側壁に沿った第１スペーサ８１の部分とを除去することもできる。平坦化プロセス後、上記ダミーゲート７６、上記第１スペーサ８１及び上記第１ＩＬＤ９６の上面は、プロセスばらつきの範囲内で水平状態となる。これにより、上記ダミーゲート７６の上面が上記第１ＩＬＤ９６を介して露出する。いくつかの実施形態では、上記マスク７８は保持されてもよく、このような場合、上記平坦化プロセスは、上記第１ＩＬＤ９６の上面を上記マスク７８の上面及び上記第１スペーサ８１の上面と面一にする。
図２１Ａ及び２１Ｂでは、上記ダミーゲート７６及び上記マスク７８（存在する場合）は１つ又は複数のエッチングステップによって除去され、それにより第２凹部９８が形成される。上記第２凹部９８内のダミーゲート誘電体層７１の部分も除去される。いくつかの実施形態では、上記ダミーゲート７６及び上記ダミーゲート誘電体層７１は、異方性ドライエッチングプロセスによって除去される。例えば、上記エッチングプロセスは、反応性ガス（ｅｓ）を用いて、上記ダミーゲート７６を上記第１ＩＬＤ９６又は上記第１スペーサ８１よりも速い速度で選択的にエッチングするドライエッチングプロセスを含んでもよい。各第２凹部９８は、後に完成するナノ－ＦＥＴにおいてチャネル領域として機能するナノ構造５５の一部を露出及び／又は被覆する。上記チャネル領域として機能するナノ構造５５の部分は、上記エピタキシャルソース／ドレイン領域９２の隣り合う対の間に配置される。除去中は、上記ダミーゲート７６をエッチングする際に、上記ダミーゲート誘電体層７１はエッチストップ層として使用することができる。その後、上記ダミーゲート７６を除去した後、上記ダミーゲート誘電体層７１を除去することができる。
図２２Ａ及び図２２Ｂでは、上記ｎ型領域５０Ｎ内の第１ナノ構造５２と上記ｐ型領域５０Ｐ内の第２ナノ構造５４が除去されて、上記第２凹部９８を延ばす。上記第１ナノ構造５２は、上記ｐ型領域５０Ｐ上にマスク（図示せず）を形成し、上記第１ナノ構造５２の材料に対して選択性を有するエッチング液を用いてウェットエッチングなどの等方性エッチングプロセスを行うことにより除去されてもよく、一方、上記第２ナノ構造５４、上記基板５０、上記ＳＴＩ領域６８は上記第１ナノ構造５２よりもエッチングされないままである。上記第１ナノ構造５２が例えばＳｉＧｅを含み、上記第２ナノ構造５４Ａ～５４Ｃが例えばＳｉ又はＳｉＣを含む実施形態では、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、水酸化アンモニウム（ＮＨ４ＯＨ）などは、上記ｎ型領域５０Ｎ内の第１ナノ構造５２を除去するために使用することができる。
上記ｐ型領域５０Ｐ内の第２ナノ構造５４は、上記ｎ型領域５０Ｎ上にマスク（図示せず）を形成し、上記第２ナノ構造５４の材料に対して選択性を有するエッチング液を用いてウェットエッチングなどの等方性エッチングプロセスを行うことにより除去されてもよく、一方、上記第１ナノ構造５２、上記基板５０、上記ＳＴＩ領域６８は、上記第２ナノ構造５４よりもエッチングされないままである。上記第２ナノ構造５４が例えばＳｉＧｅを含み、上記第１ナノ構造５２が例えばＳｉ又はＳｉＣを含む実施形態では、フッ化水素、他のフッ素系のエッチング液などは、上記ｐ型領域５０Ｐ内の第２ナノ構造５４を除去するために使用することができる。
上記ｎ型領域５０Ｎ内の第１ナノ構造５２と上記ｐ型領域５０Ｐ内の第２ナノ構造５４とを除去した後、残りの第２ナノ構造５４と上記第１ナノ構造５２との間に跨るスペーサ９０をそれぞれドープしてもよい。以上のように、除去されたナノ構造５５中のドーパントは上記スペーサ９０内に拡散することがある。上記スペーサ９０中のドーパントの濃度は、上記ソース／ドレイン領域９２に対向するスペーサ側で最大となり、上記ソース／ドレイン領域９２に向かって濃度が勾配して低下する。
図２３Ａ及び図２３Ｂでは、置換ゲート用のゲート誘電体層１００及びゲート電極１０２が形成されている。上記ゲート誘電体層１００は、上記第２凹部９８内にコンフォーマルに堆積される。上記ｎ型領域５０Ｎでは、上記基板５０の上面及び側壁、並びに上記第２ナノ構造５４の上面、側壁及び底面に上記ゲート誘電体層１００を形成することができ、上記ｐ型領域５０Ｐでは、上記基板５０の上面及び側壁、並びに上記第１ナノ構造５２の上面、側壁及び底面に上記ゲート誘電体層１００を形成することができる。上記ゲート誘電体層１００はまた、上記第１ＩＬＤ９６、上記ＣＥＳＬ９４、上記第１スペーサ８１及び上記ＳＴＩ領域６８の上面に堆積してもよい。
いくつかの実施形態によれば、上記ゲート誘電体層１００は、酸化物、金属酸化物など、又はそれらの組み合わせなどの１つ又は複数の誘電体層を備える。例えば、いくつかの実施形態では、上記ゲート誘電体は、酸化シリコン層と、上記酸化シリコン層上の金属酸化物層とを備えてもよい。いくつかの実施形態では、上記ゲート誘電体層１００は高ｋ誘電体材料を含み、これらの実施形態では、上記ゲート誘電体層１００は約７．０より大きいｋ値を有し、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛、及びこれらの組み合わせの金属酸化物又はケイ酸塩を含んでもよい。上記ゲート誘電体層１００の構造は、上記ｎ型領域５０Ｎと上記ｐ型領域５０Ｐとで同一であっても異なっていてもよい。上記ゲート誘電体層１００の形成方法は、分子線堆積（ＭＢＤ）、ＡＬＤ、ＰＥＣＶＤなどを含むことができる。
上記ゲート電極１０２は、それぞれ上記ゲート誘電体層１００上に堆積され、上記第２凹部９８の残りの部分を充填する。上記ゲート電極１０２は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、これらの組み合わせ、又はこれらの多層のような金属含有材料を含んでもよい。例えば、単一層のゲート電極１０２が図２３Ａ及び図２３Ｂに示されているが、上記ゲート電極１０２は、任意の数のライナー層、任意の数の仕事関数調整層、及び充填材料を含んでもよい。上記ゲート電極１０２を構成する層の任意の組み合わせは、隣接する第２ナノ構造５４の間及び上記ナノ構造５４Ａと基板５０との間のｎ型領域５０Ｎに堆積されてもよく、隣接する第１ナノ構造５２の間のｐ型領域５０Ｐに堆積されてもよい。
上記ｎ型領域５０Ｎ及び上記ｐ型領域５０Ｐ内のゲート誘電体層１００は各領域におけるゲート誘電体層１００が同一材料で形成されるように、同時に形成されてもよく、上記ゲート電極１０２は、各領域におけるゲート電極１０２が同一材料で形成されるように同時に形成されてもよい。いくつかの実施形態では、各領域におけるゲート誘電体層１００は、上記ゲート誘電体層１００が異なる材料及び／又は異なる層数であるように異なるプロセスで形成されてもよく、及び／又は、各領域におけるゲート電極１０２は、上記ゲート電極１０２が異なる材料及び／又は異なる層数であるように異なるプロセスで形成されてもよい。異なるプロセスを使用する場合には、異なるマスキングステップを使用して、適切な領域をマスキングして露出させることができる。
上記第２凹部９８を充填した後、ＣＭＰなどの平坦化プロセスを行って、上記ゲート誘電体層１００の余分な部分及び上記ゲート電極１０２の材料を除去することができ、ここで、上記ゲート電極１０２の余分な部分が上記第１ＩＬＤ９６の上面に位置する。それにより、上記ゲート電極１０２及び上記ゲート誘電体層１００の残りの材料の部分は、生成されたナノ－ＦＥＴの置換ゲート構造を形成する。上記ゲート電極１０２及び上記ゲート誘電体層１００は、「ゲート構造」と総称してもよい。
図２４Ａ～図２４Ｃでは、上記ゲート構造（上記ゲート誘電体層１００及び対応する上層のゲート電極１０２を含む）がリセスされ、それによって、上記ゲート構造の直上と上記第１スペーサ８１の対向する部分との間に凹部が形成されている。窒化シリコン、酸窒化シリコンなどの１つ又は複数の層を備えるゲートマスク１０４を凹部内に充填した後、平坦化プロセスを行って上記第１ＩＬＤ９６上に延在する誘電体材料の余分な部分を除去する。その後に形成されるゲートコンタクト（例えば、図２６Ａ及び図２６Ｂに関して後述するゲートコンタクト１１４）は、上記ゲートマスク１０４を貫通してリセスされたゲート電極１０２の上面に接触する。
図２４Ａ～２４Ｃにさらに示すように、第２ＩＬＤ１０６が、上記第１ＩＬＤ９６上及び上記ゲートマスク１０４上に堆積される。いくつかの実施形態では、上記第２ＩＬＤ１０６はＦＣＶＤで形成された流動性膜である。いくつかの実施形態では、上記第２ＩＬＤ１０６は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧなどの誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤなどの任意の適切な方法によって堆積されてもよい。
図２５Ａ～図２５Ｃでは、上記第２ＩＬＤ１０６、上記第１ＩＬＤ９６、上記ＣＥＳＬ９４、及び上記ゲートマスク１０４がエッチングされて、上記エピタキシャルソース／ドレイン領域９２及び／又は上記ゲート構造の表面を露出させる第３凹部１０８を形成する。上記第３凹部１０８は、ＲＩＥ、ＮＢＥなどの異方性エッチングプロセスを用いてエッチングすることにより形成することができる。いくつかの実施形態では、上記第３凹部１０８は、第１エッチングプロセスによって上記第２ＩＬＤ１０６及び上記第１ＩＬＤ９６を貫通してエッチングされ、第２エッチングプロセスによって上記ゲートマスク１０４を貫通してエッチングされ、その後、第３エッチングプロセスを用いて上記ＣＥＳＬ９４を貫通してエッチングされてもよい。上記第２ＩＬＤ１０６上にフォトレジストなどのマスクを形成してパターニングし、上記第１エッチングプロセス及び上記第２エッチングプロセスから上記第２ＩＬＤ１０６の部分をマスクすることができる。いくつかの実施形態では、上記エッチングプロセスがオーバーエッチングされてもよく、その結果、上記第３凹部１０８は、上記エピタキシャルソース／ドレイン領域９２及び／又は上記ゲート構造内に延び、上記第３凹部１０８の底部は、上記エピタキシャルソース／ドレイン領域９２及び／又は上記ゲート構造に水平となり（例えば、同じレベルにあるか、又は上記基板から同じ距離）又はそれらよりも低い（例えば、上記基板に近い）。図２５Ｂは、上記第３凹部１０８が同じ断面で上記エピタキシャルソース／ドレイン領域９２及び上記ゲート構造を露出することを示しているが、様々な実施形態では、上記エピタキシャルソース／ドレイン領域９２及び上記ゲート構造を異なる断面で露出することができ、それによって、その後に形成されるコンタクト短絡の危険性を低減させる。上記第３凹部１０８を形成した後、上記エピタキシャルソース／ドレイン領域９２上にケイ化物領域１１０を形成する。いくつかの実施形態では、下層のエピタキシャルソース／ドレイン領域９２の半導体材料（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム）と反応し得る金属、例えばニッケル、コバルト、チタン、タンタル、白金、タングステン、他の貴金属、他の耐火性金属、希土類金属、又はそれらの合金などを上記エピタキシャルソース／ドレイン領域９２の露出部分上に最初に堆積して、ケイ化物又はゲルマニウム領域を形成し、その後、熱アニールプロセスを行って上記ケイ化物領域１１０を形成することによって、上記ケイ化物領域１１０は形成されてもよい。その後、上記堆積された金属の未反応部分は、例えばエッチングプロセスによって除去される。上記ケイ化物領域１１０はケイ化物領域と呼ぶが、ケイ化物領域１１０は、ゲルマニウム化物領域であってもよいし、シリコンゲルマニウム化物領域（例えば、ケイ化物とゲルマニウム化物とを備える領域）であってもよい。一実施形態では、上記ケイ化物領域１１０はＴｉＳｉを備え、約２ｎｍ～約１０ｎｍの間の厚さを有する。
次に、図２６Ａ～Ｃでは、上記第３凹部１０８内にコンタクト１１２、及び１１４（コンタクトプラグとも呼ばれる）が形成されている。上記コンタクト１１２及び１１４は、それぞれ、バリア層、拡散層、及び充填材料などの１つ又は複数の層を含んでもよい。例えば、いくつかの実施形態では、上記コンタクト１１２及び１１４は、それぞれ、バリア層１１６及び導電性材料１１８を含み、下層の導電性素子（例えば、図示の実施形態では、ゲート電極１０２及び／又はケイ化物領域１１０）に電気的に接続される。上記ゲートコンタクト１１４は、上記ゲート電極１０２に電気的に結合され、ゲートコンタクトと呼ばれてもよく、上記コンタクト１１２は、ケイ化物領域１１０に電気的に結合され、ソース／ドレインコンタクトと呼ばれてもよい。上記バリア層１１６は、チタン、窒化チタン、タンタル、窒化タンタルなどを含んでもよい。上記導電性材料１１８は、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケルなどであってもよい。上記第２ＩＬＤ１０６の表面から余分な材料を除去するためにＣＭＰなどの平坦化プロセスを行ってもよい。
実施形態は利点を実現することができる。例えば、上記ナノ構造にチャネル接合を形成することができ、それにより、全体的なチャネル抵抗を低減することができる。さらに、多段イオン注入プロセスの使用は、ナノ構造ごとに調整可能な横方向分散を達成する能力を提供する。多段トレンチ及び注入システムの使用は、ナノＦＥＴのゲートの下のチャネル領域に他のナノシートと異なる手段で各ナノシートをドープする能力を提供する。各ナノシートはアンドープチャネル幅を有することができ、それにより、各ナノシートが特定の横方向分散、イオン濃度及びドーパントの種類を有するように構成され得る。各ナノシートは、個別に構成され得るので、選択されたナノ構造の注入を完全に省略することを含む、それぞれ異なる技術の詳細を有する。
一実施形態は、両端に第１ドープチャネル接合を含む第１ナノ構造を含むデバイスである。上記デバイスは、上記第１ナノ構造上の第２ナノ構造をさらに含み、上記第２ナノ構造は、両端に第２ドープチャネル接合を含む。上記デバイスは、上記第１ナノ構造及び上記第２ナノ構造上に配置され、上記第１ナノ構造と上記第２ナノ構造との間に延在するゲート構造をさらに含む。上記デバイスは、上記ゲート構造に隣接し、上記第１ナノ構造及び上記第２ナノ構造に接触するソース／ドレイン領域をさらに含む。一実施形態では、上記デバイスは、上記第１ナノ構造の両端に配置され、上記第１ナノ構造と上記第２ナノ構造との間に延在し、上記ゲート構造のゲート誘電体と上記ソース／ドレイン領域との間に挿入されたインナースペーサをさらに含む。一実施形態では、上記インナースペーサは、ピーク濃度が上記インナースペーサと上記ゲート誘電体との界面にある第１ドーパントを含む。一実施形態では、上記第１ドープチャネル接合は、３ｎｍ～５ｎｍの間の第１横方向分散を有する。一実施形態では、上記第２ドープチャネル接合は、第１横方向分散とは異なる第２横方向分散を有する。一実施形態において、上記第１ドープチャネル接合中のドーパントの第１濃度は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３の間である。
別の実施形態は、第１ナノ構造と、上記第１ナノ構造上の第２ナノ構造とを含むトランジスタであって、上記第１ナノ構造又は上記第２ナノ構造の少なくとも一方は、各端の第１ドープチャネル接合と、上記第１ドープチャネル接合の間の第１アンドープチャネル長を含む。上記トランジスタは、上記第１ナノ構造と上記第２ナノ構造上に配置され、上記第１ナノ構造と上記第２ナノ構造との間に延在するゲート構造をさらに含む。上記トランジスタは、上記ゲート構造に隣接し、上記第１ナノ構造と上記第２ナノ構造に接触するソース／ドレイン領域をさらに含む。一実施形態では、上記第１ナノ構造又は第２ナノ構造の少なくとも他方は、各端の第２ドープチャネル接合と、上記第２ドープチャネル接合の間の第２アンドープチャネル長とを含む。一実施形態では、第１アンドープチャネル長は、上記第２アンドープチャネル長とは異なる値である。一実施形態では、上記第３ナノ構造は、各端の第３ドープチャネル接合と、上記第３ドープチャネル接合の間の第３アンドープチャネル長とを含む。一実施形態では、上記第１アンドープチャネル、上記第２アンドープチャネル長、及び上記第３アンドープチャネル長のうちの少なくとも２つは異なる値である。一実施形態では、上記第１アンドープチャネル、上記第２アンドープチャネル長、及び上記第３アンドープチャネル長はそれぞれ異なる値である。
別の実施形態は、基板上に交互ナノ構造を形成するステップを含む方法である。上記方法はまた、上記交互ナノ構造上に１つのゲート構造を形成するステップを含む。上記方法は、第１角度イオン注入を行い、上記第１ナノ構造の第１チャネル端に第１ドーパントを注入するステップであって、上記第１チャネル端が上記ゲート構造の下にあるステップをさらに含む。上記方法は、上記交互ナノ構造の第１ナノ構造をエッチングして、上記ゲート構造に隣接する第１ナノ構造内に第１凹部を形成し、上記第１ナノ構造の第１チャネル端を露出させるステップをさらに含む。上記方法は、第２角度イオン注入を行い、第２ナノ構造の第２チャネル端に第２ドーパントを注入するステップであって、上記第２チャネル端が上記ゲート構造の下にあるステップをさらに含む。本方法はさらに、上記交互ナノ構造の第２ナノ構造をエッチングして、上記第１凹部を延長し、上記ゲート構造に隣接する第２ナノ構造内に第２凹部を形成し、上記第２ナノ構造の第２チャネル端を露出させるステップをさらに含む。本方法は、エッチングにより上記第２凹部を延長し、基板上に第３凹部を形成するステップをさらに含む。本方法は、上記第３凹部にソース／ドレイン領域を配置するステップことをさらに含む。一実施形態では、上記方法は、上記第１ナノ構造と上記第２ナノ構造との間に配置された第３ナノ構造の側壁をリセスするステップと、上記第３ナノ構造の側壁にインナースペーサを堆積するステップとをさらに含む。一実施形態では、上記第３ナノ構造の側壁は、上記第１角度イオン注入から注入されたイオン又は第２角度イオン注入から注入されたイオンを含んでもよく、上記方法は、上記第３ナノ構造と上記インナースペースをアニールし、上記第３ナノ構造からインナースペースに注入されたイオンを拡散させるステップをさらに含んでもよい。一実施形態では、上記第１角度イオン注入は、上記第１ドーパントを第１横方向距離だけ上記第１ナノ構造の第１チャネル端に注入し、第２角度イオン注入は、上記第２ドーパントを第２横方向距離だけ上記第２ナノ構造の第２チャネル端に注入する。一実施形態では、上記第１横方向距離と第２横方向距離とは異なる値を有する。一実施形態では、上記第１横方向距離と上記第２横方向距離は、それぞれ３ｎｍ～５ｎｍである。一実施形態では、上記方法は、上記第１ナノ構造をエッチングして上記第１凹部を形成した後、上記第１凹部の表面を洗浄するステップを含んでもよい。一実施形態では、上記第１ドーパントは、上記第２ドーパントとは異なる種類である。
以上は、当業者が本開示の様々な態様をよりよく理解することができるように、いくつかの実施形態の特徴を要約したものである。当業者は、同じ目的を達成するために、及び／又は、本明細書に記載された実施形態の同じ利点を達成するために、他のプロセス及び構造を設計又は修正するための基礎として、本開示を容易に使用することができることを理解する。当業者はまた、これらの等価構造が本開示の精神及び範囲から逸脱しないこと、及び、本開示の精神及び範囲から逸脱することなく、様々な変更、置換及び変更を行うことができることを理解すべきである。

Claims (20)

  1. デバイスであって、
    両端に第１ドープチャネル接合を備える第１ナノ構造と、
    前記第１ナノ構造上の第２ナノ構造であって、両端に第２ドープチャネル接合を備える第２ナノ構造と、
    前記第１ナノ構造と前記第２ナノ構造上に配置され、前記第１ナノ構造と前記第２ナノ構造との間に延在するゲート構造と、
    前記ゲート構造に隣接し、前記第１ナノ構造と前記第２ナノ構造に接触するソース／ドレイン領域とを備える、デバイス。
  2. 前記第１ナノ構造の両端に配置され、前記第１ナノ構造と前記第２ナノ構造との間に延在し、前記ゲート構造のゲート誘電体と前記ソース／ドレイン領域との間に挿入されるインナースペーサをさらに備える、請求項１に記載のデバイス。
  3. 前記インナースペーサは、ピーク濃度が前記インナースペーサと前記ゲート誘電体との界面にある第１ドーパントを備える、請求項２に記載のデバイス。
  4. 前記第１ドープチャネル接合は、３ｎｍ～５ｎｍの間の第１横方向分散を有する、請求項１に記載のデバイス。
  5. 前記第２ドープチャネル接合は、前記第１横方向分散とは異なる第２横方向分散を有する、請求項１に記載のデバイス。
  6. 前記第１ドープチャネル接合中のドーパントの第１濃度は、１×１０１８ｃｍ－３～１×１０２２ｃｍ－３である、請求項１に記載のデバイス。
  7. トランジスタであって、
    第１ナノ構造と、
    前記第１ナノ構造上の第２ナノ構造であって、前記第１ナノ構造又は前記第２ナノ構造の少なくとも一方が、各端の第１ドープチャネル接合と、前記第１ドープチャネル接合の間の第１アンドープチャネル長とを備える第２ナノ構造と、
    前記第１ナノ構造と前記第２ナノ構造上に配置され、前記第１ナノ構造と前記第２ナノ構造との間に延在するゲート構造と、
    前記ゲート構造に隣接し、前記第１ナノ構造と前記第２ナノ構造のソース／ドレイン領域に接触するソース／ドレイン領域とを備える、トランジスタ。
  8. 前記第１ナノ構造又は前記第２ナノ構造の少なくとも他方は、各端の第２ドープチャネル接合と、前記第２ドープチャネル接合の間の第２アンドープチャネル長とを備える、請求項７に記載のトランジスタ。
  9. 前記第１アンドープチャネル長は、前記第２アンドープチャネル長とは異なる値である、請求項８に記載のトランジスタ。
  10. 前記第２ナノ構造上の第３ナノ構造をさらに備え、
    前記ゲート構造は、前記第２ナノ構造と第３ナノ構造との間に延在し、前記第３ナノ構造は、各端の第３ドープチャネル接合と、前記第３ドープチャネル接合の間の第３アンドープチャネル長とを備える、請求項８に記載のトランジスタ。
  11. 前記第１アンドープチャネル長、前記第２アンドープチャネル長、及び前記第３アンドープチャネル長のうちの少なくとも２つは異なる値である、請求項１０に記載のトランジスタ。
  12. 前記第１アンドープチャネル長、前記第２アンドープチャネル長、及び前記第３アンドープチャネル長は、それぞれ異なる値である、請求項１１に記載のトランジスタ。
  13. 方法であって、
    基板上にマルチナノ構造を形成するステップと、
    前記マルチナノ構造上に１つのゲート構造を形成するステップと、
    第１角度イオン注入を行い、前記マルチナノ構造のうちの第１ナノ構造の第１チャネル端に第１ドーパントを注入するステップであって、前記第１チャネル端が前記ゲート構造の下にあるステップと、
    前記交互ナノ構造の第１ナノ構造をエッチングして、前記ゲート構造に隣接する第１ナノ構造内に第１凹部を形成し、前記エッチングにより前記第１ナノ構造の第１チャネル端を露出させるステップと、
    第２角度イオン注入を行い、上記第２ナノ構造の第２チャネル端に第２ドーパントを注入するステップであって、前記第２チャネル端が前記ゲート構造の下にあるステップと、
    前記交互ナノ構造の第２ナノ構造をエッチングして、前記第１凹部を延長し、前記ゲート構造に隣接する第２ナノ構造内に第２凹部を形成し、前記エッチングにより前記第２ナノ構造の第２チャネル端を露出させるステップと、
    エッチングにより前記第２凹部を延長し、基板上に第３凹部を形成するステップと、
    前記第３凹部にソース／ドレイン領域を堆積するステップとを備える、方法。
  14. 前記第１ナノ構造と前記第２ナノ構造との間に配置されたマルチナノ構造のうちの第３ナノ構造の側壁をリセスするステップと、
    前記第３ナノ構造の側壁にインナースペーサを堆積するステップとをさらに備える、請求項１３に記載の方法。
  15. 前記第３ナノ構造の側壁は、前記第１角度イオン注入から注入されたイオン又は第２角度イオン注入から注入されたイオンを備え、
    前記第３ナノ構造と前記インナースペーサをアニールし、前記第３ナノ構造から前記インナースペーサに注入されたイオンを拡散させるステップをさらに備える、請求項１４に記載の方法。
  16. 前記第１角度イオン注入は、第１ドーパントを第１横方向距離だけ前記第１ナノ構造の第１チャネル端に注入し、前記第２角度イオン注入は、第２ドーパントを第２横方向距離だけ前記第２ナノ構造の第２チャネル端に注入する、請求項１４に記載の方法。
  17. 前記第１横方向距離と前記第２横方向距離とは異なる値を有する、請求項１６に記載の方法。
  18. 前記第１横方向距離と前記第２横方向距離は、それぞれ３ｎｍ～５ｎｍである、請求項１６に記載の方法。
  19. 前記第１ナノ構造をエッチングして前記第１凹部を形成した後、前記第１凹部の表面を洗浄するステップをさらに備える、請求項１３に記載の方法。
  20. 前記第１ドーパントは、前記第２ドーパントとは異なる種類である、請求項１３に記載の方法。
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