KR20220091756A - 반도체 장치 - Google Patents

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KR20220091756A
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inner spacer
source
disposed
drain region
gate electrode
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고명동
신우철
정수진
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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서, 수직 방향으로 서로 이격되어 적층된 제1 및 제2 나노시트, 액티브 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 및 제2 나노시트 각각을 둘러싸는 게이트 전극, 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역, 및 게이트 전극과 소오스/드레인 영역 사이에 배치되고, 액티브 패턴과 제1 나노시트 사이에 배치되는 제1 내부 스페이서 및 제1 나노시트와 제2 나노시트 사이에 배치되는 제2 내부 스페이서를 포함하는 복수의 내부 스페이서를 포함하되, 제2 내부 스페이서는 제1 나노시트에 인접한 제1 부분 및 제2 나노시트에 인접한 제2 부분을 포함하고, 제2 내부 스페이서의 제1 부분의 제1 방향의 폭은 제2 내부 스페이서의 제2 부분의 제1 방향의 폭보다 크다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로, MBCFETTM(Multi-Bridge Channel Field Effect Transistor)를 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 과제는, 소오스/드레인 컨택과 인접하게 배치된 내부 스페이서의 하부의 폭을 상부의 폭보다 크게 형성함으로써, 내부 스페이서와 소오스/드레인 컨택 사이의 간격을 증가시켜, 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 소오스/드레인 컨택과 인접하게 배치된 내부 스페이서의 하부의 폭은 유지한 상태에서 상부의 폭만을 감소시킴으로써, 게이트 전극과 소오스/드레인 영역 사이에서 열화가 발생하는 것을 방지하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 몇몇 실시예는, 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서, 수직 방향으로 서로 이격되어 적층된 제1 및 제2 나노시트, 액티브 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 및 제2 나노시트 각각을 둘러싸는 게이트 전극, 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역, 및 게이트 전극과 소오스/드레인 영역 사이에 배치되고, 액티브 패턴과 제1 나노시트 사이에 배치되는 제1 내부 스페이서 및 제1 나노시트와 제2 나노시트 사이에 배치되는 제2 내부 스페이서를 포함하는 복수의 내부 스페이서를 포함하되, 제2 내부 스페이서는 제1 나노시트에 인접한 제1 부분 및 제2 나노시트에 인접한 제2 부분을 포함하고, 제2 내부 스페이서의 제1 부분의 제1 방향의 폭은 제2 내부 스페이서의 제2 부분의 제1 방향의 폭보다 크다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 몇몇 실시예는, 기판, 기판 상에서 제1 방향으로 연장되는 액티브 패턴, 액티브 패턴 상에서, 수직 방향으로 서로 이격되어 적층된 복수의 나노시트, 액티브 패턴 상에서 제1 방향과 다른 제2 방향으로 연장되고, 복수의 나노시트 각각을 둘러싸는 게이트 전극, 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역, 게이트 전극과 소오스/드레인 영역 사이에 배치되고, 소오스/드레인 영역의 내부로 연장되는 복수의 내부 스페이서, 및 소오스/드레인 영역 상에 배치되고, 소오스/드레인 영역의 내부로 연장되고, 복수의 내부 스페이서 중 최상부에 배치되는 최상부 내부 스페이서와 제1 방향으로 오버랩되는 소오스/드레인 컨택을 포함하되, 최상부 내부 스페이서는 제1 부분 및 제1 부분의 상면 상에 배치되는 제2 부분을 포함하고, 최상부 내부 스페이서의 제1 부분과 소오스/드레인 컨택 사이의 제1 방향의 제1 간격은 최상부 내부 스페이서의 제2 부분과 소오스/드레인 컨택 사이의 제1 방향의 제2 간격보다 작다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 또 다른 몇몇 실시예는, NMOS 영역 및 PMOS 영역이 정의되는 기판, 기판의 NMOS 영역 상에서 제1 방향으로 연장되고, 수직 방향으로 서로 이격되어 적층된 제1 복수의 나노시트, 기판의 PMOS 영역 상에서 제1 방향으로 연장되고, 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트, 기판의 NMOS 영역 상에서 제1 방향과 다른 제2 방향으로 연장되고, 제1 복수의 나노시트 각각을 둘러싸는 제1 게이트 전극, 기판의 PMOS 영역 상에서 제2 방향으로 연장되고, 제2 복수의 나노시트 각각을 둘러싸는 제2 게이트 전극, 제1 게이트 전극의 적어도 일 측에 배치되는 제1 소오스/드레인 영역, 제2 게이트 전극의 적어도 일 측에 배치되는 제2 소오스/드레인 영역, 및 제1 게이트 전극과 제1 소오스/드레인 영역 사이에 배치되고, 제1 소오스/드레인 영역의 내부로 연장되는 제1 복수의 내부 스페이서를 포함하되, 제1 복수의 내부 스페이서 중 최상부에 배치되는 제1 최상부 내부 스페이서는 제1 부분 및 제1 부분의 상면 상에 배치되는 제2 부분을 포함하고, 제1 최상부 내부 스페이서의 제1 부분의 제1 방향의 폭은 제1 최상부 내부 스페이서의 제2 부분의 제1 방향의 폭보다 크다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다.
도 3은 도 2의 R1 영역을 확대한 확대도이다.
도 4는 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 5 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 도 17의 R2 영역을 확대한 확대도이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 도 19의 R3 영역을 확대한 확대도이다.
도 21은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 23은 도 22의 A-A' 선 및 C-C' 선을 따라 절단한 단면도이다.
도 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
이하에서, 도 1 내지 도 4를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A' 선을 따라 절단한 단면도이다. 도 3은 도 2의 R1 영역을 확대한 확대도이다. 도 4는 도 1의 B-B' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 액티브 패턴(101), 제2 액티브 패턴(102), 필드 절연막(105), 제1 내지 제6 나노시트(NW1 내지 NW6), 제1 게이트 전극(110), 게이트 절연막(111), 외부 스페이서(112), 캡핑 패턴(113), 제2 게이트 전극(120), 제1 내지 제3 내부 스페이서(131, 132, 133), 소오스/드레인 영역(140), 층간 절연막(150), 소오스/드레인 컨택(160), 실리사이드막(165)을 포함한다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
액티브 영역(AR)은 기판(100)으로부터 수직 방향(DR3)으로 돌출될 수 있다. 도 4에 도시된 바와 같이, 액티브 영역(AR)은 깊은 트렌치(DT)에 의해 정의될 수 있다.
제1 액티브 패턴(101)은 액티브 영역(AR) 상에서 제1 방향(DR1)으로 연장될 수 있다. 제1 액티브 패턴(101)은 액티브 영역(AR)으로부터 돌출될 수 있다. 제2 액티브 패턴(102)은 액티브 영역(AR) 상에서 제1 방향(DR1)으로 연장될 수 있다. 제2 액티브 패턴(102)은 제1 액티브 패턴(101)과 제1 방향(DR1)과 다른 제2 방향(DR2)으로 이격될 수 있다. 제2 액티브 패턴(102)은 액티브 영역(AR)으로부터 돌출될 수 있다.
몇몇 실시예에서, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 예를 들어, 핀형 패턴일 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 트랜지스터의 채널 패턴으로 사용될 수 있다. 도 1에는 액티브 영역(AR)에 2개의 액티브 패턴(101, 102)이 배치되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 실리콘(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 깊은 트렌치(DT)를 채울 수 있다. 액티브 영역(AR)의 측벽은 필드 절연막(105)에 의해 둘러싸일 수 있다. 필드 절연막(105)은 제1 액티브 패턴(101)의 측벽의 일부 및 제2 액티브 패턴(102)의 측벽의 일부 상에 배치될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다.
복수의 나노시트는 제1 액티브 패턴(101) 및 제2 액티브 패턴(102) 각각 상에 배치될 수 있다. 제1 액티브 패턴(101) 상에 배치된 복수의 나노시트는 제2 액티브 패턴(102) 상에 배치된 복수의 나노시트와 제2 방향(DR2)으로 이격될 수 있다.
예를 들어, 제1 내지 제3 나노시트(NW1, NW2, NW3)는 제1 액티브 패턴(101) 상에 배치될 수 있다. 제1 내지 제3 나노시트(NW1, NW2, NW3)는 제1 액티브 패턴(101) 상에서 수직 방향(DR3)으로 서로 이격되어 적층될 수 있다. 제1 내지 제3 나노시트(NW1, NW2, NW3) 각각은 제1 방향(DR1)으로 연장될 수 있다.
제4 내지 제6 나노시트(NW4, NW5, NW6)는 제1 액티브 패턴(101) 상에 배치될 수 있다. 제4 내지 제6 나노시트(NW4, NW5, NW6)는 제1 액티브 패턴(101) 상에서 수직 방향(DR3)으로 서로 이격되어 적층될 수 있다. 제4 내지 제6 나노시트(NW4, NW5, NW6) 각각은 제1 방향(DR1)으로 연장될 수 있다. 제4 내지 제6 나노시트(NW4, NW5, NW6)는 제1 내지 제3 나노시트(NW1, NW2, NW3)와 제1 방향(DR1)으로 이격될 수 있다.
도 2에는 제1 액티브 패턴(101) 상에 3개의 나노시트가 적층되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것이고, 본 발명의 기술적 사상이 이에 제한되는 것을 아니다.
제1 게이트 전극(110)은 기판(100) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제1 게이트 전극(110)은 제1 및 제2 액티브 패턴(101, 102) 상에서 제1 및 제2 액티브 패턴(101, 102) 각각과 교차될 수 있다. 제1 게이트 전극(110)은 제1 내지 제3 나노시트(NW1, NW2, NW3) 각각을 둘러쌀 수 있다.
제2 게이트 전극(120)은 기판(100) 상에서 제2 방향(DR2)으로 연장될 수 있다. 제2 게이트 전극(120)은 제1 및 제2 액티브 패턴(101, 102) 상에서 제1 및 제2 액티브 패턴(101, 102) 각각과 교차될 수 있다. 제2 게이트 전극(120)은 제1 게이트 전극(110)과 제1 방향(DR1)으로 이격될 수 있다. 제2 게이트 전극(120)은 제4 내지 제6 나노시트(NW4, NW5, NW6) 각각을 둘러쌀 수 있다.
제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.
게이트 절연막(111)은 제1 내지 제3 나노시트(NW1, NW2, NW3) 각각과 제1 게이트 전극(110) 사이에 배치될 수 있다. 게이트 절연막(111)은 제4 내지 제6 나노시트(NW4, NW5, NW6) 각각과 제1 게이트 전극(110) 사이에 배치될 수 있다.
또한, 게이트 절연막(111)은 제1 및 제2 액티브 패턴(101, 102) 각각과 제1 게이트 전극(110) 사이에 배치될 수 있다. 게이트 절연막(111)은 필드 절연막(105)과 제1 게이트 전극(110) 사이에 배치될 수 있다. 게이트 절연막(111)은 외부 스페이서(112)와 제1 게이트 전극(110) 사이에 배치될 수 있다.
게이트 절연막(111)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
다른 몇몇 실시예들에 따른 반도체 장치는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 절연막(111)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압 이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 게이트 절연막(111)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 절연막(111)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 절연막(111)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
예를 들어, 외부 스페이서(112)는 제3 나노시트(NW3) 상에서 제1 게이트 전극(110)의 측벽 상에 배치될 수 있다. 외부 스페이서(112)는 제1 액티브 패턴(101), 제2 액티브 패턴(102) 및 필드 절연막(105) 각각 상에서 제1 게이트 전극(110)의 측벽 상에 배치될 수 있다. 또한, 외부 스페이서(112)는 제6 나노시트(NW6) 상에서 제2 게이트 전극(120)의 측벽 상에 배치될 수 있다. 외부 스페이서(112)는 제1 액티브 패턴(101), 제2 액티브 패턴(102) 및 필드 절연막(105) 각각 상에서 제2 게이트 전극(120)의 측벽 상에 배치될 수 있다.
외부 스페이서(112)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
캡핑 패턴(113)은 제1 게이트 전극(110) 및 제2 게이트 전극(120) 각각 상에 배치될 수 있다. 도 2에는 캡핑 패턴(113)은 외부 스페이서(112)의 내측벽 사이에서 게이트 절연막(111)의 상면 상에 배치되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 캡핑 패턴(113)은 외부 스페이서(112)의 상면, 게이트 절연막(111)의 상면, 제1 게이트 전극(110)의 상면 및 제2 게이트 전극(120)의 상면 상에 배치될 수 있다.
캡핑 패턴(113)은 예를 들어, 층간 절연막(150)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 캡핑 패턴(113)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인 영역(140)은 액티브 영역(AR) 상에서 제1 게이트 전극(110)의 적어도 일 측에 배치될 수 있다. 또한, 소오스/드레인 영역(140)은 액티브 영역(AR) 상에서 제2 게이트 전극(120)의 적어도 일 측에 배치될 수 있다. 소오스/드레인 영역(140)은 제1 내지 제6 나노시트(NW1 내지 NW6) 각각과 접할 수 있다.
도 2에는 소오스/드레인 영역(140)의 상면이 제3 나노시트(NW3)의 상면 제6 나노시트(NW6)의 상면 각각보다 높게 형성되는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
복수의 내부 스페이서는 제1 게이트 전극(110)과 소오스/드레인 영역(140) 사이 및 제2 게이트 전극(120)과 소오스/드레인 영역(140) 사이에 배치될 수 있다.
예를 들어, 제1 내부 스페이서(131)는 제1 액티브 패턴(101)과 제1 나노시트(NW1) 사이에 배치될 수 있다. 또한, 제1 내부 스페이서(131)는 제1 액티브 패턴(101)과 제4 나노시트(NW4) 사이에 배치될 수 있다. 제1 내부 스페이서(131)는 게이트 절연막(111)과 소오스/드레인 영역(140) 사이에 배치될 수 있다.
제1 내부 스페이서(131)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다. 즉, 제1 내부 스페이서(131)의 적어도 일부는 소오스/드레인 영역(140)을 향해 돌출될 수 있다.
제2 내부 스페이서(132)는 제1 나노시트(NW1)와 제2 나노시트(NW2) 사이에 배치될 수 있다. 또한, 제2 내부 스페이서(132)는 제4 나노시트(NW4)와 제5 나노시트(NW5) 사이에 배치될 수 있다. 제2 내부 스페이서(132)는 게이트 절연막(111)과 소오스/드레인 영역(140) 사이에 배치될 수 있다.
제2 내부 스페이서(132)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다. 즉, 제2 내부 스페이서(132)의 적어도 일부는 소오스/드레인 영역(140)을 향해 돌출될 수 있다.
제3 내부 스페이서(133)는 제1 게이트 전극(110)에 의해 둘러싸이는 복수의 내부 스페이서 중 최상부에 배치될 수 있다. 또한, 제3 내부 스페이서(133)는 제2 게이트 전극(120)에 의해 둘러싸이는 복수의 내부 스페이서 중 최상부에 배치될 수 있다. 즉, 제3 내부 스페이서(133)는 최상부 내부 스페이서로 지칭될 수 있다.
제3 내부 스페이서(133)는 제2 나노시트(NW2)와 제3 나노시트(NW3) 사이에 배치될 수 있다. 또한, 제3 내부 스페이서(133)는 제5 나노시트(NW5)와 제6 나노시트(NW6) 사이에 배치될 수 있다. 제3 내부 스페이서(133)는 게이트 절연막(111)과 소오스/드레인 영역(140) 사이에 배치될 수 있다.
제3 내부 스페이서(133)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다. 즉, 제3 내부 스페이서(133)의 적어도 일부는 소오스/드레인 영역(140)을 향해 돌출될 수 있다.
제3 내부 스페이서(133)는 제1 부분(133_1) 및 제1 부분(133_1)의 상면 상에 배치되는 제2 부분(133_2)을 포함할 수 있다. 제3 내부 스페이서(133)의 제1 부분(133_1)은 제2 나노시트(NW2)에 인접하게 배치되고, 제3 내부 스페이서(133)의 제2 부분(133_2)은 제3 나노시트(NW3)에 인접하게 배치될 수 있다.
제3 내부 스페이서(133)는 L자 형상을 가질 수 있다. 구체적으로, 제3 내부 스페이서(133)의 제2 부분(133_2)은 제3 내부 스페이서(133)의 제1 부분(133_1)보다 소오스/드레인 영역(140)을 향해 더 돌출될 수 있다. 제3 내부 스페이서(133)의 제2 부분(133_2)은 제2 나노시트(NW2)와 제3 나노시트(NW3) 사이에 배치될 수 있다. 제3 내부 스페이서(133)의 제1 부분(133_1)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다.
소오스/드레인 영역(140)의 내부로 연장된 제3 내부 스페이서(133)의 제1 부분(133_1)의 적어도 일부는 제3 내부 스페이서(133)의 제2 부분(133_2)과 수직 방향(DR3)으로 오버랩되지 않는다. 제3 내부 스페이서(133)의 제2 부분(133_2)의 측벽은 제3 나노시트(NW3)의 측벽과 연속적인 경사 프로파일을 가질 수 있다. 이는 제3 내부 스페이서(133)를 형성하는 과정에서 제3 나노시트(NW3)로부터 측방향으로 돌출된 제3 내부 스페이서(133)의 일부가 식각되기 때문이다.
제3 내부 스페이서(133)의 제1 부분(133_1)의 제1 방향(DR1)의 폭(W1)은 제3 내부 스페이서(133)의 제2 부분(133_2)의 제1 방향(DR1)의 폭(W2)보다 클 수 있다.
제1 내지 제3 내부 스페이서(131, 132, 133) 각각은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
층간 절연막(150)은 외부 스페이서(112), 캡핑 패턴(113), 필드 절연막(105) 및 소오스/드레인 영역(140)을 덮도록 배치될 수 있다. 층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 컨택(160)은 소오스/드레인 영역(140) 상에 배치될 수 있다. 소오스/드레인 컨택(160)은 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 소오스/드레인 영역(140)의 내부로 연장될 수 있다.
예를 들어, 소오스/드레인 컨택(160)은 제3 내부 스페이서(133)가 배치된 깊이까지 연장될 수 있다. 즉, 소오스/드레인 컨택(160)은 제3 내부 스페이서(133)와 제1 방향(DR1)으로 오버랩될 수 있다. 예를 들어, 소오스/드레인 컨택(160)의 하면(160a)은 제3 내부 스페이서(133)의 하면(133a)과 동일 평면 상에 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 내부 스페이서(133)의 제1 부분(133_1)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제1 간격(P1)은 제3 내부 스페이서(133)의 제2 부분(133_2)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제2 간격(P2)보다 작을 수 있다. 즉, 제3 내부 스페이서(133)의 제1 부분(133_1)은 제3 내부 스페이서(133)의 제2 부분(133_2)보다 소오스/드레인 컨택(160)에 더 인접하게 배치될 수 있다.
소오스/드레인 컨택(160)은 소오스/드레인 컨택 배리어막(161) 및 소오스/드레인 컨택 필링막(162)을 포함할 수 있다. 소오스/드레인 컨택 배리어막(161)은 소오스/드레인 컨택(160)의 측벽 및 바닥면을 형성할 수 있다.
소오스/드레인 컨택 배리어막(161)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소오스/드레인 컨택 필링막(162)은 소오스/드레인 컨택 배리어막(161) 상에 배치될 수 있다. 소오스/드레인 컨택 필링막(162)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co), 루테늄(Ru) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드막(165)은 소오스/드레인 영역(140)과 소오스/드레인 컨택(160) 사이에 배치될 수 있다. 실리사이드막(165)은 소오스/드레인 영역(140)과 소오스/드레인 컨택(160) 사이의 경계면의 프로파일을 따라 배치될 수 있다. 실리사이드막(165)은 예를 들어, 금속 실리사이드 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 컨택(160)과 인접하게 배치된 내부 스페이서(133)의 하부의 폭(W1)을 상부의 폭(W2)보다 크게 형성함으로써, 내부 스페이서(133)와 소오스/드레인 컨택(160) 사이의 간격을 증가시켜, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 컨택(160)과 인접하게 배치된 내부 스페이서(133)의 하부의 폭(W1)은 유지한 상태에서 상부의 폭(W2)만을 감소시킴으로써, 게이트 전극(110)과 소오스/드레인 영역(140) 사이에서 열화가 발생하는 것을 방지할 수 있다.
이하에서, 도 2, 도 5 내지 도 13을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 5 내지 도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참조하면, 기판(100) 상에 제1 반도체 층(11) 및 제2 반도체 층(12)이 교대로 적층된 적층 구조체(10)가 형성될 수 있다. 예를 들어, 적층 구조체(10)의 최하부에는 제1 반도체 층(11)이 형성되고, 적층 구조체(10)의 최상부에는 제2 반도체 층(12)이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 제1 반도체 층(11)은 예를 들어, 실리콘(Si)을 포함할 수 있다. 제2 반도체 층(12)은 예를 들어, 실리콘 게르마늄(SiGe)을 포함할 수 있다.
이어서, 기판(100) 상에 깊은 트렌치(도 4의 DT)를 형성하여 액티브 영역(도 4의 AR)이 정의될 수 있다. 이어서, 액티브 영역(도 4의 AR) 상에 제1 액티브 패턴(101) 및 제2 액티브 패턴(102)이 각각 형성될 수 있다.
이어서, 적층 구조체(10) 상에 제1 더미 게이트(110D) 및 제2 더미 게이트(120D)가 형성될 수 있다. 제1 더미 게이트(110D) 및 제2 더미 게이트(120D) 각각은 제2 방향(DR2)으로 연장될 수 있다. 제2 더미 게이트(120D)는 제1 더미 게이트(110D)와 제1 방향(DR1)으로 이격될 수 있다.
이어서, 제1 더미 게이트(110D) 및 제2 더미 게이트(120D) 각각의 양 측벽을 따라 더미 게이트 스페이서(112D)가 형성될 수 있다. 더미 게이트 스페이서(112D)는 제2 방향(DR2)으로 연장될 수 있다.
도 6을 참조하면, 제1 더미 게이트(110D), 제2 더미 게이트(120D) 및 더미 게이트 스페이서(112D)를 마스크로 이용하여 적층 구조체(10)를 식각하여 제1 리세스(SR1)가 형성될 수 있다.
예를 들어, 제1 리세스(SR1)가 형성되는 동안, 더미 게이트 스페이서(112D)의 측벽의 일부가 식각될 수 있다. 이로 인해, 더미 게이트 스페이서(112D)의 하부의 제1 방향(DR1)의 폭이 더미 게이트 스페이서(112D)의 상부의 제1 방향(DR1)의 폭보다 크게 형성될 수 있다. 또한, 예를 들어, 제1 리세스(SR1)가 형성되는 동안, 제1 액티브 패턴(101)의 일부도 식각될 수 있다.
도 7을 참조하면, 제1 리세스(SR1)를 통해 노출된 제1 반도체 층(11)의 측벽의 일부가 식각될 수 있다. 이로 인해, 제1 반도체 층(11)의 측벽이 제2 반도체 층(12)의 측벽보다 만입되도록 형성될 수 있다.
도 8을 참조하면, 제1 반도체 층(11)의 측벽의 일부가 식각된 부분에 내부 스페이서가 형성될 수 있다. 예를 들어, 제1 내부 스페이서(131), 제2 내부 스페이서(132) 및 프리(pre) 제3 내부 스페이서(133p)가 수직 방향(DR3)으로 순차적으로 이격되도록 제1 반도체 층(11)의 측벽의 일부가 식각된 부분에 형성될 수 있다.
도 9를 참조하면, 제1 리세스(SR1)를 통해 노출된 제2 반도체 층(12)의 측벽의 일부가 식각되어 제2 리세스(SR2)가 형성될 수 있다. 또한, 제1 리세스(SR1)를 통해 노출된 제2 반도체 층(12)의 측벽의 일부가 식각되어 제1 내지 제6 나노시트(NW1 내지 NW6)가 형성될 수 있다.
제1 내지 제6 나노시트(NW1 내지 NW6) 각각의 측벽은 제1 내부 스페이서(131), 제2 내부 스페이서(132) 및 프리 제3 내부 스페이서(133p) 각각의 측벽보다 만입되도록 형성될 수 있다. 즉, 제1 내부 스페이서(131), 제2 내부 스페이서(132) 및 프리 제3 내부 스페이서(133p) 각각이 제1 내지 제6 나노시트(NW1 내지 NW6) 각각의 측벽으로부터 돌출될 수 있다. 제2 반도체 층(12)의 측벽의 일부가 식각되는 동안, 제1 액티브 패턴(101)의 일부도 식각될 수 있다.
도 10을 참조하면, 제2 리세스(SR2)에 노출된 프리 제3 내부 스페이서(133p)의 상부의 일부가 식각되어 제3 내부 스페이서(133)가 형성될 수 있다. 예를 들어, 프리 제3 내부 스페이서(133p)의 상부의 일부는 직진성 식각 공정을 통해 식각될 수 있다.
제3 내부 스페이서(133)는 하부인 제1 부분(도 3의 133_1)의 제1 방향(DR1)이 폭(W1)이 상부인 제2 부분(도 3의 133_2)의 제1 방향(DR1)의 폭(W2)보다 크게 형성되는 L자 형상을 가질 수 있다.
직진성 식각 공정을 통해, 측방향으로 돌출된 더미 게이트 스페이서(112D)의 하부의 일부가 식각되어 외부 스페이서(112)가 형성될 수 있다. 이로 인해, 외부 스페이서(112)의 측벽, 제3 나노시트(NW3)의 측벽 및 제3 내부 스페이서(133)의 제2 부분(도 3의 133_2)의 측벽이 연속적인 경사 프로파일을 가질 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 11을 참조하면, 제2 리세스(SR2)의 내부에 소오스/드레인 영역(140)이 형성될 수 있다. 예를 들어, 소오스/드레인 영역(140)의 상면은 제3 나노시트(NW3)의 상면 및 제6 나노시트(NW6)의 상면 각각보다 높게 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 12를 참조하면, 소오스/드레인 영역(140), 외부 스페이서(112), 제1 더미 게이트(110D) 및 제2 더미 게이트(120D)를 덮도록 층간 절연막(150)이 형성될 수 있다. 이어서, 평탄화 공정을 진행하여 제1 더미 게이트(110D) 및 제2 더미 게이트(120D) 각각이 노출될 수 있다. 이어서, 제1 더미 게이트(110D) 및 제2 더미 게이트(120D) 각각이 제거될 수 있다.
도 13을 참조하면, 제1 더미 게이트(110D)가 제거된 부분에 게이트 절연막(111), 제1 게이트 전극(110) 및 캡핑 패턴(113)이 형성될 수 있다. 또한, 제2 더미 게이트(120D)가 제거된 부분에 게이트 절연막(111), 제2 게이트 전극(120) 및 캡핑 패턴(113)이 형성될 수 있다.
도 2를 참조하면, 캡핑 패턴(113)을 덮도록 층간 절연막(150)을 추가적으로 형성한 후에, 실리사이드막(165) 및 소오스/드레인 컨택(160)이 형성될 수 있다. 소오스/드레인 컨택(160)은 층간 절연막(150)을 수직 방향(DR3)으로 관통하여 소오스/드레인 영역(140)으로 연장될 수 있다. 예를 들어, 소오스/드레인 컨택(160)은 제3 나노시트(NW3) 및 제6 나노시트(NW6)까지 연장될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
실리사이드막(165)은 소오스/드레인 영역(140)과 소오스/드레인 컨택(160) 사이에 형성될 수 있다. 이러한 제조 방법을 통해 도 2에 도시된 반도체 장치가 제조될 수 있다.
이하에서, 도 14를 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 14는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 14를 참조하면, 본 발명의 다른 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(231), 제2 내부 스페이서(232) 및 제3 내부 스페이서(133) 각각이 L자 형상을 가질 수 있다. 제1 내부 스페이서(231) 및 제2 내부 스페이서(232)는 제3 내부 스페이서(133)와 유사한 형상을 가질 수 있다.
예를 들어, 제1 내부 스페이서(231)는 제1 부분(231_1) 및 제1 부분(231_1)의 상면 상에 배치되는 제2 부분(231_2)을 포함할 수 있다. 제1 내부 스페이서(231)의 제1 부분(231_1)은 제1 나노시트(NW1)에 인접하게 배치되고, 제1 내부 스페이서(231)의 제2 부분(231_2)은 제2 나노시트(NW2)에 인접하게 배치될 수 있다.
제1 내부 스페이서(231)의 제2 부분(231_2)은 제1 내부 스페이서(231)의 제1 부분(231_1)보다 소오스/드레인 영역(140)을 향해 더 돌출될 수 있다. 제1 내부 스페이서(231)의 제2 부분(231_2)은 제1 나노시트(NW1)와 제2 나노시트(NW2) 사이에 배치될 수 있다. 제1 내부 스페이서(231)의 제1 부분(231_1)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다.
소오스/드레인 영역(140)의 내부로 연장된 제1 내부 스페이서(231)의 제1 부분(231_1)의 적어도 일부는 제1 내부 스페이서(231)의 제2 부분(231_2)과 수직 방향(DR3)으로 오버랩되지 않는다. 제1 내부 스페이서(231)의 제2 부분(231_2)의 측벽은 제2 나노시트(NW2)의 측벽과 연속적인 경사 프로파일을 가질 수 있다.
제1 내부 스페이서(231)의 제1 부분(231_1)의 제1 방향(DR1)의 폭은 제1 내부 스페이서(231)의 제2 부분(231_2)의 제1 방향(DR1)의 폭보다 클 수 있다.
제2 내부 스페이서(232)는 제1 부분(232_1) 및 제1 부분(232_1)의 상면 상에 배치되는 제2 부분(232_2)을 포함할 수 있다. 제2 내부 스페이서(232)의 제1 부분(232_1)은 제1 액티브 패턴(101)에 인접하게 배치되고, 제2 내부 스페이서(232)의 제2 부분(232_2)은 제1 나노시트(NW1)에 인접하게 배치될 수 있다.
제2 내부 스페이서(232)의 제2 부분(232_2)은 제2 내부 스페이서(232)의 제1 부분(232_1)보다 소오스/드레인 영역(140)을 향해 더 돌출될 수 있다. 제2 내부 스페이서(232)의 제2 부분(232_2)은 제1 액티브 패턴(101)과 제1 나노시트(NW1) 사이에 배치될 수 있다. 제2 내부 스페이서(232)의 제1 부분(232_1)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다.
소오스/드레인 영역(140)의 내부로 연장된 제2 내부 스페이서(232)의 제1 부분(232_1)의 적어도 일부는 제2 내부 스페이서(232)의 제2 부분(232_2)과 수직 방향(DR3)으로 오버랩되지 않는다. 제2 내부 스페이서(232)의 제2 부분(232_2)의 측벽은 제1 나노시트(NW1)의 측벽과 연속적인 경사 프로파일을 가질 수 있다.
제2 내부 스페이서(232)의 제1 부분(232_1)의 제1 방향(DR1)의 폭은 제2 내부 스페이서(232)의 제2 부분(232_2)의 제1 방향(DR1)의 폭보다 클 수 있다.
도 14에는 모든 내부 스페이서가 L자 형상을 갖는 것으로 도시되어 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 다른 몇몇 실시예에서, 제2 내부 스페이서(232) 및 제3 내부 스페이서(133)만이 L자 형상을 가질 수 있다.
이하에서, 도 15를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 15는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 15를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 내부 스페이서(333)의 제1 부분(333_1)의 측벽 및 제3 내부 스페이서(333)의 제2 부분(333_2)의 측벽이 연속적인 경사 프로파일을 가질 수 있다.
제3 내부 스페이서(333)의 제1 부분(333_1)의 하면(333a)의 일부는 제2 나노시트(NW2)와 접할 수 있다. 제3 내부 스페이서(333)의 제2 부분(333_2)의 상면은 제3 나노시트(NW3)와 접할 수 있다.
제3 내부 스페이서(333)의 제1 부분(333_1)의 제1 방향(DR1)의 폭(W3)은 제3 내부 스페이서(333)의 제2 부분(333_2)의 제1 방향(DR1)의 폭(W4)보다 클 수 있다. 제3 내부 스페이서(333)의 제1 부분(333_1)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제3 간격(P3)은 제3 내부 스페이서(333)의 제2 부분(333_2)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제4 간격(P4)보다 작을 수 있다.
이하에서, 도 16을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 15에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 16을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제1 내부 스페이서(431) 및 제2 내부 스페이서(432) 각각이 제3 내부 스페이서(333)와 유사한 형상을 가질 수 있다.
제1 내부 스페이서(431)는 제1 부분(431_1) 및 제1 부분(431_1)의 상면 상에 배치되는 제2 부분(431_2)을 포함할 수 있다. 제1 내부 스페이서(431)의 제1 부분(431_1)의 측벽 및 제1 내부 스페이서(431)의 제2 부분(431_2)의 측벽은 연속적인 경사 프로파일을 가질 수 있다.
제1 내부 스페이서(431)의 제1 부분(431_1)의 하면의 일부는 제1 액티브 패턴(101)과 접할 수 있다. 제1 내부 스페이서(431)의 제2 부분(431_2)의 상면은 제1 나노시트(NW1)와 접할 수 있다.
제1 내부 스페이서(431)의 제1 부분(431_1)의 제1 방향(DR1)의 폭은 제1 내부 스페이서(431)의 제2 부분(431_2)의 제1 방향(DR1)의 폭보다 클 수 있다.
제2 내부 스페이서(432)는 제1 부분(432_1) 및 제1 부분(432_1)의 상면 상에 배치되는 제2 부분(432_2)을 포함할 수 있다. 제2 내부 스페이서(432)의 제1 부분(432_1)의 측벽 및 제2 내부 스페이서(432)의 제2 부분(432_2)의 측벽은 연속적인 경사 프로파일을 가질 수 있다.
제2 내부 스페이서(432)의 제1 부분(432_1)의 하면의 일부는 제1 나노시트(NW1)와 접할 수 있다. 제2 내부 스페이서(432)의 제2 부분(432_2)의 상면은 제2 나노시트(NW2)와 접할 수 있다.
제2 내부 스페이서(432)의 제1 부분(432_1)의 제1 방향(DR1)의 폭은 제2 내부 스페이서(432)의 제2 부분(432_2)의 제1 방향(DR1)의 폭보다 클 수 있다.
이하에서, 도 17 및 도 18을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 17은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 18은 도 17의 R2 영역을 확대한 확대도이다.
도 17 및 도 18을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 소오스/드레인 컨택(560)이 제2 내부 스페이서(532)가 배치된 깊이까지 연장될 수 있다. 즉, 소오스/드레인 컨택(560)은 제2 내부 스페이서(532)와 제1 방향(DR1)으로 오버랩될 수 있다. 예를 들어, 소오스/드레인 컨택(560)의 하면(560a)은 제2 내부 스페이서(532)의 하면(532a)과 동일 평면 상에 형성될 수 있다. 소오스/드레인 컨택(560)은 소오스/드레인 컨택 배리어막(561) 및 소오스/드레인 컨택 필링막(562)을 포함할 수 있다. 실리사이드막(565)은 소오스/드레인 영역(140)과 소오스/드레인 컨택(560) 사이에 배치될 수 있다.
제2 내부 스페이서(532)는 제1 부분(532_1) 및 제1 부분(532_1)의 상면 상에 배치되는 제2 부분(532_2)을 포함할 수 있다. 제2 내부 스페이서(532)의 제2 부분(532_2)은 제2 내부 스페이서(532)의 제1 부분(532_1)보다 소오스/드레인 영역(140)을 향해 더 돌출될 수 있다. 제2 내부 스페이서(532)의 제2 부분(532_2)은 제1 나노시트(NW1)와 제2 나노시트(NW2) 사이에 배치될 수 있다. 제2 내부 스페이서(532)의 제1 부분(532_1)의 적어도 일부는 소오스/드레인 영역(140)의 내부로 연장될 수 있다.
소오스/드레인 영역(140)의 내부로 연장된 제2 내부 스페이서(532)의 제1 부분(532_1)의 적어도 일부는 제2 내부 스페이서(532)의 제2 부분(532_2)과 수직 방향(DR3)으로 오버랩되지 않는다. 제2 내부 스페이서(532)의 제2 부분(532_2)의 측벽은 제2 나노시트(NW2)의 측벽과 연속적인 경사 프로파일을 가질 수 있다.
제2 내부 스페이서(532)의 제1 부분(532_1)의 제1 방향(DR1)의 폭은 제2 내부 스페이서(532)의 제2 부분(532_2)의 제1 방향(DR1)의 폭보다 클 수 있다.
이하에서, 도 19 및 도 20을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 20은 도 19의 R3 영역을 확대한 확대도이다.
도 19 및 도 20을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 나노시트(NW63)의 측벽이 제3 내부 스페이서(133)의 제2 부분(133_2)의 측벽보다 제1 게이트 전극(110)을 향해 더 만입될 수 있다. 또한, 제6 나노시트(NW66)의 측벽은 제3 내부 스페이서(133)의 제2 부분(133_2)의 측벽보다 제2 게이트 전극(120)을 향해 더 만입될 수 있다.
제3 내부 스페이서(133)의 제2 부분(133_2)의 상면의 적어도 일부는 제3 나노시트(NW63)의 측벽 및 제6 나노시트(NW66)의 측벽 각각 상에 노출될 수 있다. 예를 들어, 제3 내부 스페이서(133)의 제2 부분(133_2)의 상면은 제3 나노시트(NW63)의 측벽 및 제6 나노시트(NW66)의 측벽 각각 상에 완전히 노출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 내부 스페이서(131)의 상면은 제1 나노시트(NW61)의 측벽 및 제4 나노시트(NW64)의 측벽 각각 상에 완전히 노출될 수 있다. 또한, 제2 내부 스페이서(132)의 상면은 제2 나노시트(NW62)의 측벽 및 제5 나노시트(NW65)의 측벽 각각 상에 완전히 노출될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이하에서, 도 21을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 19 및 도 20에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 21은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 확대도이다.
도 21을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 제3 내부 스페이서(733)의 제1 부분(733_1)의 측벽 및 제3 내부 스페이서(733)의 제2 부분(733_2)의 측벽이 연속적인 경사 프로파일을 가질 수 있다. 제3 내부 스페이서(733)의 제1 부분(733_1)의 하면(733a)의 일부는 제2 나노시트(NW2)와 접할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 내부 스페이서(733)의 제1 부분(733_1)의 제1 방향(DR1)의 폭(W5)은 제3 내부 스페이서(733)의 제2 부분(733_2)의 제1 방향(DR1)의 폭(W6)보다 클 수 있다. 제3 내부 스페이서(733)의 제1 부분(733_1)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제5 간격(P5)은 제3 내부 스페이서(733)의 제2 부분(733_2)과 소오스/드레인 컨택(160) 사이의 제1 방향(DR1)의 제6 간격(P6)보다 작을 수 있다.
이하에서, 도 22 및 도 23을 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 22는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 23은 도 22의 A-A' 선 및 C-C' 선을 따라 절단한 단면도이다.
도 22 및 도 23을 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 기판(100)에 NMOS 영역(Ⅰ) 및 PMOS 영역(Ⅱ)이 정의될 수 있다. NMOS 영역(Ⅰ)은 도 1 내지 도 4에 도시된 반도체 장치와 동일할 수 있다. 따라서, NMOS 영역(Ⅰ)에 대한 상세한 설명은 생략한다.
PMOS 영역(Ⅱ)은 제2 액티브 영역(AR2), 제3 액티브 패턴(801), 제4 액티브 패턴(802), 제7 내지 제12 나노시트(NW7, NW8, NW9, NW10, NW11, NW12), 제3 게이트 전극(810), 제2 게이트 절연막(811), 제2 외부 스페이서(812), 제2 캡핑 패턴(813), 제4 게이트 전극(820), 제4 내지 제6 내부 스페이서(831, 832, 833), 제2 소오스/드레인 영역(840), 제2 소오스/드레인 컨택(860) 및 제2 실리사이드막(865)을 포함할 수 있다. 제2 소오스/드레인 컨택(860)은 제2 소오스/드레인 컨택 배리어막(861) 및 제2 소오스/드레인 컨택 필링막(862)을 포함할 수 있다.
PMOS 영역(Ⅱ)은 NMOS 영역(Ⅰ)과 동일한 구조를 가질 수 있다. 예를 들어, 제2 액티브 영역(AR2), 제3 액티브 패턴(801), 제4 액티브 패턴(802), 제7 내지 제12 나노시트(NW7, NW8, NW9, NW10, NW11, NW12), 제3 게이트 전극(810), 제2 게이트 절연막(811), 제2 외부 스페이서(812), 제2 캡핑 패턴(813), 제4 게이트 전극(820), 제4 내지 제6 내부 스페이서(831, 832, 833), 제2 소오스/드레인 영역(840), 제2 소오스/드레인 컨택(860) 및 제2 실리사이드막(865) 각각은 액티브 영역(AR), 제1 액티브 패턴(101), 제2 액티브 패턴(102), 제1 내지 제6 나노시트(NW1, NW2, NW3, NW4, NW5, NW6), 제1 게이트 전극(110), 게이트 절연막(111), 외부 스페이서(112), 캡핑 패턴(113), 제2 게이트 전극(120), 제1 내지 제3 내부 스페이서(131, 132, 133), 소오스/드레인 영역(140), 소오스/드레인 컨택(160) 및 실리사이드막(165) 각각과 동일한 구조를 가질 수 있다.
본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 NMOS 영역(Ⅰ)에 배치된 최상부 내부 스페이서(133) 및 PMOS 영역(Ⅱ)에 배치된 최상부 내부 스페이서(833) 각각이 L자 형상을 가질 수 있다.
이하에서, 도 24를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 22 및 도 23에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 24는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 PMOS 영역(Ⅱ)에 배치된 최상부 내부 스페이서(933)가 L자 형상을 갖지 않을 수 있다.
예를 들어, 제6 내부 스페이서(933)는 제8 나노시트(NW8)와 인접하게 배치되는 제1 부분 및 제9 나노시트(NW9)와 인접하게 배치되는 제2 부분을 포함할 수 있다. 제6 내부 스페이서(933)의 제1 부분의 제1 방향(DR1)의 폭은 제6 내부 스페이서(933)의 제2 부분의 제1 방향(DR1)의 폭과 동일하게 형성될 수 있다.
이하에서, 도 25를 참조하여 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 22 및 도 23에 도시된 반도체 장치와의 차이점을 중심으로 설명한다.
도 25는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25를 참조하면, 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치는 PMOS 영역(Ⅱ)에 내부 스페이서가 배치되지 않는다.
예를 들어, 제3 게이트 전극(1010)과 제2 소오스/드레인 영역(840) 사이에 배치된 제2 게이트 절연막(1011)이 제2 소오스/드레인 영역(840)과 접할 수 있다. 또한, 제4 게이트 전극(1020)과 제2 소오스/드레인 영역(840) 사이에 배치된 제2 게이트 절연막(1011)이 제2 소오스/드레인 영역(840)과 접할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 제1 액티브 패턴
NW1 내지 NW6: 제1 내지 제6 나노시트
110: 제1 게이트 전극 120: 제2 게이트 전극
131 내지 133: 제1 내지 제3 내부 스페이서
133_1: 제3 내부 스페이서의 제1 부분
133_2: 제3 내부 스페이서의 제2 부분
140: 소오스/드레인 영역 150: 층간 절연막
160: 소오스/드레인 컨택 165: 실리사이드막

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서, 수직 방향으로 서로 이격되어 적층된 제1 및 제2 나노시트;
    상기 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 및 제2 나노시트 각각을 둘러싸는 게이트 전극;
    상기 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역; 및
    상기 게이트 전극과 상기 소오스/드레인 영역 사이에 배치되고, 상기 액티브 패턴과 상기 제1 나노시트 사이에 배치되는 제1 내부 스페이서 및 상기 제1 나노시트와 상기 제2 나노시트 사이에 배치되는 제2 내부 스페이서를 포함하는 복수의 내부 스페이서를 포함하되,
    상기 제2 내부 스페이서는 상기 제1 나노시트에 인접한 제1 부분 및 상기 제2 나노시트에 인접한 제2 부분을 포함하고,
    상기 제2 내부 스페이서의 상기 제1 부분의 상기 제1 방향의 폭은 상기 제2 내부 스페이서의 상기 제2 부분의 상기 제1 방향의 폭보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 소오스/드레인 영역 상에 배치되고, 상기 소오스/드레인 영역의 내부로 연장되는 소오스/드레인 컨택을 더 포함하되,
    상기 제2 내부 스페이서의 상기 제1 부분과 상기 소오스/드레인 컨택 사이의 상기 제1 방향의 제1 간격은 상기 제2 내부 스페이서의 상기 제2 부분과 상기 소오스/드레인 컨택 사이의 상기 제1 방향의 제2 간격보다 작은 반도체 장치.
  3. 제 2항에 있어서,
    상기 소오스/드레인 컨택의 하면은 상기 제2 내부 스페이서의 하면과 동일 평면 상에 형성되는 반도체 장치.
  4. 제 2항에 있어서,
    상기 소오스/드레인 컨택의 하면은 상기 제1 내부 스페이서의 하면과 동일 평면 상에 형성되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 내부 스페이서의 상기 제1 부분의 적어도 일부는 상기 소오스/드레인 영역의 내부로 연장되고,
    상기 제2 내부 스페이서의 상기 제2 부분은 상기 제1 나노시트와 상기 제2 나노시트 사이에 배치되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 내부 스페이서의 상기 제1 부분의 적어도 일부는 상기 소오스/드레인 영역의 내부로 연장되고,
    상기 소오스/드레인 영역의 내부로 연장된 상기 제2 내부 스페이서의 상기 제1 부분의 적어도 일부는 상기 제2 내부 스페이서의 상기 제2 부분과 상기 수직 방향으로 오버랩되지 않는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 내부 스페이서의 적어도 일부는 상기 소오스/드레인 영역의 내부로 연장되는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제2 내부 스페이서의 상기 제2 부분의 측벽은 상기 제2 나노시트의 측벽과 연속직인 경사 프로파일을 갖는 반도체 장치.
  9. 제 1항에 있어서,
    상기 제1 내부 스페이서는 상기 액티브 패턴에 인접한 제1 부분 및 상기 제1 나노시트에 인접한 제2 부분을 포함하고,
    상기 제1 내부 스페이서의 상기 제1 부분의 상기 제1 방향의 폭은 상기 제1 내부 스페이서의 상기 제2 부분의 상기 폭보다 큰 반도체 장치.
  10. 제 1항에 있어서,
    상기 제2 내부 스페이서의 상기 제1 부분의 적어도 일부 및 상기 제2 내부 스페이서의 상기 제2 부분의 적어도 일부 각각은 상기 소오스/드레인 영역의 내부로 연장되고,
    상기 제2 내부 스페이서의 상기 제2 부분의 측벽은 상기 제2 내부 스페이서의 상기 제1 부분의 측벽과 연속적인 경사 프로파일을 갖는 반도체 장치.
  11. 제 1항에 있어서,
    상기 제2 나노시트의 측벽은 상기 제2 내부 스페이서의 상기 제2 부분의 측벽보다 상기 게이트 전극을 향해 만입되도록 형성되는 반도체 장치.
  12. 기판;
    상기 기판 상에서 제1 방향으로 연장되는 액티브 패턴;
    상기 액티브 패턴 상에서, 수직 방향으로 서로 이격되어 적층된 복수의 나노시트;
    상기 액티브 패턴 상에서 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 복수의 나노시트 각각을 둘러싸는 게이트 전극;
    상기 게이트 전극의 적어도 일 측에 배치되는 소오스/드레인 영역;
    상기 게이트 전극과 상기 소오스/드레인 영역 사이에 배치되고, 상기 소오스/드레인 영역의 내부로 연장되는 복수의 내부 스페이서; 및
    상기 소오스/드레인 영역 상에 배치되고, 상기 소오스/드레인 영역의 내부로 연장되고, 상기 복수의 내부 스페이서 중 최상부에 배치되는 최상부 내부 스페이서와 상기 제1 방향으로 오버랩되는 소오스/드레인 컨택을 포함하되,
    상기 최상부 내부 스페이서는 제1 부분 및 상기 제1 부분의 상면 상에 배치되는 제2 부분을 포함하고,
    상기 최상부 내부 스페이서의 상기 제1 부분과 상기 소오스/드레인 컨택 사이의 상기 제1 방향의 제1 간격은 상기 최상부 내부 스페이서의 상기 제2 부분과 상기 소오스/드레인 컨택 사이의 상기 제1 방향의 제2 간격보다 작은 반도체 장치.
  13. 제 12항에 있어서,
    상기 최상부 내부 스페이서의 상기 제1 부분의 상기 제1 방향의 폭은 상기 최상부 내부 스페이서의 상기 제2 부분의 상기 제1 방향의 폭보다 큰 반도체 장치.
  14. 제 12항에 있어서,
    상기 소오스/드레인 영역의 내부로 연장된 상기 최상부 내부 스페이서의 상기 제1 부분의 적어도 일부는 상기 최상부 내부 스페이서의 상기 제2 부분과 상기 수직 방향으로 오버랩되지 않는 반도체 장치.
  15. 제 12항에 있어서,
    상기 최상부 내부 스페이서의 상기 제2 부분의 측벽은 상기 복수의 나노시트 중 최상부에 배치되는 최상부 나노시트의 측벽과 연속직인 경사 프로파일을 갖는 반도체 장치.
  16. 제 12항에 있어서,
    상기 소오스/드레인 컨택의 하면은 상기 최상부 내부 스페이서의 하면과 동일 평면 상에 형성되는 반도체 장치.
  17. NMOS 영역 및 PMOS 영역이 정의되는 기판;
    상기 기판의 상기 NMOS 영역 상에서 제1 방향으로 연장되고, 수직 방향으로 서로 이격되어 적층된 제1 복수의 나노시트;
    상기 기판의 상기 PMOS 영역 상에서 상기 제1 방향으로 연장되고, 상기 수직 방향으로 서로 이격되어 적층된 제2 복수의 나노시트;
    상기 기판의 상기 NMOS 영역 상에서 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 제1 복수의 나노시트 각각을 둘러싸는 제1 게이트 전극;
    상기 기판의 상기 PMOS 영역 상에서 상기 제2 방향으로 연장되고, 상기 제2 복수의 나노시트 각각을 둘러싸는 제2 게이트 전극;
    상기 제1 게이트 전극의 적어도 일 측에 배치되는 제1 소오스/드레인 영역;
    상기 제2 게이트 전극의 적어도 일 측에 배치되는 제2 소오스/드레인 영역; 및
    상기 제1 게이트 전극과 상기 제1 소오스/드레인 영역 사이에 배치되고, 상기 제1 소오스/드레인 영역의 내부로 연장되는 제1 복수의 내부 스페이서를 포함하되,
    상기 제1 복수의 내부 스페이서 중 최상부에 배치되는 제1 최상부 내부 스페이서는 제1 부분 및 상기 제1 부분의 상면 상에 배치되는 제2 부분을 포함하고,
    상기 제1 최상부 내부 스페이서의 상기 제1 부분의 상기 제1 방향의 폭은 상기 제1 최상부 내부 스페이서의 상기 제2 부분의 상기 제1 방향의 폭보다 큰 반도체 장치.
  18. 제 17항에 있어서,
    상기 제2 게이트 전극과 상기 제2 소오스/드레인 영역 사이에 배치되고, 상기 제2 소오스/드레인 영역의 내부로 연장되는 제2 복수의 내부 스페이서를 더 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제2 복수의 내부 스페이서 중 최상부에 배치되는 제2 최상부 내부 스페이서는 제1 부분 및 상기 제1 부분의 상면 상에 배치되는 제2 부분을 포함하고,
    상기 제2 최상부 내부 스페이서의 상기 제1 부분의 상기 제1 방향의 폭은 상기 제2 최상부 내부 스페이서의 상기 제2 부분의 상기 제1 방향의 폭보다 큰 반도체 장치.
  20. 제 17항에 있어서,
    상기 제2 게이트 전극과 상기 제2 소오스/드레인 영역 사이에 배치되고, 상기 제2 소오스/드레인 영역과 접하는 게이트 절연막을 더 포함하는 반도체 장치.
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