CN115843175A - 半导体结构及其制备方法 - Google Patents

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吴铁将
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Abstract

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法，半导体结构包括：位于衬底上的栅极，栅极两侧具有源极或漏极；位于衬底上的介质层；接触结构，接触结构贯穿介质层并与源极或漏极电连接；间隔设置的第一电连接部和第二电连接部，第一电连接部与第二电连接部位于介质层顶面，第二电连接部与接触结构的部分顶面接触，第一电连接部包括堆叠设置的第一阻挡层和第一导电层，在沿源极指向漏极的方向上，第一阻挡层朝向接触结构的侧壁与接触结构间的距离为第一距离，第一导电层朝向接触结构的侧壁与接触结构间的距离为第二距离，第一距离大于第二距离。本申请实施例有利于降低半导体结构的短路风险。

Description

半导体结构及其制备方法
技术领域
本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制备方法。
背景技术
存储器是一种常见的半导体结构，在存储器内部有许多微小的导电结构单元，比如，栅极、位线以及源漏极等。为了将这些微小导电结构引出来，通常会在导电结构上制备金属互连结构。
使用金属互联结构将导电结构引出，不仅可以提升存储器的工作速率，还能增加存储器的集成度。通常，在半导体结构中，会设置多个位于介质层中的接触结构以及与接触结构相连的电连接部作为金属互联结构。并且，每个金属互连结构间隔设置，将相互隔离的导电结构各自引出。
然而，随着存储器体积越来越小，存储器内部的接触结构以及电连接部设置得越来越紧密，这容易造成半导体结构内部发生短路的问题。
发明内容
本申请实施例提供一种半导体结构及其制备方法，至少有利于改善接触结构与第一电连接部发生短路的问题。
根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，包括：衬底；位于部分衬底上的栅极，且栅极两侧的衬底内具有源极或漏极；位于衬底上的介质层，且介质层覆盖栅极的顶面和侧壁；接触结构，接触结构贯穿介质层并与源极或者漏极电连接；相间隔设置的第一电连接部以及第二电连接部，第一电连接部与第二电连接部均位于介质层顶面，且第二电连接部还与接触结构的部分顶面相接触，第一电连接部包括堆叠设置的第一阻挡层以及第一导电层，在沿源极指向漏极的方向上，第一阻挡层朝向接触结构的侧壁与接触结构之间的距离为第一距离，第一导电层朝向接触结构的侧壁与接触结构之间的距离为第二距离，第一距离大于第二距离。
根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制备方法，包括：提供衬底以及位于部分衬底上的栅极，栅极两侧的衬底内具有源极或漏极；衬底上还具有介质层，且介质层覆盖栅极的顶面和侧壁；形成接触结构，接触结构贯穿介质层并与源极或者漏极电连接；形成相间隔设置的第一电连接部以及第二电连接部，第一电连接部与第二电连接部均位于介质层顶面，且第二电连接部还与接触结构的部分顶面相接触，第一电连接部包括堆叠设置的第一阻挡层以及第一导电层，在沿源极指向漏极的方向上，第一阻挡层朝向接触结构的侧壁与接触结构之间的距离为第一距离，第一导电层朝向接触结构的侧壁与接触结构之间的距离为第二距离，第一距离大于第二距离。
本申请实施例提供的技术方案至少具有以下优点：
本申请实施例提供的半导体结构，包括衬底、栅极、源极、漏极以及介质层，还包括贯穿介质层并与源极或漏极电连接的接触结构，以实现源极或漏极与导电结构的电连接；第一电连接部以及第二电连接部间隔设置，且第二电连接部还与接触结构的部分顶面相接触，将源极或者漏极中的电流引出。第一电连接部包括堆叠设置的第一阻挡层以及第一导电层，在沿源极指向漏极的方向上，第一阻挡层朝向接触结构的侧壁与接触结构之间的距离为第一距离，第一导电层朝向接触结构的侧壁与接触结构之间的距离为第二距离，第一距离大于第二距离。也就是说，改变第一电连接部的底部轮廓，使得第一阻挡层和与其相邻的接触结构之间的距离相对较大，因此两者不容易接触到，从而避免第一电连接部与接触结构之间发生短路，进而改善半导体结构的电学性能。此外，不改变第一导电层的宽度尺寸，因此可以使第一电连接部保持较好的导电能力。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1为半导体结构的一种剖面结构示意图；
图2为本申请一实施例提供的半导体结构的一种剖面结构示意图；
图3为本申请一实施例提供的半导体结构的另一种剖面结构示意图；
图4至图8为本申请一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术存在相间隔设置的电连接部和接触结构之间容易短路的问题。
分析发现，导致电连接部与接触结构之间容易短路的原因之一在于，电连接部和与其相邻的接触结构之间距离较小，使得电连接部的底部和与其相邻的接触结构的顶面容易发生短路现象。
现结合一种半导体结构对上述问题的原因进行进一步分析，图1为一种半导体结构的结构示意图，参考图1，半导体结构包括：衬底100；位于部分衬底100上的栅极110以及位于栅极110表面的侧墙层117，栅极110包括栅介质层111、栅极导电层112以及栅极盖层113，且栅极110两侧的衬底100内具有源极或漏极；位于衬底100上的介质层130，且介质层130覆盖栅极110的顶面和侧壁；接触结构120，接触结构120贯穿介质层130并与源极或者漏极电连接；相间隔设置的第一电连接部140以及第二电连接部150，第一电连接部140与第二电连接部150均位于介质层130顶面，且第二电连接部150还与接触结构120的部分顶面相接触。
第二电连接部150与接触结构120的部分顶面相接触，第一电连接部140与另一接触结构(未图示)的部分顶面相连，将相隔离的源极或漏极分别引出。在形成第一电连接部140和第二电连接部150的工艺过程中，可能存在对准误差，导致接触结构120和第一电连接部140之间距离过小，使得接触结构120顶部与第一电连接部140底部之间容易发生短路现象。
本申请实施例提供一种半导体结构，仅改变第一电连接部的底部轮廓，使第一阻挡层和接触结构之间的距离较大，避免在形成第一电连接部以及第二电连接部的工艺过程中，产生对准误差导致第一电连接部与接触结构距离过近的问题，从而降低发生短路的风险，增加了形成第一电连接部与第二电连接部的工艺窗口。
下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图2为本申请一实施例提供的半导体结构的一种结构示意图。
参考图2，半导体结构包括：衬底200；位于部分衬底200上的栅极210，且栅极210两侧的衬底200内具有源极或漏极；位于衬底200上的介质层230，且介质层230覆盖栅极210的顶面和侧壁；接触结构220，接触结构220贯穿介质层230并与源极或者漏极电连接；相间隔设置的第一电连接部240以及第二电连接部250，第一电连接部240与第二电连接部250均位于介质层230顶面，且第二电连接部250还与接触结构220的部分顶面相接触，第一电连接部240包括堆叠设置的第一阻挡层241以及第一导电层242，在沿源极指向漏极的方向上，第一阻挡层241朝向接触结构220的侧壁与接触结构220之间的距离为第一距离L1，第一导电层242朝向接触结构220的侧壁与接触结构220之间的距离为第二距离L2，第一距离L1大于第二距离L2。
本实施例仅改变第一电连接部240的底部轮廓，使得第一阻挡层241和与其相邻的接触结构220之间的距离增大，因此两者不容易接触到，降低半导体结构产生短路的风险。同时还增加了形成第一电连接部240与第二电连接部250的工艺窗口。此外，不改变第一导电层242的宽度尺寸，使得第一导电层242具有相对较大的体积和较小的电阻，因此可以使第一电连接部240保持较好的导电能力。
半导体结构可以为存储器，例如为DRAM(动态随机存储器，Dynamic RandomAccess Memory)、SRAM(静态随机存储器，Static Random-Access Memory)或者SDRAM(同步动态随机存储器，Synchronous Dynamic Random-Access Memory)。
衬底200可以为半导体衬底或者绝缘体上的硅衬底。在一些实施例中，衬底200可以为硅衬底。在另一些实施例中，衬底200还可以为锗衬底、锗化硅衬底或者碳化硅衬底。
栅极210包括：依次堆叠设置的栅介质层211、栅极导电层212以及栅极盖层213。在一些实施例中，栅极导电层212可以包括依次层叠的第一栅极导电层214、阻挡层215以及第二栅极导电层216，阻挡层215可以防止第一栅极导电层214与第二栅极导电层216之间的相互扩散，且第一栅极导电层214的材料为半导体材料，第二栅极导电层216的材料为金属材料。在一些实施例中，第一栅极导电层214的材料可以为多晶硅，阻挡层215的材料可以为氮化钛，第二栅极导电层216的材料可以为钨、铜或者铝中的任一种。
在另一些实施例中，栅极导电层可以为单层结构，栅极导电层的材料可以为半导体材料或者金属，半导体材料可以为多晶硅，金属材料可以为钨、铜或者铝中的任一种。
栅极盖层213主要起隔离绝缘的作用，栅极盖层213的材料可以为氧化硅或者氮化硅。
半导体结构还可以包括：第一侧墙层217，第一侧墙层217覆盖栅极210侧壁；第二侧墙层218，第二侧墙层218覆盖第一侧墙层217侧壁、栅极210以及部分衬底200；刻蚀停止层219，覆盖第二侧墙层218。
栅极210的一侧衬底200内具有源极，栅极210的另一侧衬底200内具有漏极，接触结构220的底面与源极或者漏极电性连接，顶面与第二电连接部250连接，使源极或者漏极与第二电连接部250形成电性连接。在一些实施例中，半导体结构为PMOS管，则源极和漏极的掺杂离子为P型离子；在另一些实施例中，半导体结构为NMOS管，则源极和漏极的掺杂离子为N型离子。
介质层230包括依次堆叠的第一介质层231和第二介质层232。在一些实施例中，第一介质层231的顶部可以与刻蚀停止层219顶部平齐，用于隔离栅极210与其它导电结构；第二介质层232高于刻蚀停止层219顶部，在刻蚀工艺过程中，位于栅极210顶部的第二介质层232可以对栅极210提供保护作用，从而使得栅极210不受损坏。在另一些实施例中，第一介质层的顶部可以高于刻蚀停止层顶部；在又一些实施例中，第一介质层的顶部还可以低于刻蚀停止层顶部。
在一些实施例中，第二介质层232的致密度大于第一介质层231的致密度，以加强第二介质层232对栅极210的保护效果；在另一些实施例中，第二介质层232的致密度也可以等于第一介质层231的致密度。
在一些实施例中，第一介质层231的材料可以为氧化硅，第二介质层232的材料可以为氮化硅或者氮氧化硅。
第二电连接部250与接触结构220相接触，第一电连接部240与接触结构220相邻，且与半导体结构中的另一接触结构(未图示)相接触，各自将衬底200中的两个相邻的源极或者漏极中的电流引出。第一电连接部240中的第一阻挡层241覆盖第一导电层242的底部表面，并且与介质层230的表面相接触，可以防止第一导电层242中的离子扩散至介质层230中。
在沿源极指向漏极的方向上，第一阻挡层241的宽度小于第一导电层242的宽度。如此，使得第一导电层242底部、第一阻挡层241朝向接触结构220的侧壁以及介质层230顶面这三者间形成了一个空洞，由于空洞的存在，第一电连接部240底部与接触结构220之间的距离较大，从而降低第一电连接部240与接触结构220接触的概率，进而减小短路的风险。
具体的，在一些实施例中，第一阻挡层241的宽度与第一导电层242的宽度的比值为0.5～0.9。在这个比值范围内，一方面使得第一阻挡层241的宽度相较于第一导电层242的宽度而言较小，使得一电连接部240底部与接触结构220之间的距离较大。另一方面，第一阻挡层241与第一导电层242之间的接触面积较大，使得第一阻挡层241与第一导电层242之间的接触电阻较小，从而第一电连接部240内部的电流导通能力较好，使得第一电连接部240的导电性能保持较好。
第一阻挡层241的材料可以为TiN或者TaN，第一导电层242的材料可以为钨。第一阻挡层241的作用为防止第一导电层242中的金属离子扩散至介质层230中。
在另一些实施例中，第一阻挡层241的材料也可以为Ta或者Ti中的任一种，第一导电层242的材料也可以为铜或者铝中的任一种。
第一阻挡层241的厚度小于第一导电层242的厚度。可以理解的是，在这个厚度范围内，第一导电层242的厚度相对较大，而第一导电层242的导电能力是较强的，如此，使得第一电连接部240的整体电阻相对较小，有利于改善电流的导通能力。
第一阻挡层241在衬底200表面的正投影位于第一导电层242在衬底200表面的正投影内。也就是说，第一阻挡层241与第一导电层242是正对的，在源极指向漏极的方向上，第一阻挡层241的宽度小于第一导电层242的宽度。需要说明的是，如无特别说明，以下所有提到的宽度，都是指在源极指向漏极的方向上的宽度。
在一些实施例中，第二电连接部250可以包括堆叠设置的第二阻挡层251以及第二导电层252，第二阻挡层251与接触结构220的部分顶面相接触；且接触结构220顶面、第二阻挡层251侧壁以及第二导电层252底面围成空洞区域。在另一些实施例中，第二电连接部也可以为仅包括第二导电层的单层结构。
第二阻挡层251与接触结构220的部分顶面相接触，即形成错位连接的结构。采用这种连接方式的好处是：一方面使得在相同面积的介质层230表面，可以形成数量更多的电连接部，充分利用空间，提高半导体结构的性能；另一方面，相较于第二阻挡层251覆盖接触结构220的整个顶面而言，部分未与第二阻挡层251连接的接触结构220顶面的存在，使得第二电连接部250与第一电连接部240之间的相对距离较进一步增大，减小第一电连接部240与第二电连接部250之间的短路风险。
以第一连接部240指向第二连接部250的方向为左边，第二阻挡层251远离接触结构220的侧壁相对第二导电层252的远离接触结构220的侧壁向右缩进，使得第二阻挡层251与第一阻挡层241之间的相对距离增大。也就是说，第二阻挡层251的宽度小于第二导电层252的宽度。因此，可以通过仅减小第二阻挡层251的宽度，而不改变第二导电层252的宽度，使第二导电层252底部、第二阻挡层251远离接触结构220的侧壁以及接触结构220顶面之间形成了一个空洞，该空洞的存在，使相邻的第一电连接部240与第二电连接部250中容易产生窄接触而导致短路的部位不易碰到，进一步降低短路风险。此外，第二阻挡层251朝向接触结构220的侧壁相对第二导电层252的朝向接触结构220的侧壁向左缩进，使得第二电连接部250底部和与其相邻的接触结构(未图示)顶部之间的距离增大，减小接触的概率，从而降低短路风险。
可以理解的是，在另一些实施例中，第二阻挡层的朝向接触结构的侧壁也可以与第二导电层的朝向接触结构的侧壁平齐，如图3所示。
在一些实施例中，在沿源极指向漏极的方向上，第一阻挡层241的宽度等于第二阻挡层251的宽度。这是因为，在具体形成第一阻挡层241与第二阻挡层251的工艺步骤中，采用一步刻蚀的方法，且设置相同的工艺参数对第一阻挡层241以及第二阻挡层251进行回刻蚀，因此形成第一阻挡层241的宽度等于第二阻挡层251的宽度。如此，可以简化工艺步骤，利于规模化生产。
在另一些实施例中，在沿所述源极指向所述漏极的方向上，第一阻挡层241的宽度也可以不等于第二阻挡层251的宽度。可以设置第一阻挡层241朝向接触结构220的侧壁相对第一导电层242的朝向接触结构220的侧壁向右缩进和远离接触结构220的侧壁相对第一导电层242的远离接触结构220的侧壁向左缩进；第二阻挡层251朝向接触结构220的侧壁相对第二导电层252的朝向接触结构220的侧壁平齐，第二阻挡层251远离接触结构220的侧壁相对第二导电层252的远离接触结构220的侧壁向右缩进。
在一些实施例中，第一阻挡层241的材料可以与第二阻挡层251的材料相同；第一导电层242的材料可以与第二导电层252的材料相同。如此，使得在实际工艺中，可以通过相同的工艺参数，在同一刻蚀步骤中，同时实现形成第一阻挡层241的宽度小于第一导电层242的宽度，第二阻挡层251的宽度小于第二导电层252的宽度，且在沿所述源极指向所述漏极的方向上，第一阻挡层241的长度等于第二阻挡层251的宽度，简化工艺流程。
接触结构220贯穿整个介质层230，且位于第一介质层231中的接触结构220的宽度大于位于第二介质层232中的接触结构220的宽度，即形成上窄下宽的结构。这是由于第二介质层232的致密度较大，在实际工艺中，较难刻蚀，因此在第二介质层232中形成的接触结构220宽度较小。可以理解的是，在另一些实施例中，位于第一介质层中的接触结构的宽度也可以等于位于第二介质层中的接触结构的宽度。
在一些实施例中，接触结构220包括：导电主体部221，导电主体部221贯穿介质层230，且第二电连接部250与导电主体部221的部分表面相接触；扩散阻挡层222，扩散阻挡层222位于导电主体部221的侧壁以及底部。扩散阻挡层222可以阻挡导电主体部221中的离子扩散至介质层230以及衬底200中。
导电主体部221与第一电连接部240之间的扩散阻挡层222顶面低于导电主体部221顶面，且导电主体部221、介质层230以及位于导电主体部221与第一电连接部240之间的扩散阻挡层222顶面围成通孔区域。通孔区域的存在，使得第一阻挡层241与接触结构220侧壁之间的第二距离相较于没有通孔区域的条件下，进一步增大。如此，进一步地降低了第一电连接部240与接触结构220之间的短路风险。
在另一些实施例中，如图3所示，导电主体部221与第一电连接部240之间的扩散阻挡层222顶面也可以与导电主体部221顶面平齐。
在一些实施例中，扩散阻挡层222的材料与第一阻挡层241的材料相同，导电主体部221的材料与第一导电层242的材料相同。例如，扩散阻挡层222的材料与第一阻挡层241的材料均为氮化钛；导电主体部221的材料与第一导电层242的材料均为钨。
在另一些实施例中，扩散阻挡层222的材料也可以与第一阻挡层241的材料不同，导电主体部221的材料也可以与第一导电层242的材料不同。例如，扩散阻挡层222的材料为氮化钛第一阻挡层241的材料为氮化钽；导电主体部221的材料为铜，第一导电层242的材料为钨。
上述实施例提供的半导体结构中，第一电连接部240包括堆叠设置的第一阻挡层241以及第一导电层242，在沿源极指向漏极的方向上，第一阻挡层241朝向接触结构220的侧壁与接触结构220之间的距离为第一距离L1，第一导电层242朝向接触结构220的侧壁与接触结构220之间的距离为第二距离L2，第一距离L1大于第二距离L2。也就是说，改变第一电连接部240的底部轮廓，使得第一阻挡层241和与其相邻的接触结构220之间的距离相对较大，在形成第一电连接部240以及第二电连接部250的工艺过程中，避免对准偏差导致第一电连接部240与接触结构220距离较近的问题，从而降低产生短路的风险，同时还增加了形成第一电连接部240以及第二电连接部250的工艺窗口。
本申请另一实施例提供一种半导体结构的制备方法，该半导体结构的制备方法可以形成上一申请实施例提供的半导体结构，以下将结合附图对本发明另一实施例提供的半导体结构的制备方法进行详细说明。
图4至图8为本申请另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。
参考图4，提供衬底200以及位于衬底200上的栅极210，且栅极210两侧的衬底200内具有源极或漏极，衬底200上还具有介质层230，且介质层230覆盖栅极210的顶面和侧壁。
衬底200为半导体衬底，在一些实施例中，半导体衬底为硅衬底。在另一些实施例中，半导体衬底还可以为锗衬底、锗化硅衬底或者碳化硅衬底。
形成栅极210的步骤可以包括：形成依次堆叠设置的栅介质层211、栅极导电层212以及栅极盖层213。在一些实施例中，栅极导电层212可以包括依次层叠的第一栅极导电层214、阻挡层215以及第二栅极导电层216。
还可以包括：形成第一侧墙层217，第一侧墙层217覆盖栅极210侧壁；形成第二侧墙层218，第二侧墙层218覆盖第一侧墙层217侧壁、栅极210以及部分衬底200；形成刻蚀停止层219，覆盖第二侧墙层218。
还包括：在栅极210的一侧衬底200内形成源极，栅极210的另一侧衬底200内具形成漏极。在一些实施例中，半导体结构为PMOS管，则源极和漏极的掺杂离子为P型离子；在另一些实施例中，半导体结构为NMOS管，则源极和漏极的掺杂离子为N型离子。
形成介质层230的步骤包括：形成依次堆叠的第一介质层231和第二介质层232。
在一些实施例中，第二介质层232的致密度大于第一介质层231的致密度，使得第二介质层232对栅极210的保护作用增强。在另一些实施例中，第二介质层232的致密度也可以等于第一介质层231的致密度。
有关衬底、栅极和介质层的详细说明，可参考前述实施例的具体描述，以下将不做详细赘述。
参考图5及图6，形成接触结构220，接触结构220贯穿介质层230并与源极或者漏极电连接。
具体地，参考图5，形成接触结构220的具体工艺步骤包括：采用刻蚀工艺图形化第一介质层231和第二介质层232，形成相互连通的第一通孔21以及第二通孔22，第一通孔21贯穿第一介质层231，第二通孔22贯穿第二介质层232，且第一通孔21与第二通孔22正对且相通，使得后续步骤中在第一通孔与第二通孔中填充接触结构时，第一通孔中的第一接触层与第二通孔中的第二接触层正对且相通，从而使得第一接触层与第二接触层的接触面积较大，进而减小第一接触层与第二接触层的接触电阻。
值得注意的是，在一些实施例中，在同一步骤中，采用相同的刻蚀工艺参数形成第一通孔21以及第二通孔22。在另一些实施例中，也可以分别对第一介质层231以及第二介质层232进行刻蚀，形成第一通孔21以及第二通孔22。
第一通孔21的宽度大于第二通孔22的宽度，这是因为第二介质层232刻蚀速率小于第一介质层231的刻蚀速率，相对而言，第二介质层232大与第一介质层231致密度，第一介质层231的刻蚀速率较快，或者刻蚀工艺气体对第二介质层232的材料的刻蚀选择比大于第一介质层232的材料的刻蚀选择比。因此，在一步刻蚀的工艺步骤中，形成了上窄下宽的通孔结构。可以理解的是，在另一些实施例中，第一通孔的宽度也可以等于第二通孔的宽度。
参考图6，形成接触结构220的步骤包括：在通孔20中形成导电主体部221以及位于导电主体部侧壁和底部的扩散阻挡层222。扩散阻挡层222可以阻挡导电主体部221中的离子扩散至衬底200以及介质层230中。
在一些实施例中，扩散阻挡层222的材料可以为TiN或者TaN，导电主体部221的材料可以为W；在另一些实施例中，扩散阻挡层222的材料还可以为Ta或者Ti中的任一种，导电主体部221的材料还可以为铜或者铝。
具体地，形成接触结构220的具体工艺步骤为：
采用沉积工艺在第一通孔21以及第二通孔22中沉积初始扩散阻挡层，且初始扩散阻挡层高于介质层230顶面；去除高于介质层230顶面的部分初始扩散阻挡层，剩余部分初始扩散阻挡层作为扩散阻挡层222；
采用沉积工艺在第一通孔21以及第二通孔22中的扩散阻挡层222表面沉积初始导电主体部，且初始导电主体部高于介质层230顶面；去除高于介质层230顶面的部分初始导电主体部，剩余初始导电主体部作为导电主体部221，形成接触结构220。
在一些实施例中，接触结构220贯穿整个介质层230，位于第一介质层231中的接触结构220的宽度大于位于第二介质层232中的接触结构220的宽度，即形成上窄下宽的结构。这是由于第二介质层232的致密度较大，在实际工艺中，较难刻蚀，因此在第二介质层232中形成的接触结构220宽度较小。相较于第一介质层231中的接触结构220宽度等于第二介质层232中的接触结构220宽度而言，第一介质层231中的接触结构220宽度大于第二介质层232中的接触结构220宽度，使得接触结构220整体的体积增大，因此具有更小的电阻，从而改善电流导通能力。可以理解的是，在另一些实施例中，位于第一介质层中的接触结构的宽度也可以等于位于第二介质层中的接触结构的宽度。
在一些实施例中，在形成接触结构220之前，还可以在第一通孔21底部形成金属硅化层225，金属硅化层225可以减小接触结构220与源极或者漏极之间的接触电阻。具体地，金属硅化层225的材料可以是硅化钴。
参考图2，形成相间隔设置的第一电连接部240以及第二电连接部250，第一电连接部240与第二电连接部250均形成于介质层230顶面，且第二电连接部250还与接触结构220的部分顶面相接触，第一电连接部240包括堆叠设置的第一阻挡层241以及第一导电层242，在沿源极指向漏极的方向上，第一阻挡层241朝向接触结构220的侧壁与接触结构220之间的距离为第一距离L1，第一导电层242朝向接触结构220的侧壁与接触结构220之间的距离为第二距离L2，第一距离L1大于第二距离L2。
也就是说，第一导电层242底部、第一阻挡层241朝向接触结构220的侧壁以及介质层230顶面三者间形成一个空洞，该空洞的存在使得第一电连接部240底部与接触结构220之间的距离增加，从而降低二者接触的概率，进而减小短路的可能。
第一阻挡层241可以阻挡第一导电层242中的离子扩散至介质层230中。具体地，在一些实施例中，第一阻挡层241的材料可以为TiN或者TaN，第一导电层242的材料可以为钨；在另一些实施例中，第一阻挡层241的材料也可以为Ta或者Ti中的任一种，第一导电层242的材料也可以为铜或者铝中的任一种。
形成第一电连接部240以及第二电连接部250的工艺步骤包括：
参考图7，在介质层230顶面形成依次堆叠的初始阻挡层31以及初始导电层32，初始阻挡层31覆盖接触结构220顶面。
具体地，采用沉积工艺在介质层230顶面依次沉积初始阻挡层31以及初始导电层32。
参考图8，对初始导电层32以及初始阻挡层31进行图形化处理，形成相互间隔设置的第一初始电连接部40以及第二初始电连接部50，第二初始电连接部50与接触结构220的部分顶面相接触；
采用干法刻蚀工艺，对初始导电层32以及初始阻挡层31进行刻蚀。在刻蚀初始导电层32以及初始阻挡层31之前，还包括：在初始导电层32表面形成图形化的掩膜层，以图形化的掩膜层为掩膜，刻蚀部分初始导电层32以及初始阻挡层31，直至露出部分接触结构220的顶面以及部分介质层230顶面。露出表面部分的介质层230可以隔离接触结构220与第一初始电连接部40，防止它们发生接触而产生短路。
在一些实施例中，还可以对露出表面的接触结构220顶面以及介质层230顶面继续刻蚀，形成一个朝向衬底200的凹面。如此，即使在刻蚀参数精确度较低的情况下，也可以达到隔离效果，增大形成第一初始电连接部40以及第二电初始电连接部的工艺窗口。
可以理解的是，在另一些实施例中，也可以不对露出表面的接触结构顶面以及介质层顶面继续刻蚀。
参考图2，对第一初始电连接部40(参考图8)中的初始阻挡层41(参考图8)朝向接触结构220的侧壁进行刻蚀处理，第一初始电连接部40(参考图8)中剩余初始阻挡层41(参考图8)形成第一阻挡层241，第一初始电连接部40(参考图8)中初始导电层42(参考图8)形成第一导电层242。
可以采用湿法刻蚀工艺，对初始阻挡层41的侧壁进行刻蚀处理。
仅对初始阻挡层41进行刻蚀处理，改变第一初始电连接部40的底部轮廓，使第一电连接部240底部与接触结构220侧壁之间的距离相对较大，减小第一电连接部240与接触结构220侧壁接触而导致的短路风险。同时，在刻蚀工艺中可能存在对准偏差，使得初始阻挡层41与接触结构220侧壁之间距离过近甚至相接触，此时，对初始阻挡层41进行刻蚀处理，使初始阻挡层41朝向接触结构220的侧壁相对接触结构220之间的距离变大，避免第一电连接部240与接触结构220产生电连接而短路的问题。如此，可以避免刻蚀工艺的对准偏差而导致第一电连接部240与接触结构220之间产生距离过近的问题，降低了第一电连接部240与接触结构220之间的短路风险，从而增加了形成第一电连接部240以及第二电连接部250的工艺窗口。此外，不改变初始导电层42的宽度尺寸，即初始导电层42的电阻不变，因此，仍能保持其较好的导电能力。
在一些实施例中，在对所述第一初始电连接部40(参考图8)中的初始阻挡层41(参考图8)朝向接触结构220的侧壁进行刻蚀处理的工艺步骤中，还对第二初始电连接部50(参考图8)中的初始阻挡层51(参考图8)的侧壁进行刻蚀处理。也就是说，第二电连接部250的第二导电层252底部、第二电连接部250的第二阻挡层251远离接触结构220的侧壁以及接触结构220顶面之间形成了一个空洞，该空洞的存在，使相邻的第一电连接部240与第二电连接部250不易接触，进一步降低短路风险。可以理解的是，在另一些实施例中，也可以不对第二电连接部中的初始阻挡层的侧壁进行刻蚀处理。
在一些实施例中，在对第一初始电连接部40(参考图8)中的阻挡层41(参考图8)朝向接触孔结构220的侧壁进行刻蚀处理的工艺步骤中，还刻蚀露出的扩散阻挡层221。因此，接触结构220中的导电主体部222、介质层230以及位于导电主体部222与第一电连接部240之间的扩散阻挡层221顶面围成通孔区域。该通孔区域的存在，使得第一阻挡层241与接触结构220侧壁之间的第二距离较不形成通孔区域的条件下进一步增大。如此，更大的降低了第一电连接部240与接触结构220之间的短路风险。可以理解的是，在另一些实施例中，也可以不对露出的扩散阻挡层进行刻蚀。
上述申请实施例提供的半导体结构的制备方法，对第一电连接部240中的第一阻挡层241进行过刻蚀，使得第一阻挡层241与接触结构220侧壁的距离相较于第一导电层242与接触结构220侧壁之间的距离更大。也就是说，改变第一电连接部240的底部轮廓，使得第一阻挡层241和与其相邻的接触结构220之间的距离相对较大，因此两者不容易接触到。在形成第一电连接部240以及第二电连接部250的工艺过程中，避免对准偏差导致第一电连接部240与接触结构220距离较近的问题，从而降低发生短路的风险。同时还增加了形成第一电连接部240以及第二电连接部250的工艺窗口。
本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构，其特征在于，包括：
衬底；位于部分所述衬底上的栅极，且位于所述栅极两侧的所述衬底内具有源极或漏极；
位于所述衬底上的介质层，且所述介质层覆盖所述栅极的表面；
接触结构，所述接触结构贯穿所述介质层并与所述源极或者所述漏极电连接；
相间隔设置的第一电连接部以及第二电连接部，所述第一电连接部与所述第二电连接部均位于所述介质层顶面，且所述第二电连接部还与所述接触结构的部分顶面相接触，所述第一电连接部包括堆叠设置的第一阻挡层以及第一导电层，在沿所述源极指向所述漏极的方向上，所述第一阻挡层朝向所述接触结构的侧壁与所述接触结构之间的距离为第一距离，所述第一导电层朝向所述接触结构的侧壁与所述接触结构之间的距离为第二距离，所述第一距离大于所述第二距离。
2.根据权利要求1所述的半导体结构，其特征在于，在沿所述源极指向所述漏极的方向上，所述第一阻挡层的宽度小于所述第一导电层的宽度。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一阻挡层的宽度与所述第一导电层的宽度的比值为0.5～0.9。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一阻挡层的材料包括TiN或者TaN，所述第一导电层的材料包括W。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一阻挡层的厚度小于所述第一导电层的厚度。
6.根据权利要求1所述的半导体结构，其特征在于，所述第二电连接部包括堆叠设置的第二阻挡层以及第二导电层，所述第二阻挡层与所述接触结构的部分顶面相接触；且所述接触结构顶面、所述第二阻挡层侧壁以及所述第二导电层底面围成空洞区域。
7.根据权利要求6所述的半导体结构，其特征在于，在沿所述源极指向所述漏极的方向上，所述第一阻挡层的宽度等于所述第二阻挡层的宽度。
8.根据权利要求6所述的半导体结构，其特征在于，所述第一阻挡层的材料与所述第二阻挡层的材料相同；所述第一导电层的材料与所述第二导电层的材料相同。
9.根据权利要求1所述的半导体结构，其特征在于，所述第一阻挡层在所述衬底表面的正投影位于所述第一导电层在所述衬底表面的正投影内，且所述第一阻挡层在所述衬底表面的正投影面积小于所述第一导电层在所述衬底表面的正投影面积。
10.根据权利要求1所述的半导体结构，其特征在于，所述接触结构包括：
导电主体部，所述导电主体部贯穿所述介质层，且所述第二电连接部与所述导电主体部的部分表面相接触；
扩散阻挡层，所述扩散阻挡层位于所述导电主体部的侧壁以及底部。
11.根据权利要求10所述的半导体结构，其特征在于，位于所述导电主体部与所述第一电连接部之间的所述扩散阻挡层顶面低于所述导电主体部顶面，且所述导电主体部、所述介质层以及位于所述导电主体部与所述第一电连接部之间的所述扩散阻挡层顶面围成通孔区域。
12.根据权利要求10所述的半导体结构，其特征在于，所述扩散阻挡层的材料与所述第一阻挡层的材料相同。
13.一种半导体结构的制备方法，其特征在于，包括：
提供衬底以及位于部分所述衬底上的栅极，且位于所述栅极两侧的所述衬底内具有源极或漏极；所述衬底上还具有介质层，且所述介质层覆盖所述栅极的表面；
形成接触结构，所述接触结构贯穿所述介质层并与所述源极或者所述漏极电连接；
形成相间隔设置的第一电连接部以及第二电连接部，所述第一电连接部与所述第二电连接部均位于所述介质层顶面，且所述第二电连接部还与所述接触结构的部分顶面相接触，所述第一电连接部包括堆叠设置的第一阻挡层以及第一导电层，在沿所述源极指向所述漏极的方向上，所述第一阻挡层朝向所述接触结构的侧壁与所述接触结构之间的距离为第一距离，所述第一导电层朝向所述接触结构的侧壁与所述接触结构之间的距离为第二距离，所述第一距离大于所述第二距离。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，形成所述第一电连接部以及所述第二电连接部的工艺步骤包括：
在所述介质层顶面形成依次堆叠的初始阻挡层以及初始导电层，所述初始阻挡层覆盖所述接触结构顶面；
对所述初始导电层以及所述初始阻挡层进行图形化处理，形成相互间隔设置的第一初始电连接部以及第二初始电连接部，所述第二初始电连接部与所述接触结构的部分顶面相接触；
对所述第一初始电连接部中的所述初始阻挡层朝向所述接触结构的侧壁进行刻蚀处理，所述第一初始电连接部中剩余所述初始阻挡层作为第一阻挡层，所述第一初始电连接部中剩余所述初始导电层作为第一导电层。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，在对所述第一初始电连接部中的所述初始阻挡层朝向所述接触结构的侧壁进行刻蚀处理的工艺步骤中，还对所述第二电连接部中的所述初始阻挡层的侧壁进行刻蚀处理。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述接触结构包括导电主体部以及位于所述导电主体部侧壁和底部的扩散阻挡层；在对所述第一初始电连接部中的所述初始阻挡层朝向所述接触孔结构的侧壁进行刻蚀处理的工艺步骤中，还刻蚀露出的所述扩散阻挡层。
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